JP2001202351A - Ｓｉｍｄ型プロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、画像データ処理に伴う命令の命
令実行サイクルを減らすことを目的とする。 【解決手段】 この発明は、プログラムを解読しプロセ
ッサ全体を制御するグローバルプロセッサ２と、複数デ
ータを処理するための複数のプロセッサエレメント３ａ
を備えたプロセッサエレメントブロック３と、を有する
ＳＩＭＤ型プロセッサにおいて、グローバルプロセッサ
２は、対応するＰＥ番号を複数のプロセッサエレメント
３ａに転送し、グローバルプロセッサ２のＧ０レジスタ
からのデータを任意のプロセッサエレメント３ａのＡレ
ジスタ３５ａに転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同一の命令で複数デー
タに対して同じ処理を行うＳＩＭＤ（Ｓｉｎｇｌｅ Ｉ
ｎｓｔｒｕｃｔｉｏｎ-ｓｔｒｅａｍ Ｍｕｌｔｉｐｌ
ｅ Ｄａｔａ-ｓｔｒｅａｍ）方式のプロセッサに関
し、特に、画像データの高速処理に適したＳＩＭＤ型プ
ロセッサに関する。

【０００２】

【従来の技術】近年、デジタル複写機やファクリミリ装
置等における画像処理では、画素数の増加、画像処理の
多様化などにより画質の向上が図られている。この画質
の向上に伴い、処理すべき画素データ数の増加やデータ
の処理方法が複雑化している。こういった画像処理のデ
ータ処理は複数のデータに対して同じ処理をすることが
多いため、１命令で１つのデータを処理するＳＩＳＤ
（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ-ｓｔｒｅａ
ｍ Ｓｉｎｇｌｅ Ｄａｔａ-ｓｔｒｅａｍ）方式のプ
ロセッサより、１命令で複数のデータを処理する、ＳＩ
ＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ-ｓｔｒｅ
ａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ-ｓｔｒｅａｍ）方
式のプロセッサが用いられていることが多い。

【０００３】ＳＩＭＤ型プロセッサは、複数のデータを
処理するために算術論理演算器とレジスタファイルを備
えたプロセッサエレメント（ＰＥ）と呼ばれるブロック
を持ち、複数のデータを一度に処理するためにプロセッ
サエレメントを複数個備えている。また、ＳＩＭＤ型プ
ロセッサにはプログラムによってプロセッサ全体を制御
するために、プログラム解読部、制御部、算術論理演算
器、レジスタ、メモリをもったグローバルプロセッサと
呼ばれるブロックを１つ備える。

【０００４】グローバルプロセッサからプロセッサエレ
メントにデータの転送を行うときには、プロセッサエレ
メントにシフトレジスタを設け、すべてのプロセッサエ
レメントのシフトレジスタをチェーン構造に接続し、プ
ロセッサエレメントの片端をグローバルプロセッサに接
続し、シフトレジスタをシフトしていくことでデータを
転送したり、或いは、グローバルプロセッサからすべて
のプロセッサエレメントにバスを設け、直接データを転
送するようにしている。

【０００５】プロセッサエレメントをシフトする場合
は、全プロセッサエレメント分のシフトを行う必要があ
る。また、直接データを書き換える場合は、全プロセッ
サエレメントを書き換えるか、特定の１つのプロセッサ
エレメントを制御部から選択信号によって選択し、書き
換えることになる。１つのプロセッサエレメントの書き
換えなら１命令サイクルですむが、複数プロセッサエレ
メントなどでは複数命令サイクルが必要となる。

【０００６】

【発明が解決しようとする課題】プロセッサエレメント
の演算は通常実行条件フラグによって演算の有無を決定
する。実行条件フラグはプロセッサエレメントの演算ア
レイで行われる演算の結果によりセット／リセットした
り、また、グローバルプロセッサの制御部からの制御信
号により直接セット／リセットする。

【０００７】従来のＳＩＭＤ型プロセッサでは演算の結
果によって書き換えるか、全プロセッサエレメントの条
件フラグにデータを転送することでセット／リセットし
たりしていた。しかし、プロセッサエレメントの演算が
特定部分であった場合、例えばある範囲内のプロセッサ
エレメントを演算対象としたり、ｎ個（ｎ＝１、２、３
・・・）おきのプロセッサエレメントを演算対象とした
りする場合、実行条件フラグの設定を対象とするプロセ
ッサエレメントに設定するのは困難であった。このため
意図的に対象と非対象のプロセッサエレメントで異なる
データを設定し演算させることで条件フラグを立てた
り、対象とするプロセッサエレメントの条件フラグに１
つずつ設定したりした。

【０００８】また、画素データ数の増加やデータ処理方
法の複雑化に伴い、同時に処理すべきデータ数も増加
し、プロセッサエレメントの数の増加となっている。プ
ロセッサエレメントを増加させた場合、論理検証、ＩＣ
試験などで使用するテストパターンの量も増加する。１
つのプロセッサエレメントに対して行うテストを全プロ
セッサエレメントに対して行うためには、プロセッサエ
レメント数のテストパターンが必要となるか、全プロセ
ッサエレメントに対してテスト用の回路を設けたり、テ
スト結果を出力するポートを設ける必要がある。

【０００９】この発明は、上記した従来の難点に鑑みな
されたものにして、有効な命令と命令を実現する手段を
設けることで、このような画像データ処理に伴う命令の
命令実行サイクルを減らすことを目的とする。

【００１０】

【課題を解決するための手段】この発明は、プログラム
を解読しプロセッサ全体を制御するグローバルプロセッ
サと、複数データを処理するための複数のプロセッサエ
レメントを備えたプロセッサエレメントブロックと、を
有するＳＩＭＤ型プロセッサにおいて、前記グローバル
プロセッサは、プロセッサエレメント番号を全プロセッ
サエレメントに設定する命令を設け、命令実行によって
プロセッサエレメントに対して制御信号を出力し、制御
信号によりプロセッサエレメントに対応するプロセッサ
エレメント番号を演算アレイの入力データとして用いる
手段を設ける。

【００１１】上記した構成によれば、グローバルプロセ
ッサからの制御信号によってプロセッサエレメント（Ｐ
Ｅ）番号をプロセッサエレメントのＡレジスタに入力で
きる。各プロセッサエレメントに格納されたＰＥ番号
は、プロセッサエレメントのテストをするときに用いる
ことができる。例えば、ＰＥシフトをテストする場合な
ど有効になる。

【００１２】上記の構成において、グローバルプロセッ
サの汎用レジスタから、汎用レジスタのビットサイズを
持ったバスを１組設け、全プロセッサエレメントの演算
アレイ内のレジスタに接続し、データを転送する手段を
設ける。

【００１３】上記した構成によれば、例えば、グローバ
ルプロセッサのＧ０レジスタからバスでプロセッサエレ
メントのＡレジスタに接続し、任意のプロセッサエレメ
ントのＡレジスタにＧ０の値を転送することができる。

【００１４】さらに、前記データ転送手段は、前記プロ
セッサエレメント番号入力手段からのプロセッサエレメ
ント番号と即値による範囲指定の上限値、下限値との比
較を行うコンパレータを設け、特定のプロセッサエレメ
ントのみ制御を行う。

【００１５】従来であればある範囲だけのデータ転送は
その範囲内の実行条件フラグを一つずつセットし、実行
条件フラグによって転送の有無を決定していたため、転
送数だけのサイクルを必要としたが、上記した構成によ
れば、ある範囲だけのプロセッサエレメントを指定でき
るＭＧＡＡ命令を使用することで、１サイクルでの処理
が可能である。

【００１６】また、前記データ転送手段は、前記プロセ
ッサエレメント番号入力手段からのプロセッサエレメン
ト番号と、即値のビットパターンによる範囲指定を行う
ビット位置指定と、即値のビットパターンによるマスキ
ングを行うビットマスク指定によってプロセッサエレメ
ントを選択する、パターンマッチングブロックを設け、
特定のプロセッサエレメントにのみ制御を行う。

【００１７】上記した構成によれば、１つおき、３つお
き等のＮ個おきのプロセッサエレメントの指定を行いデ
ータを転送することができる。

【００１８】また、前記データ転送手段は、グローバル
プロセッサ内の汎用レジスタからの値を、前記コンパレ
ータもしくはパターンマッチングブロックに転送する経
路を設け、ポインタ指定により行う。

【００１９】上記した構成により、グローバルプロセッ
サ命令での演算の結果を繰り張るプロセッサ内の汎用レ
ジスタに格納し、ダイナミックな指定が可能となる。

【００２０】前記ポインタ指定で、指定後の汎用レジス
タにおけるデータのインクリメントを行うこと特徴とす
る。

【００２１】上記した構成によれば、演算後に１加算し
次の演算範囲の縮小が可能となる。

【００２２】また、前記プロセッサエレメントには、演
算の結果をレジスタに格納するか否かを制御し、演算の
結果もしくはグローバルプロセッサからのからの制御信
号によりセット／リセット可能な複数のフラグビットを
持ち、セット／リセット前のフラグビットの状態と、新
しくセット／リセットする値との倫理演算を行う。ＡＮ
Ｄ／ＯＲ論理演算器を設け、演算後の値をフラグビット
にセット／リセットを行うことを特徴とする。

【００２３】前記フラグビット指定は、オペランドの即
値指定によって特定のプロセッサエレメントから特定の
プロセッサエレメントまでの範囲を指定することにより
行われることを特徴とする。

【００２４】また、前記フラグビット指定は、オペラン
ドの即値指定によって、２進数で表わされたプロセッサ
エレメント番号にマッチするプロセッサエレメントを指
定するビット位置指定と、そのビット位置指定の任意ビ
ットをマスクするビットマスクによるプロセッサエレメ
ント指定により行われることを特徴とする。

【００２５】前記フラグビット指定は、グローバルプロ
セッサの汎用レジスタを使用し、ポインタ指定により行
われることを特徴とする。

【００２６】上記した構成によれば、複数のまたがった
不規則なエリアの指定を行うとき有効となる。

【００２７】

【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１は、この発明の実施の
形態にかかるＳＩＭＤ型プロセッサの構成を示すブロッ
ク図である。

【００２８】まず、この発明にかかるＳＩＭＤ型プロセ
ッサの全体構成について、図１に従い説明する。この発
明のＳＩＭＤ型プロセッサ１は、図１に示すように、グ
ローバルプロセッサ（ＧＰ）２、本実施形態では２５６
組の後述するプロセッサエレメント（ＰＥ）３ａを備え
たプロセッサエレメントブロック３、インタフェース４
から構成される。インタフェース４はグローバルプロセ
ッサ２の命令に基づき、例えば外部のイメージスキャナ
などから演算対象となるデータをプロセッサ内部の入出
力用のレジスタフィル３１に与えるとともに、演算処理
されたデータをレジスタファイル３１から外部のプリン
タなどへ転送するものである。

【００２９】プロセッサエレメントブロック３は、ＳＩ
ＭＤ型プロセッサの外部に設けられたスキャナなどの入
力装置から画像データを入力したり、外部のプリンタな
どの出力装置に画像データを出力したり、グローバルプ
ロセッサ２から演算アレイ３６を経由してデータの入出
力を行うレジスタファイル３１と、レジスタファイル３
１からのデータやグローバルプロセッサ２からのデータ
を演算処理する演算アレイ３６をそなえる。ＳＩＭＤ方
式では、複数のデータを同時に処理するため、プロセッ
サエレメントブロック３は、複数のプロセッサエレメン
ト３ａ…で構成される。

【００３０】グローバルプロセッサ２は、プロセッサエ
レメントブロック３、インタフェース４を制御する。こ
のグローバルプロセッサ２は、各種制御信号を送るＳＩ
ＳＤ方式のプロセッサで構成されている。

【００３１】グローバルプロセッサ２の構成は図２に示
すように、命令を解読し、各種制御信号を発生するシー
ケンスユニット（以下、ＳＣＵという）２２と、グロー
バルプロセッサ命令により算術論理演算を行う算術論理
演算器（以下、ＡＬＵという。）２３、このプロセッサ
のプログラム格納用のプログラムＲＡＭ２１と演算デー
タ格納用のデータＲＡＭ２４、図には明記していない
が、割り込み制御回路、外部Ｉ／Ｏ制御回路、ＧＰ演算
制御回路とを、備える。

【００３２】さらに、グローバルプロセッサ２は、プロ
グラムのアドレスを保持するプログラムカウンタ（Ｐ
Ｃ）、演算処理のデータ格納のための汎用レジスタであ
るＧ０〜Ｇ３レジスタ、レジスタ退避、復帰時に退避先
データＲＡＭのアドレスを保持しているスタックポイン
タ（ＳＰ）、サブルーチンコール時にコール元のアドレ
スを保持するリンクレジスタ（ＬＳ）、同じくＩＲＱ時
とＮＭＩ時の分岐元アドレスを保持するＬＩ、ＬＮレジ
スタ、プロセッサの状態を保持しているプロセッサステ
ータスレジスタ（Ｐ）が内蔵されている。

【００３３】前述したＳＣＵ２２には、図示はしていな
いが、ＧＰ命令を解読し、主にグローバルプロセッサ２
内の各ブロックに制御信号を発生するＧＰインストラク
ションデコーダ（以下、ＧＤＣという）と、プロセッサ
エレメント（ＰＥ）命令を解読し、主にプロセッサエレ
メントブロック３内の各ブロックに制御信号を発生する
ＰＥインストラクションデコーダ（以下、ＰＤＣとい
う）を、備える。すなわち、このプロセッサには、主に
グローバルプロセッサ２内での演算処理を受け持つＧＰ
命令と、プロセッサエレメントブロック３内もしくはプ
ロセッサエレメント３ａ…間での演算処理を受け持つＰ
Ｅ命令に分類される。

【００３４】また、前述したプロセッサエレメントブロ
ック３の演算アレイ３６は、マルチプレクサ３２、シフ
ト拡張回路３３、算術論理演算器３４（以下、「ＡＬＵ
３４」という）、及びＡレジスタ３５ａ、Ｆレジスタ３
５ｂを備える。

【００３５】前述したグローバルプロセッサ２のＳＣＵ
２２は、インタフェース４に対してデータ転送のための
動作設定用データ及びコマンド等を送る。インタフェー
ス４は、シーケンスユニット２２の動作設定用データ及
びコマンドに基づき、プロセッサエレメント３ａのアド
レス指定のためのアドレス制御信号、プロセッサエレメ
ント３ａを構成するレジスタ３１ｂにデータのリード／
ライトを指示するためのリード／ライト制御信号、クロ
ック信号を与えるためのクロック制御信号を生成する。

【００３６】ここで、リード／ライト制御信号のうちラ
イト制御信号とは、演算処理されるデータをデータバス
より取得して、プロセッサエレメント３ａのレジスタフ
ァイル３１に保持させるための信号をいう。一方、リー
ド／ライト制御信号のうちリード制御信号とは、プロセ
ッサエレメント３ａのレジスタファイル３１が保持して
いる演算処理されたデータを、データバスへ与えるよう
レジスタに指示するための信号をいう。

【００３７】次に、この実施形態におけるプロセッサエ
レメントブロック３につき、図３を参照してさらに説明
する。

【００３８】この実施の形態におけるプロセッサエレメ
ントブロック３は、隣り合う２つのプロセッサエレメン
ト３ａに偶数番号、奇数番号を割り付けて１組とすると
共に、この１組のプロセッサエレメント３ａには同一の
アドレスを割り付けている。

【００３９】上記したメモリコントローラ５は、グロー
バルプロセッサ２からのコマンドを受けて、プロセッサ
エレメントブロック３を構成するプロセッサエレメント
３ａのアドレスを指定する信号（以下、「アドレス指定
信号」という。）を作成し、インタフェース４からアド
レスバス４１ａを介してプロセッサエレメント３ａのレ
ジスタコントローラ３１ａヘ送る。また、インタフェー
ス４は、プロセッサエレメント３ａを構成するレジスタ
３１ｂに対して、データのリード／ライトを指示するた
めの信号（以下、「リード／ライト指示信号」とい
う。）を、リード／ライト信号線４５ａ（４５ｂ）を介
してプロセッサエレメント３ａのレジスタコントローラ
３１ａヘリード／ライト信号を与える。偶数用リード／
ライト信号線４５ａは、偶数のプロセッサエレメント３
ａにリード／ライト信号を与え、奇数用リード／ライト
信号線４５ｂは、奇数のプロセッサエレメント３ａにリ
ード／ライト信号を与える。

【００４０】また、インタフェース４は、クロック信号
線４１ｃを介してプロセッサエレメント３ａのレジスタ
コントローラ３１ａへクロック信号を与える。

【００４１】さらに、上述したように、ＳＩＭＤ型プロ
セッサ１の外部に設けられたイメージスキャナ等で読み
取られた画像データは一端図示しないバッファメモリに
格納され、インタフェース４は、バッファメモリからデ
ータを、本実施形態では１６ビットのパラレルデータと
して取り込む。この１６ビットのデータは、偶数番号が
割り付けられたプロセッサエレメント３ａに与えられる
８ビットと、奇数番号が割り付けられたプロセッサエレ
メント３ａに与えられる８ビットとから構成されてい
る。それぞれ８ビットデータは偶数用データバス４６ａ
及び奇数用データバス４６ｂに与えられる。この８ビッ
トのパラレルデータについては、データに応じて適宜変
更しても問題ない。このデータバス４６ａ，４６ｂは、
レジスタ３１ｂに保持されている演算処理されたデータ
が、ＳＩＭＤ型プロセッサ１の外部に設けられたプリン
タなどへバッファメモリを介して送られる時にも使用さ
れる。

【００４２】また、グローバルプロセッサ２の内蔵する
レジスタは、プロセッサエレメントブロック３のＡレジ
スタ３５ａ、Ｆレジスタ３５ｂに接続されており、この
レジスタ３５ａ、３５ｂとの間でシーケンスユニット２
２の制御によりデータの交換が行われる。

【００４３】プロセッサエレメントブロック３は、図２
及び図３に示すように、レジスタファイル３１、マルチ
プレクサ３２、シフト・拡張回路３３、ＡＬＵ３４、レ
ジスタ３５ａ、３５ｂ、３５ｃ、を一単位とする複数の
プロセッサエレメント３ａを備える。レジスタファイル
３１には、１つのプロセッサエレメント３ａ単位に８ビ
ットのレジスタが３２本内蔵されており、本実施形態で
は２５６個のプロセッサエレメント分の組がアレイ構成
になっている。

【００４４】レジスタの外部からのアクセスは１つの外
部ポートで各プロセッサエレメント３ａの１つのレジス
タがアクセス可能であり、外部から入力されたアドレス
でプロセッサエレメントの番号（０〜２５５）を指定す
る。したがって、レジスタアクセスの外部ポートは全部
で２４組搭載されている。また、外部からアクセスされ
るデータは上述したように、偶数のプロセッサエレメン
ト３ａと奇数のプロセッサエレメント３ａの１組で１６
ビットデータとなっており、１回のアクセスで２つのレ
ジスタを同時にアクセスしている。

【００４５】本実施形態では、プロセッサエレメント３
ａの数を２５６個として説明するが、これに限定される
ものでなく適宜変更して使用してもよい。このプロセッ
サエレメント３ａには、グローバルプロセッサ２のシー
ケンスユニット２２により、インタフェース４に近い順
に０から２５５までのアドレスが割り付けられる。

【００４６】プロセッサエレメント３ａのレジスタファ
イル３１は、レジスタコントローラ３１ａ、２種類のレ
ジスタ３１ｂ、３１ｃを備える。本実施形態では、図３
に示すように、一単位のプロセッサエレメント３ａ毎
に、レジスタコントローラ３１ａとレジスタ３１ｂとを
２４組備え、さらにレジスタ３１ｃを８個備えている。

【００４７】本実施形態では、レジスタ３１ｂ、３１ｃ
を８ビットのものとして扱うが、これに限定されるもの
でなく適宜変更して使用してもよい。

【００４８】レジスタファイル３１の２種類のレジスタ
３１ｂ、３１ｃは、内蔵するＲ０、Ｒ１、Ｒ２．．．Ｒ
３１と呼ばれているレジスタを上記のように区分したも
のである。それぞれのレジスタファイル３１は演算アレ
イ３６に対して１つの読み出しポートと１つの書き込み
ポートを備えており、８ビットのリード／ライト兼用の
バスで演算アレイ３６からアクセスされる。３２本のレ
ジスタの内、２４本はすなわち、レジスタ３１ｂは、プ
ロセッサ外部からアクセス可能であり、外部からクロッ
クとアドレス、リード／ライト制御を入力することで任
意のレジスタを読み書きできる。

【００４９】レジスタコントローラ３１ａは、インタフ
ェース４と、上述したアドレスバス４１ａ、偶数用リー
ド／ライト信号線４５ａ、奇数用リード／ライト信号線
４５ｂ、クロック信号線４１ｃを介して接続されてい
る。

【００５０】インタフェース４は、アドレス制御信号を
受けると、アドレス指定信号をアドレスバス４１ａを介
してプロセッサエレメントブロック３ヘ送る。これによ
り、一組のプロセッサエレメント３ａ、即ち２つのプロ
セッサエレメント３ａが同時にアドレス指定される。レ
ジスタコントローラ３１ａは、送られてきたアドレス指
定信号をデコードし、デコードしたアドレスと、自己に
割り付けられたアドレスとが一致する場合には、クロッ
ク信号４１ｃを介して送られてきたクロック信号に同期
して、リード／ライト信号４５ａ或いは４５ｂを介して
送られてきたリード／ライト指示信号を得る。具体的に
は、偶数番号が割り付けられているレジスタコントロー
ラ３１ａは、偶数用リード／ライト信号４５ａを介して
インタフェース４から送られてきたリード／ライト指示
信号を得る。一方、奇数番号が割り付けられているレジ
スタコントローラ３１ａは、奇数用リード／ライト信号
４５ｂを介してインタフェース４から送られてきたリー
ド／ライト指示信号を得る。このとき一組を構成するプ
ロセッサエレメント３ａのレジスタコントローラ３１ａ
へ送られるリード／ライト指示信号はそれぞれ異なるも
のであってもよい。即ち、偶数番号が割り付けられてい
るレジスタコントローラ３１ａへ送られる指示信号がリ
ード指示であるとき、奇数番号が割り付けられているレ
ジスタコントローラ３１ａへ送られる指示信号はライト
指示であってもよい。そして、このリード／ライト指示
信号はレジスタ３１ｂに与えられる。

【００５１】レジスタコントローラ３１ａから双方のプ
ロセッサエレメント３ａに対し、ライト指示信号が送ら
れてきた場合には、偶数番号が割り付けられたプロセッ
サエレメント３ａのレジスタ３１ｂは、演算処理される
データ（８ビット）を偶数用データバス４６ａより取得
して保持する。また、奇数番号が割り付けられたプロセ
ッサエレメント３ａのレジスタ３１ｂは、演算処理され
るデータ（８ビット）を奇数用データバス４６ｂより取
得して保持する。一方、レジスタコントローラ３１ａか
ら双方のプロセッサエレメント３ａに対し、リード指示
信号が送られてきた場合には、偶数番号が割り付けられ
たプロセッサエレメント３ａのレジスタ３１ｂは、演算
処理されたデータ（８ビット）を偶数用データバス４６
ａへ送る。また、奇数番号が割り付けられたプロセッサ
エレメント３ａのレジスタ３１ｂは、演算処理されたデ
ータ（８ビット）を奇数用データバス４６ｂへ送る。

【００５２】このように、一度のアドレス指定により、
偶数番号が割り付けられたプロセッサエレメント３ａに
データ転送できるとともに、奇数番号が割り付けられた
プロセッサエレメント３ａにもデータ転送できる。この
ため、データの転送回数を少なくすることができ、デー
タ転送を高速にできる。

【００５３】レジスタ３１ｂは、後述するＡＬＵ３４で
これから演算される外部から入力されたデータを保持し
たり、或いはＡＬＵ３４で演算処理されたデータを外部
へ出力するために保持するものであり、いわゆる入力レ
ジスタとしても、或いは出力レジスタとしても機能す
る。また、演算処理されるデータ、或いは演算されたデ
ータを一時的に保持するといった、後述するレジスタ３
１ｃとしての機能も有する。なお、本実施形態では、レ
ジスタ３１ｂは８ビットのデータを保持できるものとし
て扱うが、データに応じて適宜変更しても問題ない。上
述したレジスタコントローラ３１ａからライト指示信号
が与えられると、レジスタ３１ｂは演算処理されるデー
タをデータバス４６ａまたはデータバス４６ｂより取得
して保持する。一方、レジスタコントローラ３１ａから
リード指示信号が送られてくると、レジスタ３１ｂは保
持している演算処理されたデータをデータバス４６ａま
たはデータバス４６ｂへ与える。このデータはインタフ
ェース４から図示しないバッファメモリから外部へ出力
される。

【００５４】また、レジスタ３１ｂは、本実施形態にお
いては８ビットデータをパラレルで転送するデータバス
３７を介してマルチプレクサ３２に接続されている。Ａ
ＬＵ３４で演算処理されるデータ、或いはＡＬＵ３４で
演算処理されたデータは、このデータバス３７を介し
て、レジスタ３１ｂとの間で転送される。この転送は、
グローバルプロセッサ２のＳＣＵ２２からの指示によっ
て、グローバルプロセッサ２に接続されたリード信号線
２６ａ、ライト信号線２６ｂを介して行われる。具体的
には、グローバルプロセッサ２のシーケンスユニット２
２から、リード信号線２６ａを介してリード指示信号が
送られてくると、レジスタ３１ｂは保持している演算処
理されるデータをデータバスへ置く。このデータはＡＬ
Ｕ３４へ送られ演算処理される。一方、グローバルプロ
セッサ２のＳＣＵ２２から、ライト信号線２６ｂを介し
てライト指示信号が送られてくると、レジスタ３１ｂは
データバス３７を介して送られてきたＡＬＵ３４で演算
処理されたデータを保持する。

【００５５】レジスタ３１ｃは、レジスタ３１ｂより与
えられた演算処理されるデータ、或いは演算されたデー
タがレジスタ３１ｂに与えられる前に、そのデータを一
時的に保持するものである。このレジスタ３１ｃは、上
述したレジスタ３１ｂと異なり、インタフェース４を介
して、外部との間においてデータ転送はしない。

【００５６】演算アレイ３６は、マルチプレクサ３２シ
フト／拡張回路３３、１６ビットＡＬＵ３４及び１６ビ
ットのＡレジスタ３５ａ、Ｆレジスタ３５ｂを備えてい
る。

【００５７】プロセッサエレメント３ａの命令による演
算は、基本的にレジスタファイル３１から読み出された
データをＡＬＵ３４の片側の入力としてもう片側にはレ
ジスタ３５のＡレジスタの内容を入力として結果をＡレ
ジスタに格納する。したがって、Ａレジスタ３５ａとレ
ジスタファイル３１のＲ０〜Ｒ３１レジスタとの演算が
行われることとなる。レジスタファイル３１と演算アレ
イ３６との接続に（７ｔｏ１）のマルチプレクサ３２を
置いており、プロセッサエレメント方向で左に１、２、
３つ離れたデータと右に１、２、３つ離れたデータ、中
央のデータを演算対象として選択している。また、レジ
スタファイル３１の８ビットのデータはシフト／拡張回
路３３により任意ビットの左シフトしてＡＬＵ３４に入
力される。さらに、図２に示すように、８ビットの条件
レジスタ（Ｔ）３５ｃにより、プロセッサエレメント３
ａごとに演算実行の無効／有効の制御をしており、特定
のプロセッサエレメント３ａだけを演算対象として選択
できるように構成している。

【００５８】上記したように、マルチプレクサ３２は、
自己のプロセッサエレメント３ａに備えられた上記デー
タバス３７に接続されるとともに、両隣３つのプロセッ
サエレメント３ａに備えられたデータバス３７にも接続
されている。このマルチプレクサ３２は７つのプロセッ
サエレメント３ａから１つを選択し、その選択したプロ
セッサエレメント３ａにおけるレジスタ３１ｂ、３１ｃ
で保持されているデータをＡＬＵ３４へ送る。或いはＡ
ＬＵ３４で演算処理されたデータを、選択したプロセッ
サエレメント３ａにおけるレジスタ３１ｂ、３１ｃへ送
る。これによって、隣のプロセッサエレメント３ａにお
けるレジスタ３１ｂ、３１ｃで保持されているデータを
利用した演算処理が可能になり、ＳＩＭＤ型プロセッサ
１の演算処理能力を高めることができる。

【００５９】シフト／拡張回路３３は、マルチプレクサ
３２から送られてきたデータを所定ビットシフトしてＡ
ＬＵ３４へ送る。或いはＡＬＵ３４から送られてきた演
算処理されたデータを所定ビットシフトしてマルチプレ
クサ３２へ送る。

【００６０】ＡＬＵ３４は、シフト／拡張回路３３から
送られてきたデータと、レジスタ３５に保持されている
データとに基づき算術論理演算を行う。なお、本実施形
態では、ＡＬＵ３４は１６ビットのデータに対応できる
ものとして扱うが、データに応じて適宜変更しても問題
ない。演算処理されたデータは、レジスタ３５に保持さ
れ、シフト／拡張回路３３へ転送されたり、或いはグロ
ーバルプロセッサ２の汎用レジスタ２５へ転送される。

【００６１】グローバルプロセッサ２からインタフェー
ス４へはＩ／Ｏ用のアドレス、データ、コントロール信
号がバスを介して与えられる。グローバルプロセッサ２
がインタフェース４のいくつかの動作設定レジスタ（図
示せず）へ動作方法等のコマンドを設定している。

【００６２】次に、この発明にかかるＳＩＭＤ型プロセ
ッサ１の構成につき、図２、図４，図５を参照して説明
する。上述したように、プロセッサエレメント３ａの演
算は、実行条件フラグによって演算の有無が決定され
る。従来、実行条件フラグのセット／リセットは全プロ
セッサエレメントの条件フラグにデータを転送して行わ
れており、同じ演算処理などを繰り返さなければなら
い。この発明は、命令の実行サイクルを減らすことが可
能なように構成するものである。

【００６３】図２に示すように、この発明では、全プロ
セッサエレメント３ａ…に対して、グローバルプロセッ
サ２からの制御信号に基づいて、プロセッサエレメント
（ＰＥ）番号（ｉ＝０，１，…、ｎ）が転送される。こ
のＰＥ番号を転送するために、グローバルプロセッサ２
は、ＬＤＰＮ（Ｌｏａｄ ＰＥ Ｎｕｍｂｅｒ）命令を
出す。ＰＥ番号は、各プロセッサエレメント３ａに予め
設定された番号に基づいて、例えば、８ビットデータを
ＧＮＤ、ＶＣＣとの組み合わせにより設定し、ＧＮＤの
トランジスタをＬＤＰＮ命令に基づく制御信号よりオン
／オフすることにより、ＰＥ番号が各プロセッサエレメ
ント３ａに転送される。

【００６４】上記したＬＤＰＮ命令は、全プロセッサエ
レメント３ａ…に対してＰＥ番号を自プロセッサエレメ
ント３ａのＡレジスタ３５ａに設定するものである。Ｐ
Ｅ０のＡレジスタ３５ａには”０”が、ＰＥ１２７のＡ
レジスタ３５ａには”１２７”が設定される。このＰＥ
番号は２進数で表したデータが与えられるが、前記した
例では理解を容易にするために、十進法で表記してい
る。

【００６５】ＬＤＰＮが実行されると、グローバルプロ
セッサ２のＳＣＵ２２から制御信号が全プロセッサエレ
メント３ａに対して出力され、各プロセッサエレメント
３ａ…にはＡＬＵ３４の片側にＰＥ番号を設定し、ＰＥ
番号はＡＬＵ３４を通ってＡレジスタ３５ａに格納され
る。

【００６６】図２に示すように、グローバルプロセッサ
２からの与えられる制御信号、すなわちＬＰＤＮ命令に
よってＰＥ番号が各プロセッサエレメント３ａ…のＡレ
ジスタ３５ａにそれぞれ入力することができる。各プロ
セッサエレメント３ａ…に格納されたＰＥ番号は、プロ
セッサエレメントのテストをするときに用いられる。例
えば、ＰＥシフトをテストする場合など有効になる。

【００６７】ＰＥシフトは上記した演算アレイ３６にあ
るマルチプレクサ３２を使用し、注目するプロセッサエ
レメント３ａをＰＥｎ（ｎ＝０、１、２、３．．．２５
５）とした場合、ＰＥｎの演算アレイ３６に入力するデ
ータをＰＥｎ＋３、ＰＥｎ＋２、ＰＥｎ＋１、ＰＥｎ、
ＰＥｎ−１、ＰＥｎ−２、ＰＥｎ−３のいずれかの指定
レジスタから選択行うもので、演算アレイ３６の演算結
果をＡレジスタ３５ａもしくはＦレジスタ３５ｂからＰ
Ｅｎ＋３、ＰＥｎ＋２、ＰＥｎ＋１、ＰＥｎ、ＰＥｎ−
１、ＰＥｎ−２、ＰＥｎ−３のレジスタに格納すること
もできる。

【００６８】例えば命令では以下のように記述する。 ＡＤＤ Ｒ１：Ｌ３ ；ＡＤＤは加算命令で、ＰＥｎの
Ａレジスタの値と、ＰＥｎ−３のＲ１レジスタの値を加
算してＰＥｎのＡレジスタに格納する。 ＳＴＡ ＃１２ｈ、Ｒ１：Ｕ３ ；ＳＴＡはストア命令
で、ＰＥｎのＡレジスタの値を、ＰＥｎ＋３のＲ１レジ
スタに格納する。

【００６９】上記のＰＥシフトをテストする場合、従来
であれば、ＳＩＭＤプロセッサでは全プロセッサエレメ
ントに同じデータしか設定できないため、ＰＥ０、ＰＥ
１、ＰＥ２．．．と１ＰＥずつＡレジスタにデータを転
送しなければ異なる値を設定することができなかった。
ＰＥシフトを行った結果が全プロセッサエレメントで同
じ値になればどのＰＥから転送されてきたが判明できな
い。この発明であれば、ＬＤＰＮ命令によって異なるデ
ータが一度にＡレジスタ３５ａに設定できる。ＬＤＰＮ
命令で一度にすべてのプロセッサエレメント３ａ．．．
のＡレジスタ３５ａにそれぞれのＰＥ番号の値をセット
する。プロセッサエレメントの下位番号から順に、Ａレ
ジスタに０、１、２、３．．．が設定される。ＰＥシフ
トでレジスタファイル３１のいずれかのレジスタにスト
アする。例えば２下位にシフトし、Ｒ１にストアした場
合、プロセッサエレメントの下位番号から順に、Ｒ０レ
ジスタに２、３、４、５．．．がストアされる。最後に
ＡレジスタとＲ０レジスタを比較すれば全てのプロセッ
サエレメントで（Ａレジスタの値）−（Ｒ０レジスタの
値）＝２となる。ＰＥシフトがうまく行われていないプ
ロセッサエレメントでは２以外の値となる。

【００７０】また、ＬＤＰＮ命令は、ｎ個おきのプロセ
ッサエレメント３ａ…の演算指定にも使用できる。例え
ば、５個おき（ＰＥ０，ＰＥ５，ＰＥ９，…）の選択を
行いたい場合には、 ＬＤＰＮ命令で全プロセッサエレ
メント３ａ…にＰＥ番号を設定する。ＰＥ０，ＰＥ１，
ＰＥ２，…ＰＥ２５５のＡレジスタ３５ａの値を順に指
定すると、０，１，２，３…２５５となる。Ａレジスタ
３５ａの値を５で除算し、余りを格納すると（これらの
演算はＡＬＵによる減算の繰り返しで最終にＡレジスタ
に残った値が余りとなる。除算の引き放し法、引き戻し
法で可能。）、０，１，２，３，４，０，１，２，３，
４，０，１，…０となり、ＰＥ命令でＣＭＰ命令（ＣＭ
Ｐ命令はＡレジスタ３５ａとレジスタファイル３１のデ
ータを比較し、結果をＴレジスタ３５ｃの指定ビットに
反映させる。）を使用し、結果をＴレジスタ３５ｃに反
映させることで、次の演算のプロセッサエレメント３ａ
選択ができる。

【００７１】このように、この発明であれば、プロセッ
サエレメント３ａの指定数にかかわらず、ＬＤＰＮ命令
で１サイクル、除算で１６サイクル、ＣＭＰ命令で１サ
イクルで対象とするプロセッサエレメント３ａの選択が
完了する。

【００７２】図２に示すように、グローバルプロセッサ
２からプロセッサエレメント３ａへのデータ転送にはＧ
Ａバス２１１が使われる。ＧＡバス２１１はグローバル
プロセッサ２のＧ０レジスタに接続されており、Ｇ０レ
ジスタのデータを指定されたプロセッサエレメント３ａ
のＡレジスタ３５ａにデータが転送される。また、プロ
セッサエレメント３ａのＡレジスタ３５ａはＡＧバス２
１２が接続されており、Ａレジスタ３５ａに格納された
データがＡＧバス２１２からＧ０レジスタに与えられ
る。

【００７３】グローバルプロセッサ２からＡレジスタ３
５ａへのデータ転送には、ＭＧＡＡ（Ｍｏｖｅ Ｇ０
ｔｏ Ａ ｂｙ Ａｒｅａ Ａｓｓｉｇｎｍｅｎｔ）命
令、ＭＧＡＢ（Ｍｏｖｅ Ｇ０ ｔｏ Ａ ｂｙ Ｂｉ
ｔ Ａｓｓｉｇｎｍｅｎｔ）命令といった命令が使用さ
れる。

【００７４】ＭＧＡＡ命令はＰＥｉ〜ＰＥｊまでの（ｉ
≦ｊ、ｉ，ｊ＝０，１，…，２５５）プロセッサエレメ
ントのＡレジスタ３５ａにＧ０レジスタの値を転送す
る。指定には即値指定とレジスタ指定があり、例えば、
次のように記述する。

【００７５】（ＭＧＡＡ ＃１２，＃２３）；ＰＥ１２
〜ＰＥ２３までのプロセッサエレメントのＡレジスタ３
５ａにＧ０レジスタの値を転送する。

【００７６】（ＭＧＡＡ Ｇ２，Ｇ３）；ＰＥ（Ｇ２）
〜ＰＥ（Ｇ３）までのプロセッサエレメントのＡレジス
タ３５ａにＧ０レジスタの値を転送する。Ｇ２の値が２
３でＧ３の値が４５であればＰＥ２３〜ＰＥ４５が対象
となる。

【００７７】（ＭＧＡＡ Ｇ２＋，Ｇ３）；ＰＥ（Ｇ
２）〜ＰＥ（Ｇ３）までのプロセッサエレメントのＡレ
ジスタ３５ａにＧ０レジスタの値を転送する。転送した
後、Ｇ２の値を１インクリメントする。

【００７８】ＭＧＡＢ命令はｎ個おきといったプロセッ
サエレメント３ａの選択をする場合に使用される。指定
には、ＭＧＡＡ命令と同じように即値指定とレジスタ指
定がある。即値はわかりやすいようにビット指定で記述
している。

【００７９】ＭＧＡＢ命令の場合は最初のオペランドに
プロセッサエレメント３ａのビット指定値を、２番目の
オペランドにプロセッサエレメント３ａのマスク値を記
述する。

【００８０】次の式を満たすＰＥ番号が選択される。 （指定したいＰＥの番号）＆ ￣（マスク値）＝（ビッ
ト指定値）＆ ￣（マスク値）

【００８１】例えば、次のように記述する。 （ＭＧＡＢ ＃００００００００ｂ，＃０００００００
１ｂ）；ＰＥ０、ＰＥ２、ＰＥ４、…ＰＥ２＊ｉ（ｉ＝
０，１，２，…１２７）のプロセッサエレメントのＡレ
ジスタ３５ａにＧ０レジスタの値を転送する。

【００８２】（ＭＧＡＢ Ｇ２，Ｇ３）；Ｇ２をビット
指定値、Ｇ３をマスク値として前述の式を満たす番号の
プロセッサエレメントのＡレジスタ３５ａにＧ０レジス
タの値を転送する。

【００８３】（ＭＧＡＢ Ｇ２＋，Ｇ３）；Ｇ２をビッ
ト指定値、Ｇ３をマスク値として前述の式を満たす番号
のプロセッサエレメントのＡレジスタにＧ０を転送す
る。Ｇ２は転送後に１インクリメントされる。

【００８４】上記したように、グローバルプロセッサ２
のＧ０レジスタにＧＡバス２１１によりすべてのプロセ
ッサエレメント３ａのＡレジスタ３５ａを接続すること
で、ＭＧＡＡ命令、ＭＧＡＢ命令により、任意のプロセ
ッサエレメント３ａのＡレジスタ３５ａにＧ０レジスタ
の値を転送することができる。

【００８５】上述のＭＧＡＡ命令、ＭＧＡＢ命令は、図
５に示すような各プロセッサエレメント３ａに装備され
ているコンパレータ３０１、パターンマッチング回路３
０２によって、そのプロセッサエレメント３ａが演算対
象であるか、否かを判断するためにも用いられる。

【００８６】グローバルプロセッサ２のＳＣＵ２２から
ＭＧＡＡ命令、ＭＧＡＢ命令及び制御信号が出力され、
即値は即値バス２２１、即値バス２２２に与えられる。
即値バス２２１に与えられた即値はセレクタ２０４に与
えられる。セレクタ２０３からはＰＥＭＳＫデータ、Ｐ
ＥＨデータがプロセッサエレメント３ａに出力される。
ＰＥＭＳＫデータはプロセッサエレメント３ａのパター
ンマッチング回路３０２に、ＰＥＨデータはコンパレー
タ３０１に与えられる。セレクタ２０４からはＰＥＳＬ
データ、ＰＥＬデータがプロセッサエレメント３ａに出
力される。ＰＥＳＬデータはプロセッサエレメント３ａ
のパターンマッチング回路３０２に、ＰＥＬデータはコ
ンパレータ３０１に与えられる。

【００８７】コンパレータ３０１及びパターンマッチン
グ回路３０２にはＰＥ番号データが与えられる。

【００８８】各ブロックの条件に適合すれば信号が出力
され、グローバルプロセッサ２からの制御信号をもとに
セレクタ３０３でそれが範囲指定であるか、マスク指定
であるか選択し、信号を出力する。

【００８９】コンパレータ３０１、パターンマッチング
回路３０２に入力されるＰＥ番号データは、各プロセッ
サエレメント３ａでＶＣＣ、ＧＮＤにつなげることでデ
ータを生成する。例えば、ＰＥ６のプロセッサエレメン
トであれば、８ビットの信号線を上位ビットからＧＮ
Ｄ、ＧＮＤ、ＧＮＤ、ＧＮＤ、ＧＮＤ、ＧＮＤ、ＶＣ
Ｃ、ＶＣＣ、ＧＮＤに接続する。接続は各ビットに取り
付けられたスイッチで行う。スイッチの制御信号はグロ
ーバルプロセッサ２から出力されＯＮになるとＰＥ番号
が入力できる。図２に示すように、ＰＥ番号はＡＬＵ３
４の片側入力にも接続されている。切り離しは同じ様に
グローバルプロセッサ２からの制御信号によって行われ
る。

【００９０】上記したＭＧＡＡ命令により、各プロセッ
サエレメント３ａの保持しているＰＥ番号と、即値オペ
ランドで指定した値の上限値と下限値の比較をコンパレ
ータ３０１で行い、範囲内にあればそのプロセッサエレ
メント３ａの演算を実行する。演算の実行、非実行はＡ
ＬＵ３４の結果をＡレジスタ３５ａが更新しないように
制御する（ラッチ信号を更新しない）。従来であればあ
る範囲だけのデータ転送はその範囲内の実行条件フラグ
を一つずつセットし、実行条件フラグによって転送の有
無を決定していたため、転送数だけのサイクルを必要と
したが、ある範囲だけのプロセッサエレメントを指定で
きるＭＧＡＡ命令を使用することで、１サイクルでの処
理が可能である。

【００９１】また、グローバルプロセッサ２からのプロ
セッサエレメント３ａへのデータ転送は、図５に示すよ
うな各プロセッサエレメント３ａに装備されたビットマ
スク指定を行うパターンマッチング回路３０２により１
つおき、３つおき等のＮ個おきのＰＥの指定を行いデー
タを転送することができる。

【００９２】選択されるパターンは次式を満たすＰＥ番
号が対象となる。 （指定したいＰＥの番号）＆ ￣（マスク値）＝（ビッ
ト指定値）＆ ￣（マスク値）

【００９３】例えば、奇数番号のプロセッサエレメント
にデータを転送するためプロセッサエレメントの選択を
する場合、つまりＰＥ１、ＰＥ３、ＰＥ５、ＰＥ
７、．．．のプロセッサエレメントを選択する場合、ビ
ット指定値を０００００００１ｂ、マスク値を１１１１
１１１０ｂにすればＰＥ番号の下位１ビットが１である
ＰＥ番号はすべて上式が成り立つため選択されたことに
なる。

【００９４】また、ビット指定値を００００１１００ｂ
（１０進で１２）、マスク値を００００００１０ｂとし
た場合、前述の式を満たすプロセッサエレメントはＰＥ
１２とＰＥ１４となり、偶数番号のプロセッサエレメン
ト選択に範囲を指定することもできる。

【００９５】図５に示すように、グローバルプロセッサ
２のＧ２レジスタ２０１とＧ３レジスタ２０２は全プロ
セッサエレメント３ａに対してバス接続されている。Ｓ
ＣＵ２２からの即値データとセレクタ２０３，２０４に
てセレクトされるためＧ２レジスタ２０１とＧ３レジス
タ２０２による指定が行える。これによりグローバルプ
ロセッサ命令での演算の結果をＧ２、Ｇ３レジスタ２０
１、２０２に格納して、ダイナミックな指定が行える。

【００９６】また、グローバルプロセッサ２ではＡＬＵ
２３によってＧ２レジスタ２０１の値の減算が可能なた
め、オペランドにインクリメント演算を設けることで、
演算後に１加算し次の演算範囲の縮小が行える。

【００９７】また、この実施の形態においては、図２に
示すように、各プロセッサエレメント３ａには実行条件
指定のための条件レジスタ（Ｔレジスタ）３５ｃが装備
されている。図４に、この実施の形態におけるプロセッ
サエレメント３ａに設けられたＴレジスタ３５ｃの構成
を示す。

【００９８】図４に示すように、プロセッサエレメント
３ａは８ビットのＴレジスタ３５ｃを備える、そして、
このＴレジスタ３５ｃで１ビットずつで制御されるた
め、１プロセッサエレメント３ａで８通りの制御パター
ンを保持できる。全てのプロセッサエレメント３ａ…で
あれば８×２５６通りのパターンになる。Ｔレジスタ３
５ｃの１ビットはプロセッサエレメント３ａごとに演算
実行の無効／有効の制御を行い、特定のプロセッサエレ
メント３ａだけを演算対象として選択できる。Ｔレジス
タ３５ｃには、グローバルプロセッサ２からのＰＥ命令
で値を変更することが可能である。

【００９９】Ｔレジスタ３５ｃは、グローバルプロセッ
サ２からの制御信号と、Ｔレジスタ３５ｃの特定ビット
の値をＡＮＤ／ＯＲ論理演算器３５１で論理演算した結
果を特定ビットに格納する構成となっている。格納はグ
ローバルプロセッサ２からの制御信号によって格納先が
決定する。すなわち、図４に示すように、この実施形態
においては、Ｔレジスタ３５ｃの入力データ側には、Ａ
ＮＤ／ＯＲを行う論理演算器３５１が設けられ、さらに
Ｔレジスタ３５からの出力がセレクタ３５２に与えら
れ、このセレクタ３５２により、Ｔレジスタ３５ｃの値
をフィードバック及び出力が行われている。

【０１００】Ｔレジスタ３５ｃの任意のプロセッサエレ
メント３ａの特定ビットをセット・リセットする命令に
は、ＳＥＴＴＡ（Ｓｅｔ Ｔ ｂｙ Ａｒｅａ Ａｓｓ
ｉｇｎｍｅｎｔ）命令、ＳＥＴＴＢ（Ｓｅｔ Ｔ ｂｙ
Ｂｉｔ Ａｓｓｉｇｎｍｅｎｔ）命令がある。また、
Ｔレジスタ３５ｃにデータを転送する命令は、ＬＤＴ
（Ｌｏａｄ ｔｏ Ｔ ｒｅｇｉｓｔｅｒ）がある。Ｌ
ＤＴ命令は、オペランドに即値もしくはレジスタ値で、
グローバルプロセッサ２は信号線２１０を介してそれら
の値の下位８ビットを全プロセッサエレメント３ａのＴ
レジスタ３５ｃに転送する。

【０１０１】ＳＥＴＴＡ命令はオペランドで指定された
範囲に該当するプロセッサエレメント３ａに対して演算
対象とし、対象となるプロセッサエレメント３ａのＴレ
ジスタ３５ｃの特定ビットに対してセット・リセットを
行うものである。指定の方法は前述のＭＧＡＡと同じ
で、指定された範囲内のＴレジスタ３５ｃの特定ビット
の値を”１”にセットする。範囲外のプロセッサエレメ
ント３ａのＴレジスタ３５ｃには”０”がセットされ
る。さらに、ＳＥＴＴＡ命令は、前命令までのＴレジス
タ３５ｃの値との演算が指定できる。例えば、以下のよ
うに記述する。

【０１０２】ＳＥＴＴＡ／Ｔ２／Ａ ＃１２，＃２３

【０１０３】上記の命令では、命令につづいて、Ｔレジ
スタ３５ｃの特定ビットの指定（／Ｔ２で下位から２ビ
ット目を示す。）と、続いて演算の種類（／ＡでＡＮＤ
演算を行う。／Ｏ指定であればＯＲ演算を行う。）の指
定が記述されている。演算が指定されているため、ＰＥ
１２〜ＰＥ２３までのプロセッサエレメント３ａのＴ２
ビットの値と”１”のＡＮＤ結果をＴ２に格納する。

【０１０４】ＳＥＴＴＢ命令は前述のＭＧＡＢ命令と同
じオペランドのビット指定とマスク指定によってプロセ
ッサエレメント３ａの選択を行う。また、前述のＳＥＴ
ＴＡ命令で行った／Ａ、／ＯによるＴレジスタの特定ビ
ットの旧値との論理演算も同じようにできる。

【０１０５】上記したように、Ｔレジスタ３５ｃからの
出力はセレクタ３５２により選択され、前のＴレジスタ
３５ｃの値をフィードバックさせ、新しいデータを論理
演算器３５１にて論理演算させることで、Ｔレジスタ３
５ｃのセット、リセットだけでなく、ＡＮＤ／ＯＲ演算
ができるように構成されている。これによって、例え
ば、複数のまたがった不規則なエリアの指定を行うとき
有効となる。

【０１０６】例えば、ＰＥ１０〜ＰＥ１５、ＰＥ２６〜
ＰＥ４０、ＰＥ１００〜ＰＥ１１１といったエリアを指
定する場合、前述のＬＤＴ命令、ＳＥＴＴＡ命令などで
全プロセッサエレメントの特定フラグとクリアしてお
き、ＳＥＴＴＡのＯＲ演算（／Ｏを記述）を３回行うこ
とで可能である。記述は以下のとおりである。

【０１０７】（ＬＤＴ ＃０）；すべてのプロセッサエ
レメントのＴレジスタのすべてのＢＩＴに”０”を転送
する。

【０１０８】 ＳＥＴＴＡ／Ｔ１／Ｏ ＃１０，＃１５ ＳＥＴＴＡ／Ｔ１／Ｏ ＃２６，＃４０ ＳＥＴＴＡ／Ｔ１／Ｏ ＃１００，＃１１１

【０１０９】上記した図３に示した実施の形態において
は、一度のアドレス指定により、ＳＩＭＤプロセッサ１
の偶数番号が割り付けられたプロセッサエレメント３ａ
に外部メモリ６からデータ転送できるとともに、奇数番
号が割り付けられたプロセッサエレメント３ａにもデー
タ転送できるように構成しているが、ＳＩＭＤ型プロセ
ッサ１へ外部からデータを入出力する方法は、この方法
に限られるものではない。たとえば、図６に示すよう
に、ＳＩＭＤプロセッサ１のプロセッサエレメント３ａ
に、奇数、偶数の区別を付けずに、アドレス指定により
順次データを転送するように構成したものにおいても、
この発明は適用できる。すなわち、図６に示すように、
レジスタコントローラ３１ａは、インタフェース４と、
アドレスバス４１ａ、リード／ライト信号４５ｃ、クロ
ック信号４１ｃを介して接続されている。このレジスタ
コントローラ３１ａは、インタフェース４に与えられ、
アドレスバス４１ａを介してアドレス指定信号が送られ
てくると、そのアドレス指定信号をデコードする。そし
て、デコードしたアドレスと、自己のプロセッサエレメ
ント３ａに割り付けられたアドレスとが一致する場合に
は、インタフェース４に与えられ、クロック信号４１ｃ
からのクロック信号に同期して、リード／ライト信号４
１ｂを介してリード／ライト指示信号を得る。このリー
ド／ライト指示信号は、レジスタ３１ｂへ与えられる。

【０１１０】ＳＩＭＤ型プロセッサ１の外部に設けられ
たイメージスキャナからの画像データを、この実施形態
では８ビットのパラレルデータとして、データバス４６
ｃに置く。このデータバス４６ｃは、レジスタ３１ｂに
保持されている演算処理されたデータが、ＳＩＭＤ型プ
ロセッサ１の外部に設けられたプリンタ等に送る時にも
使用される。

【０１１１】インタフェース４から与えられるアドレ
ス、リード／ライト、クロック、データの信号はレジス
タファイル３１の各レジスタに供給される。そして、各
プロセッサエレメント３ａ…ごとにアドレスをデコード
して各プロセッサエレメント３ａ…を示すアドレスと一
致したプロセッサエレメント３ａだけがリード／ライト
の動作をおこなう。

【０１１２】このように構成されるＳＩＭＤ型プロセッ
サ１は、外部からのデータをプロセッサエレメント３ａ
に送る場合、プロセッサエレメント３ａに割り付けられ
たアドレスを指定することにより、１回のクロック信号
が入力されるだけで、その指定したプロセッサエレメン
ト３ａにデータが送られる。なお、この例では、偶数、
奇数のプロセッサエレメント３ａに同時にデータは送ら
れないので、第１の実施の形態に比べると、データ転送
に時間はかかるが、回路構成は簡略化できる。

【０１１３】上述した実施形態においては、プロセッサ
エレメント３ａをアドレス指定しているが、プロセッサ
エレメント３ａの指定をアドレス指定する方式ではな
く、ポインタ指定する方式、即ちシリアルアクセスメモ
リ方式においても、この発明は適用できる。この例につ
き図７に従い説明する。なお、ここでは上述した第１の
実施形態と異なる点について説明することとし、同じ点
については説明を省略する。また、上述した第１実施形
態と同じ構成部分については、同一の符号を付する。

【０１１４】まず、グローバルプロセッサ２からインタ
フェース４へはＩ／Ｏ用のアドレス、データ、コントロ
ール信号がバスを介して与えられる。インタフェース４
は、グローバルプロセッサ２のコマンドに基づき、この
リセット信号を生成し、リセット信号４７を介してプロ
セッサエレメントブロック３ヘ送る。これにより、レジ
スタコントローラ３１ａは、リセットされる。そして、
インタフェース４に最も近いレジスタコントローラ３１
ａへクロック信号４１ｃを介してクロック信号が送られ
る。このクロック信号に同期して、レジスタコントロー
ラ３１ａ’は、リード／ライト信号４５ａ或いは４５ｂ
を介してインタフェース４から送られてきたリード／ラ
イト指示信号を得る。このリード／ライト指示信号は、
偶数番号が割り付けられたプロセッサエレメント３ａの
レジスタ３１ｂ、及び奇数番号が割り付けられたプロセ
ッサエレメント３ａのレジスタ３１ｂにそれぞれ与えら
れる。このとき一組を構成するプロセッサエレメント３
ａのレジスタコントローラ３１ａ’へ送られるリード／
ライト指示信号は、上記第１実施形態の場合と同様それ
ぞれ異なるものであってもよい。

【０１１５】これにより、上述した第１実施形態の場合
と同様、一度のポインタ指定により、偶数番号が割り付
けられたプロセッサエレメント３ａにデータ転送できる
とともに、奇数番号が割り付けられたプロセッサエレメ
ント３ａにもデータ転送できる。

【０１１６】また、上記したポインタ指定する方式にお
いて、一度のポインタ指定により１つの番号が割り付け
られたプロセッサエレメント３ａにデータ転送する方式
においても、この発明は適用できる。

【０１１７】

【発明の効果】上記した請求項１によれば、図２に示す
ように、グローバルプロセッサからの制御信号によって
ＰＥ番号をＡレジスタに入力できる。各プロセッサエレ
メントに格納されたＰＥ番号は、プロセッサエレメント
のテストをするときに用いる。たとえばＰＥシフトをテ
ストする場合など有効になる。従来であれば同じ値をＡ
レジスタにセットしプロセッサエレメントの全Ａレジス
タの値を外部に出力する手段を設けるか、全プロセッサ
エレメントのＡレジスタに違った値をひとつずつ転送
し、それら順番にグローバルプロセッサに転送し、グロ
ーバルプロセッサで比較するなどする。前者であれば配
線量が莫大となりコストが増大する。後者であれば命令
サイクルが値をセットするだけで２５６サイクル必要と
なる（プロセッサエレメントが２５６個の場合）。この
請求項１の発明であればＬＤＰＮの命令で一度に全プロ
セッサエレメントのＡレジスタに値をセットし、シフト
したのち、レジスタファイルに結果値を格納し、判定用
にＬＤＰＮでセットした値をすべてシフト量にしたがっ
て加減算し期待値を設定し、前述の結果値と期待値を比
較することによってテストが可能となる。値をセットす
るためには１サイクルのみでよい。

【０１１８】また、ＬＤＰＮはｎ個おきのプロセッサエ
レメントの演算指定にも使用できる。たとえば５個おき
（ＰＥ０，ＰＥ５，ＰＥ９，．．．）の選択を行いたい
場合、従来であればそれぞれのプロセッサエレメント毎
に条件フラグの設定を行うために選択したいプロセッサ
エレメントの数だけの処理を必要とした。この発明で
は、ＬＤＰＮで全プロセッサエレメントにＰＥ番号を設
定し（ＰＥ０，ＰＥ１，ＰＥ２，．．．，ＰＥ２５５の
Ａレジスタの値を順に指定すると０，１，２，
３，．．．２５５となる）、Ａレジスタの値を５で除算
し、余りを格納すると（これらの演算はＡＬＵによる減
算の繰り返しで最終にＡレジスタに残った値が余りとな
る。除算の引き放し法、引き戻し法で可能。）、０，
１，２，３，４，０，１，２，３，４，０，
１，．．．，０となり、ＰＥ命令でＣＭＰ命令（ＣＭＰ
命令はＡレジスタとレジスタファイルのデータを比較し
結果をＴレジスタの指定ビットに反映させる。）を使用
し、結果をＴレジスタに反映させることで次の演算のプ
ロセッサエレメント選択ができる。従来方法であればプ
ロセッサエレメントの指定数分のサイクルが必要であっ
たが、この発明であればプロセッサエレメントの指定数
にかかわらず、ＬＤＰＮで１サイクル、除算で１６サイ
クル、ＣＭＰ命令で１サイクルで対象とするプロセッサ
エレメントの選択が完了する。

【０１１９】上記した請求項２によれば、図２に示すよ
うに、グローバルプロセッサのＧ０からバスですべての
プロセッサエレメントのＡレジスタに接続し、ＭＧＡ
Ａ、ＭＧＡＢ命令を設けることで任意のプロセッサエレ
メントのＡレジスタにＧ０レジスタの値を転送すること
ができる。

【０１２０】請求項３によれば、ＭＧＡＡ命令を設け、
図５に示すようなコンパレータを各プロセッサエレメン
トに設け、各プロセッサエレメントの保持しているＰＥ
番号と、即値オペランドで指定した値の上限値と下限値
の比較をコンパレータで行い、範囲内にあればそのプロ
セッサエレメントの演算を実行する。演算の実行、非実
行はＡＬＵの結果をＡレジスタが更新しないように制御
する（ラッチ信号を更新しない）。従来であれば、ある
範囲だけのデータ転送はその範囲内の実行条件フラグを
一つずつセットし、実行条件フラグによって転送の有無
を決定していたため、転送数だけのサイクルを必要とし
たが、以上によりある範囲だけのプロセッサエレメント
を指定できるＭＧＡＡを使用することで、１サイクルで
の処理が可能である。

【０１２１】請求項４によれば、図５に示すのような各
プロセッサエレメントに装備されたビットマスク指定を
行うマスクパターン回路により１つおき、３つおき等の
Ｎ個おきのＰＥ指定を行いデータを転送することができ
る。

【０１２２】請求項５及び６によれば、図５に示すよう
にグローバルプロセッサのＧ２レジスタとＧ３レジスタ
は全プロセッサエレメントに対してバス接続されてお
り、ＳＣＵからの即値データとセレクトされるためＧ２
レジスタとＧ３レジスタによる指定が可能となる。これ
によりグローバルプロセッサ命令での演算の結果をＧ
２、Ｇ３レジスタに格納し、ダイナミックな指定が可能
となる。また、グローバルプロセッサではＡＬＵによっ
てＧ２の減算が可能なため、オペランドにインクリメン
ト演算を設けることで、演算後に１加算し次の演算範囲
の縮小が可能となる。

【０１２３】請求項７ないし１１によれば、図４のよう
にＴレジスタの入力データにＡＮＤ、ＯＲを行う論理演
算器を設け、前のＴレジスタの値をフィードバックさ
せ、新しいデータを論理演算させることでＴレジスタの
セット、リセットだけでなく、ＡＮＤ、ＯＲを行うこと
ができる。これによってたとえば複数のまたがった不規
則なエリアの指定を行うとき有効となる。ＰＥ１０〜Ｐ
Ｅ１５、ＰＥ２６〜ＰＥ４０、ＰＥ１００〜ＰＥ１１１
といったエリアを指定する場合、前述のＬＤＴ命令、Ｓ
ＥＴＴＡ命令などで全プロセッサエレメントの特定フラ
グとクリアしておき、ＳＥＴＴＡのＯＲ演算（／Ｏを記
述）を３回行うことで可能である。従来であれば、対象
のプロセッサエレメントに一つずつセットしなければな
らず、セットするプロセッサエレメント分の命令サイク
ルが必要となる。記述は以下のとおりである。

【０１２４】ＬＤＴ ＃０ ；すべてのプロセッサエレ
メントのＴレジスタのすべてのＢＩＴに”０”を転送す
る。 ＳＥＴＴＡ／Ｔ１／Ｏ ＃１０，＃１５ ＳＥＴＴＡ／Ｔ１／Ｏ ＃２６，＃４０ ＳＥＴＴＡ／Ｔ１／Ｏ ＃１００，＃１１１

【図面の簡単な説明】

【図１】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの全体構成を示すブロック図である。

【図２】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの要部構成を示すブロック図である。

【図３】この発明の実施の形態にかかるプロセッサの内
部構成を示すブロック図である。

【図４】この発明の実施の形態にかかるプロセッサエレ
メントにおけるＴレジスタの構成を示すブロック図であ
る。

【図５】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの要部構成を示すブロック図である。

【図６】この発明の他の実施の形態にかかるプロセッサ
の内部構成を示すブロック図である。

【図７】この発明のさらに異なる実施の形態にかかるＳ
ＩＭＤ型プロセッサの内部構成を示すブロック図であ
る。

【符号の説明】

１ ＳＩＭＤ型プロセッサ ２ グローバルプロセッサ ３ プロセッサエレメントブロック ３ａ プロセッサエレメント ３１ レジスタファイル ３２ 演算アレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 岩永 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 (72)発明者 高藤 浩資 東京都大田区中馬込１丁目３番６号 株式 会社リコー内 Ｆターム(参考） 5B045 AA01 GG14

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プログラムを解読しプロセッサ全体を制
   御するグローバルプロセッサと、複数のデータを処理す
   るために、レジスタファイルと演算アレイから構成され
   るプロセッサエレメントを複数備えたプロセッサエレメ
   ントブロックと、を有するＳＩＭＤ型プロセッサにおい
   て、前記グローバルプロセッサは、プロセッサエレメン
   トに対して制御信号を出力し、この制御信号によりプロ
   セッサエレメントに対応するプロセッサエレメント番号
   を全プロセッサエレメントの演算アレイの入力値に設定
   することを特徴とするＳＩＭＤ型プロセッサ。
2. 【請求項２】 グローバルプロセッサの汎用レジスタか
   らのデータを任意のプロセッサエレメントに転送するこ
   とを特徴とする請求項１に記載のＳＩＭＤ型プロセッ
   サ。
3. 【請求項３】 前記データ転送は、オペランドの即値指
   定によって特定のプロセッサエレメントから特定のプロ
   セッサエレメントまでの範囲を指定することにより行わ
   れることを特徴とする請求項２に記載のＳＩＭＤ型プロ
   セッサ。
4. 【請求項４】 データ転送は、オペランドの即値指定に
   よって、２進数で表わされたプロセッサエレメント番号
   にマッチするプロセッサエレメントを指定するビット位
   置指定と、そのビット位置指定の任意ビットをマスクす
   るビットマスクによるプロセッサエレメント指定により
   行われることを特徴とする請求項２に記載のＳＩＭＤ型
   プロセッサ。
5. 【請求項５】 前記データ転送は、グローバルプロセッ
   サの汎用レジスタを使用し、ポインタ指定により行われ
   ることを特徴とする請求項２に記載のＳＩＭＤ型プロセ
   ッサ。
6. 【請求項６】 前記ポインタ指定で、指定後の汎用レジ
   スタにおけるデータのインクリメントを行うこと特徴と
   する請求項５に記載のＳＩＭＤ型プロセッサ。
7. 【請求項７】 前記プロセッサエレメントには条件実行
   を制御するためにデータの状態によって実行又は非実行
   を制御する複数のフラグビットを持ち、複数のフラグビ
   ットの特定のビットにＡＮＤ／ＯＲの論理演算を行うこ
   とを特徴とする請求項１に記載のＳＩＭＤ型プロセッ
   サ。
8. 【請求項８】 前記フラグビット指定は、オペランドの
   即値指定によって特定のプロセッサエレメントから特定
   のプロセッサエレメントまでの範囲を指定することによ
   り行われることを特徴とする請求項７に記載のＳＩＭＤ
   型プロセッサ。
9. 【請求項９】 前記フラグビット指定は、オペランドの
   即値指定によって、２進数で表わされたプロセッサエレ
   メント番号にマッチするプロセッサエレメントを指定す
   るビット位置指定と、そのビット位置指定の任意ビット
   をマスクするビットマスクによるプロセッサエレメント
   指定により行われることを特徴とする請求項７に記載の
   ＳＩＭＤ型プロセッサ。
10. 【請求項１０】 前記フラグビット指定は、グローバル
    プロセッサの汎用レジスタを使用し、ポインタ指定によ
    り行われることを特徴とする請求項７に記載のＳＩＭＤ
    型プロセッサ。
11. 【請求項１１】 前記ポインタ指定で、指定後の汎用レ
    ジスタにおけるデータのインクリメントを行うこと特徴
    とする請求項１０に記載のＳＩＭＤ型プロセッサ。