KR950015071A - 조건부 레지스터 쌍으로부터의 메모리 저장 - Google Patents

조건부 레지스터 쌍으로부터의 메모리 저장 Download PDF

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윌리엄 이. 힐러
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Abstract

산술 논리 유닛 조건에 의하여 선택된 한 쌍의 레지스터의 하나로부터 메모리 저장 동작이 이루어진다. 명령 논리 회로(250, 660)는 레지스터 쌍 조건부 저장 명령에 응답하여 선택된 상태 비트가 제1상태를 가지는 경우에 제1레지스터내의 데이타를 메모리 내에 저장하고 선택된 상태비트가 제2상태를 가지는 경우에 제1레지스터에 연관된 제2레지스터 내의 데이타를 메모리에 저장하도록 어드레싱회로 (120)를 제어한다. 비트들은 산술 논리 유닛(230)의 음 출력, 캐리 아웃 신호, 오버플로우, 또는 제로 출력을 나타낼 수 있다. 레지스터 쌍 조건부 저장 명령은 조건부 저장을 제어하기 위하여 하나의 특정한 상태 비트를 지정한다. 명령 논리 장치(250, 660)는 선택된 상태 비트를 레지스터 수의 최하위 비트로 대체시킨다. 그리하여 상태 비트가 "1"인 경우에 제1 레지스터로부터 메모리 저장이 이루어지고 상태 비트가 "0"인 경우에 제2 레지스터로부터 메모리 저장이 이루어진다. 추가의 실시예에서 레지스터 쌍 조건부 기록 명령이 조건부이다. 만약 지정된 조건이 참이면 기록 동작이 중단된다 본 발명의 실시 예에서, 산술논리 유닛(230), 상태 레지스터(210), 데이타 레지스터 (200) 및 명령 디코드 논리(250, 660)는 영상 처리에 사용되는 단일 직접 회로(100)내에 형성된 다중프로세서의 일부로서 하나 이상의 디지탈 영상/그래픽 프로세서(71)를 구성한다.

Description

조건부 레지스터 쌍으로부터의 메모리 저장
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 사용되는 영상 처리 시스템의 시스템 아키택쳐를 나타내는 도면.
제2도는 본 발명의 양호한 실시예를 형성하는 하나의 집적 회로 멀티프로세서의 아키택쳐를 나타내는 도면.

Claims (39)

  1. 데이타 처리 장치에 있어서, 어드레스 가능 메모리 위치에 데이타를 저장하는 메모리, 상기 메모리로의 데이타 억세스를 위한 메모리 어드레스를 발생시키는 어드레싱 회로 ; 다수의 데이타 레지스터, 하나 이상의 상태 비트를 저장하는 상태 레지스터, 및 상기 다수의 데이타 레지스터에 결합된 오퍼랜드 입력 및 출력을 가지는 산술 논리 유닛를 포함하는 데이타 회로 ; 및 상기 어드레싱 회로 및 상기 데이타 회로에 접속되고, 수신된 명령에 응답하여 상기 어드레싱 회로 및 상기 데이타 회로를 제어하며, 레지스터 쌍 조건부 저장 명령에 응답하여 만약 상기 하나 이상의 상태 비트로부터 선택된 상태 비트가 제1상태를 가지며 제1레지스터 내의 데이타를 상기 메모리 내의 특정 어드레스내로 저장하고 만약 상기 하나 이상의 상태 비트로부터 선택된 상태 비트가 제2상태를 가지면 상기 제1 레지스터에 연관된 제2 레지스터 내의 데이타를 상기 메모리 내의 특정 어드레스 내로 저장하도록 상기 어드레싱 회로 및 상기 데이타 회로를 제어하는 명령 논리 회로를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  2. 제1항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력에 대응하는 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치.
  3. 제2항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력이 음이면 음의 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치.
  4. 제2항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 캐리 아웃 신호를 발생시킬 때 캐리 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치
  5. 제2항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력에 오버플로우를 발생시킬 때에 오버플로우 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치.
  6. 제2항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력이 제로일때 제로 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치.
  7. 제2항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 다수의 상태 비트를 저장하고, 상기 레지스터 쌍 조건부 저장 명령이 상기 산술 논리 유닛의 상기 출력에 대응하는 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 장치.
  8. 제2항에 있어서, 상기 데이타 회로의 상기 다수의 데이타 레지스터가 연속적인 레지스터 수를 통하여 엑세스되고, 상기 레지스터 쌍 조건부 저장 명령이 레지스터 수에 의한 제1 레지스터의 지정을 포함하고, 상기 제2 레지스터가 상기 제1 레지스터의 상기 레지스터 수에 연속적인 레지스터 수에 의하여 엑세스 되는 것을 특징으로 하는 데이타 처리 장치.
  9. 제1항에 있어서, 상기 레지스터 쌍 조건부 저장 명령이 상기 제1레지스터로서 홀수의 레지스터 수만을 가지는 레지스터만을 지정하고, 상기 제2 레지스터는 상기 제1 레지스터의 상기 레지스터 수보다 하나가 작은 레지스터 수를 가지고, 상기 명령 논리 회로는 상기 상태 비트를 상기 레지스터 수의 최하위 비트로 대체함으로써, 상기 상태 비트가 "1"일 때는 상기 제1레지스터로부터 상기 메모리 저장이 이루어지고 상기 상태 비트가 "0"일 때는 상기 제2레지스터로부터 상기 메모리 저장이 이루어지는 것을 특징으로 하는 데이타 처리 장치.
  10. 제1항에 있어서, 상기 데이타 회로의 상기 상태 레지스터가 다수의 상태 비트를 저장하고, 상기 레지스터 쌍 조건부 저장 명령이 상기 다수의 상태 비트 중 특정한 하나를 지정하여 상기 제1 레지스터 또는 상기 제2 레지스터 내에 저장된 데이타 중 어느 것이 상기 메모리 내극 상기 특정 어드레스 내로 저장되는지 여부를 제어하는 것을 특징으로 하는 데이타 처리 장치
  11. 제1항에 있어서, 상기 명령 디코드 논리 회로가, 만약 상기 선택된 상태 비트가 상기 제1 상태를 가지면 제1 레지스터에 저장된 데이타를 상기 산술 논리 유닛의 제1 오퍼랜드 입력으로 공급하고, 만약 선택된 상태 비트가 제1 상태를 가지면 상기 제1 레지스터에 연관된 제2 레지스터 내에 저장된 데이타를 상기 산술 논리 유닛의 제1 오퍼랜드 입력으로 공급하고, 만약 선택된 상태 비트가 제2 상태를 가지면 상기 제1 레지스터에 연관된 제2 레지스터 내에 저장된 데이타를 상기 산술 논리장치의 제1 오퍼랜드 입력으로 공급하고, 제3 레지스터 내에 저장된 데이타를 상기 산술 논리 유닛의 제2 오퍼랜드 입력으로 공급하고 상기 레지스터 쌍 조건부 기록 명령에 응답하여 상기 산술 논리 유닛의 출력을 측정 레지스터 내에 저장하도록 상기 데이타 회로를 제어하는 것을 특징으로 하는 데이타 처리 장치.
  12. 제11항에 있어서, 상기 레지스터 쌍 조건부 기록 명령이 상기 산술 논리 유닛의 상기 출력이 목적지 레지스터 내에 조건부로 저장되는지 여부를 지정하는 조건 필드를 포함하고, 상기 명령 디코드 논리 회로가 상기 레지스터 쌍 기록 명령의 상기 조건 필드에 응답하여 만약 상기 선택된 상태 비트가 제2 상태를 가지고 상기 조건 폴드가 상기 산술 논리 유닛의 상기 출력을 조건부로 저장할 것을 지정 하면 상기 산술 논리 유닛의 상기 출력의 저장을 중단하는 것을 특징으로 하는 데이타 처리 장치.
  13. 데이타 처리 시스템에 있어서, 데이타 및 어드레스를 전송하는 데이타 시스템 버스 ; 상기 데이타 시스템 버스에 접속되어, 데이타를 저장하고 상기 데이타 시스템 버스를 통하여 데이타를 전송하는 시스템 메모리, 어드레스 가능 메모리 위치에 데이타를 저장하는 메모리 ; 상기 메모리로의 데이타 억세스를 위한 메모리 어드레스를 발생시키는 어드레싱 회로, 다수의 데이타 레지스터, 하나 이상의 상태 비트를 저장하는 상태 레지스터, 및 상기 다수의 데이타 레지스터에 결합된 오퍼랜드 입력 및 출력을 가지는 산술 논리 유닛을 포함하는 데이타 회로, 및 상기 어드레싱 회로 및 상기 데이타 회로에 접속되고, 수신된 명령에 응답하여 상기 어드레싱 회로 및 상기 데이타 회로를 제어하며, 레지스터 쌍조건부 저장 명령에 응답하여 만약 상기 하나 이상의 상태 비트로부터 선택된 상태 비트가 제1 상태를 가지면 제1 레지스터 내의 데이타를 상기 메모리내의 특정 어드레스 내로 저장하고 만약 상기 하나 이상의 상태 비트로부터 선택된 상태 비트가 제2 상태를 가지면 상기 제1 레지스터에 연관된 제2 레지스터 내의 데이타를 상기 메모리 내의 특정 어드레스 내로 저장하도록 상기 어드레싱 회로 및 상기 데이타 회로를 제어하는 명령 논리 회로를 포함하는, 상기 데이타 시스템 버스에 접속된 데이타 프로세서 회로를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  14. 제13항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력에 대응하는 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 시스템.
  15. 제14항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛의 상기 출력이 음이면 음의 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 시스템.
  16. 제14항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛이 캐리 아웃 신호를 발생 시킬때 캐리 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 시스템.
  17. 제14항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛이 상기 출력에 오버플로우를 발생시킬 때에 오버플로우 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 시스템.
  18. 제12항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 상기 산술 논리 유닛이 상기 출력이 제로일때 제로 상태 비트를 설정하는 것을 특징으로 하는 데이타 처리 시스템.
  19. 제14항에 있어서, 상기 데이타 회로의 상기 데이타 회로의 상기 상태 레지스터가 다수의 상태 비트를 저장하고, 상기 레지스터 쌍 조건부 저장 명령이 상기 산술 논리 유닛의 상기 출력에 대응하는 설정으로부터 보호된 상기 다수의 상태 비트를 특정 비트들을 지정하는 것을 특징으로 하는 데이타 처리 시스템.
  20. 제13항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 다수의 데이타 레지스터가 연속적인 레지스터 수를 통하여 억세스되고, 상기 레지스터 쌍 조건부 저장 명령이 레지스터 수에 의한 상기 제1 레지스터의 지정을 포함하고, 상기 제2 레지스터가 상기 제1 레지스터의 상기 레지스터 수에 연속적인 레지스터 수에 의하여 엑세스 되는 것을 특징으로 하는 데이타 처리 시스템.
  21. 제13항에 있어서, 상기 데이타 회로의 상기 데이타 회로의 상기 레지스터 쌍 조건부 저장 명령이 상기 제1 레지스터로서 홀수의 레지스터 수만을 가지는 레지스터만을 지정하고, 상기 제2 레지스터는 상기 제1 레지스터의 상기 레지스터 수보다 하나가 작은 레지스터 수를 가지고, 상기 명령논리 회로는 상기 상태 비트를 상기 레지스터 수의 최하위 비트로 대체함으로써, 상기 상태 비트가 "1"일 때는 상기 제1 레지스터로부터 상기 메모리 저장이 이루어지고 상기 상태 비트가 "0"일 때는 상기 제2 레지스터로부터 상기 메모리 저장이 이루어지는 것을 특징으로 하는 데이타 처리 시스템.
  22. 제13항에 있어서, 상기 데이타 프로세서 회로의 상기 데이타 회로의 상기 상태 레지스터가 다수의 상태 비트를 저장하고, 상기 레지스터 쌍 조건부 저장 명령이 상기 다수의 상태 비트 중 특정한 하나를 지정하여 상기 제1 레지스터 또는 상기 제2 레지스터 내에 저장된 데이타 중 언느 것이 상기 메모리 내의 상기 특정 어드레스 내로 저장되는지 여부를 제어하는 것을 특징으로 하는 데이타 처리 시스템.
  23. 제13항에 있어서, 상기 데이타 프로세서 회로의 상기 명령 디코드 논리 회로가, 만약 상기 선택된 상태 비트가 상기 제1 상태를 가지면 제1 레지스터에 저장된 데이타를 상기 산술 논리 유닛의 제1오퍼랜드 입력으로 공급하고, 만약 선택된 상태 비트가 제2 상태를 가지면 상기 제1 레지스터에 연관된 제2 레지스터 내에 저장된 데이타를 상기 산술 논리 유닛의 제1 오퍼랜드 입력으로 공급하고, 제3레지스터 내에 저장된 데이타를 상기 산술 논리 유닛의 제2 오퍼랜드 입력으로 공급하고 상기 레지스터 쌍 조건부 기록 명령에 응답하여 상기 산술 논리 유닛의 출력을 특정 레지스터 내에 저장하도록 상기 데이타 회로를 제어하는 것을 특징으로 하는 데이타 처리 시스템.
  24. 제23항에 있어서, 상기 데이타 프로세서 회로의 상기 레지스터 쌍 조건부 기록 명령이 상기 산술 논리 유닛의 상기 출력이 목적지 레지스터 내에 조건부로 저장되는 여부를 지정하는 조건 필드를 포함하고, 상기 명령 디코드 논리 회로가 상기 레지스터 쌍 기록 명령의 상기 조건 필드에 응답하여 만약 상기 선택된 상태 비트가 제2 상태를 가지고 상기 조건 필드가 상기 산술 논리 유닛의 상기 출력을 조건부로 저장할 것을 지정하면 상기 산술 논리 유닛의 상기 출력의 저장을 중단하는 것을 특징으로 하는 데이타 처리 시스템.
  25. 제13항에 있어서, 상기 데이타 프로세서 회로가 다수의 데이타 메모리, 상기 데이타 프로세서 회로에 명령을 공급하는 명령어 메모리, 및 상기 데이타 시스템 버스, 각각의 상기 데이타 메모리 및 상기 명령어 메모리에 접속 되어 상기 시스템 메모리와 상기 다수의 데이타 메모리 간 및 상기 시스템 메모리와 상기 명령어 메모리 간의 데이타 전송을 제어하는 전송 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  26. 제25항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로와 동일한 하나 이상의 추가 데이타 프로세서 회로, 각각의 추가 데이타 프로세서 회로에 접속된 다수의 추가 데이타 메모리, 각각의 추가 데이타 프로세서 회로에 명령를 공급하는 추가 명령어 메모리를 포함하고, 상기 전송 제어기가 각각의 상기 추가 데이타 메모리 및 각각의 상기 추가 명령어 메모리에 접속되어 상기 세스템 메모리와 상기 각각의 추가 데이타 메모리간 및 상기 시스템 메모리와 각각의 상기 추가 명령어 메모리 간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 처리 시스템
  27. 제26항에 있어서, 상기 데이타 메모리, 상기 명령어 메모리, 각각의 상기 추가 데이타 프로세서 회로, 각각의 상기 추가 데이타 메모리, 각각의 추가 명령어 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 처리 시스템.
  28. 제13항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서, 상기 마스터 데이타 프로세서에 접속된 다수의 마스터 데이타 메모리, 상기 마스터 데이타 프로세서에 명령을 공급하는 하나 이상의 마스터 명령어 메모리를 포함하고, 상기 전송 제어기가 각각의 상기 마스터 메모리 및 각각의 상기 마스터 명령어 메모리에 접속되어 상기 시스템 메모리와 각각의 상기 마스터 테이타 메모리간 및 상기 시스템 메모리와 각각의 상기 마스터 명령어 메모리 간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 처리 시스템.
  29. 제28항에 있어서, 상기 데이타 메모리, 상기 명령어 메모리, 상기 마스터 데이타 프로세서, 각각의 상기 마스터 데이타 메모리, 각각의 마스터 명령어 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 처리 시스템.
  30. 제13항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 영상 메모리에 접속되어 상기 영상 메모리 내에 저장된 다수의 픽셀로 이루어지는 영상의 가시적 출력을 발생시키는 영상 디스플레이 유닛을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  31. 제30항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 장치 간의 접속을 형성하고 상기 영상 메모리로부터 나온 픽셀들을 상기 영상 디스플레이 유닛을 구동시키는 비디오 신호로 변환시키는 팰릿을 포함하고 ; 상기 데이타 프로세서 회로가, 상기 필릿에 접속되어 픽셀들의 비디오 신호로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  32. 제13항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 영상 메모리에 접속되어 상기 영상 메모리 내에 저장된 다수의 픽셀로 이루어지는 영상의 인쇄된 출력을 발생시키는 것을 특징으로 하는 데이타 처리 시스템.
  33. 제32항에 있어서, 상기 프린터가 칼라 프린터인 것을 특징으로 하는 데이타 처리 시스템.
  34. 제32항에 있어서, 상기 영상 메모리와 상기 프린터 간의 접속을 형성하고 상기 영상 메모리로부터 호출된 픽셀들을 상기 프린터를 구동시키는 인쇄 신호로 변환시키는 프린터 제어기를 포함하고 ; 상기 영상 프로세서 회로가, 상기 인쇄 제어기에 접속되어 프린터 제어기에 의한 픽셀들의 인쇄 신호로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  35. 제13항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 영상 메모리에 접속되어 영상 신호 입력을 발생시키는 영상 장치를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  36. 제35항에 있어서, 상기 영상 장치와 상기 영상 메모리 간에 접속을 형성하여, 상기 영상 신호를 상기 영상 메모리 내의 저장을 위하여 공급되는 픽셀로 변환하는 영상 포착 제어기를 포함하고, 상기 데이타 프로세서 회로가 상기 영상 포착 제어기에 접속되어 상기 영상 포착 제어기에 의한 상기 영상 신호의 픽셀로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  37. 제13항에 있어서, 상기 데이타 시스템 버스 및 상기 통신 라인에 접속된 모뎀을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  38. 제13항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 처리 시스템을 포함하는 것을 특징으로 하는 데이타 처리 시스템
  39. 제38항에 있어서, 상기 호스트 처리 시스템에 접속되어 데이타 및 어드레스를 전송하는 호스트 시스템 버스 및 상기 호스트 시스템 버스에 접속된 하나 이상의 호스트 주변 기기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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