KR950015059A - 제2 입력과 제3 입력의 제1 부울 조합과 논리곱된 제1 입력 플러스 제2 입력과 제3 입력의 제2 부울 조합인 합을 형성하는 3 입력 산술 논리 유닛 - Google Patents

제2 입력과 제3 입력의 제1 부울 조합과 논리곱된 제1 입력 플러스 제2 입력과 제3 입력의 제2 부울 조합인 합을 형성하는 3 입력 산술 논리 유닛 Download PDF

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Abstract

3 입력 산술 논리 유닛(230)은 3 다중비트 입력 신호들의 혼합된 산술 및 부울 조합을 형성한다. 산술 논리 유닛(230)은 먼저 부울 조합을 형성한 다음 산술 조합을 형성한다. 현재 명령은 형성된 조합을 제어하는 함수 신호들 F0-F7을 발생시키는 명령어 디코더(250, 245)를 구동시킨다 3 입력 산술 논리 유닛(230)은 양호하게 각각 캐리 프로파게이트, 제너레이트 및 킬 신호들을 형성하는 회로(400)세트를 사용한다. 이들 신호들은 다층 레벨 존리 트리 회로 및 캐리 입력과 함께 비트 결과를 생성하고 캐리 출력과 함께 사용되어 다음 비트 회로를 생성한다. 이 구조는 현재 명령에 기초하여 3 입력 신호의 선택된 산술 부울 또는 혼합된 산술 및 부울 함수의 형성을 허용한다. 함수 신호를 선택함으로써 조합이 입력 신호들 중 하나에 대해 반응하지 않게 하여, 나머지 입력 신호들의 2 입력 함수를 달성한다. 명령 자테가 함수 신호들 및 함수 수정 비트들을 포함하거나 함수 신호들 및 함수 수정 신호들이 특정 데이타 레지스터에 저장된다. 함수 수정 신호들을 사용전에 함수 신호들을 수정하게 한다. 3 입력 산술 논리 유닛(230)은 최하위 비트에 캐리 입력을 제공하는 최하위 비트 캐리-인 발생기(246)을 포함한다. 이 캐리 입력은 형성되는 조합에 의해 결정되고, 일반적으로 감산 중에만 "1"이 된다. 캐리 입력은 소정 명령에 대해 특정 목적의 데이타 레지스터(D0)에 특정된다. 형성된 조합은 입력들 중의 하나인 사인 비트에 따라 선택사항으로 수정된다.

Description

제2 입력과 제3 입력의 제1 부울 조합과 논리곱된 제1 입력 플러스 제2 입력과 제3 입력의 제2 부울 조합인 합을 형성하는 3 입력 산술 논리 유닛
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제2도에 도시한 디지탈 영상/그래픽 프로세서 중 하나를 블럭 아이어그램 형태로 나타낸 도면.

Claims (25)

  1. 제1 다중비트 입력 신호를 수신하는 제1 입력, 제2 입력 및 상기 제1 입력과 제2 입력에서 수신된 신호들의 비트 와이즈 AND를 형성하는 출력을 갖는 AND 게이트, 제2 다중비트 입력 신호를 수신하는 제1 입력, 제3 입력 신호를 수신하는 제2 입력 및 상기 제2 입력 및 상기 AND 게이트의 상기 제2입력에 접속된 출력을 갖고, 상기 출력이 상기 제1 및 제2 입력에서 수신된 신호의 제1 선택 부울 조합을 형성하는 제1의 2 입력부울 함수 발생기, 제2 다중비트 입력 신호를 수신하는 제1 입력, 제3 다중 비트 입력 신호를 수신하는 제2 입력 및 상기 제1 및 제2 입력에서 수신된 신호들의 제2 선택 부울 조합을 형성하는 출력을 갖는 제2의 2 입력 부울 함수 발생기, 및 상기 AND 게이트의 상기 출력에 접속된 제1 입력, 상기 제2의 2 입력 부울 함수 발생기의 상기 출력에 접속된 제2 입력 및 상기 제1 및 제2 입력에서 수신된 신호들의 가산을 형성하는 출력을 갖는 가산기를 포함하는 것을 특징으로 하는 3 입력 산술 논리 유닛.
  2. 제1항에 있어서, 상기 조합 유닛에서 상기 제1 부울 조합 F1(B, C) 및 상기 제2 부울 조합 F2(B, C)가 제2 다중 비트 입력 신호 B와 제2 다중비트 입력 신호 C의 가능한 모든 부울 조합 집합으로부터 독립적으로 선택되는 것을 특징으로 하는 3 입력 산술 논리 유닛.
  3. 제1항에 있어서, 상기 조합 유닛에 접속되고 상기 조합 유닛의 최하위 비트에 캐리 입력을 제공하는 최하위 비티 캐리-인 발생기를 더 포함하고, 상기 캐리 입력이 상기 제2 부울 조합 F2(B, C)의 선정된 제1 부분 집합에 대한 제1 상태 및 상기 제2 부울 조합 F2(B, C)의 선정된 제2 부분집합에 대해서 상기 제1 상태에 반대되는 제2 상태를 갖는 것을 특징으로 하는 3 입력 산술 논리 유닛.
  4. 제3항에 있어서, 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제2 부분집합이 상기 제2 다중비트 입력 신호 B의 비트 와이트 반전 ; 상기 제3 다중비트 입력 신호 C의 비트 와이즈 반전 , 상기 제2 다중비트 입력 신호 B와 상기 제3 다중비트 입력 신호 C의 모든 부울 조합이 비트 와이즈 반전을 포함 하는 것을 특징으로 하는 3 입력 산술 논리 유닛.
  5. 제4항에 있어서, 상기 최하위 비트 캐리-인 발생기가 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제1 부분집합에 대해 "0"의 캐리 입력을, 그리고 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제2부분집합에 대해 "1"의 캐리 입력을 형성하는 것을 특징으로 하는 3 입력 산술 논리 유닛.
  6. 데이타 및 어드레스를 전송하는 데이타 시스템 버스, 상기 데이타 시스템 버스에 접속되고, 상기 데이타를 저장하고 상기 데이타 시스템 버스를 통해 데이타를 전송하는 시스템 메모리, 상기 데이타 시스템 버스에 접속되고, 제1 다중비트 입력 신호를 수신하는 제1 입력, 제2 입력 및 상기 제1 입력과 제2 입력에서 수신된 신호들의 비트 와이즈 AND를 형성하는 출력을 갖는 AND 게이트, 제2 다중비트 입력 신호를 수신하는 제1 입력, 제3 다중비트 입력 신호를 수신하는 제2 입력 및 상기 AND 게이트의 상기 제2 입력에 접속된 출력을 갖고, 상기 출력이 상기 제1 및 제2 입력에서 수신된 신호의 제1 선택부울 조합을 형성하는 제1의 2 입력 부울 함수 발생기, 제2 다중비트 입력 신호를 수신하는 제1 입력, 제3 다중비트 입력 신호를 수신하는 제2 입력 및 상기 제1 및 제2 입력에서 수신된 신호들의 제2 선택 부울 조합을 형성하는 출력을 갖는 제2의 2 입력 부울 함수 발생기, 및 상기 AND 게이트의 상기 출력에 접속된 제1 입력, 상기 제2의 2 입력 부울 함수 발생기의 상기 출력에 접속된 제2 입력 및 상기 제 1 및 제2 입력에서 수신된 신호들의 가산을 형성하는 출력을 갖는 가산기를 포함하는 3 입력 산술 논리 유닛을 갖는 데이타 프로세서 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  7. 제6항에 있어서, 상기 데이타 프로세서 회로에서, 상기 제1 부울 조합 Fl(B, C) 및 상기 제2 부울 조함 F2(B, C)가 제2 다중비트 입력 신호 B와 제3 다중비트 입력 신호 C의 가능한 모든 부울 조합 집합으로부터 독립적으로 선택되는 것을 특징으로 하는 데이타 프로세싱 시스템.
  8. 제6항에 있어서, 상기 데이타 프로세서 회로의 상기 산술 논리 유닛이 상기 조합 유닛에 접속되고 상기 조합 유닛의 최하위 비트에 캐리 입력을 제공하는 최하위 비티 캐리-인 발생기를 더 포함하고, 상기 캐리 입력이 상기 제2 부울 조합 F2(B, C)의 선정된 제1 부분 집합에 대한 제1 상태 및 상기 제2 부울 조합 F2(B, C)의 선정된 제2 부분집합에 대해서 상기 제1 상태에 반대되는 제2 상태를 갖는 것을 특징으로 하는 데이타 프로세싱 시스템.
  9. 제8항에 있어서, 상기 데이타 프로세서 회로에서 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제2 부분집합이 상기 제2 다중비트 입력 신호 B의 비트 와이트 반전 ; 상기 제3 다중비트 입력 신호 C의 비트 와이즈 반전 ; 및 상기 제2 다중비트 입력 신호 B와 상기 제3 다중비트 입력 신호 C의 모든 부울 조합이 비트 와이즈 반전을 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  10. 제9항에 있어서, 상기 최하위 비트 캐리-인 발생기가 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제1 부분집합에 대해 "0"의 캐리 입력을, 그리고 상기 제2 부울 조합 F2(B, C)의 상기 선정된 제 2 부분집합에 대해 "1"의 캐리 입력을 형성하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  11. 제6항에 있어서, 상기 데이타 프로세서 회로에서, 상기 데이타 프로세서 회로에 접속된 다수의 데이닥 메모리, 상기 데이타 프로세서 회로에 명령을 공급하는 명령 메모리 및 상기 데이타 시스템 버스, 상기 각각의 데이타 메모리 및 상기 명령 메모리에 접속되고, 상기 시스템 메모리와 상기 다수의 데이타 메모리들간 및 상기 시스템 메모리와 상기 명령 메모리간 데이타 전송을 제어하는 전송 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  12. 제11항에 있어서, 상기 데이타 프로세서 회로에서, 상기 데이타 프로세서 회로와 동일한 최소한 1개의 추가 데이타 프로세서 회로, 각각의 추가 데이타 프로세서 회로에 접속된 다수의 추가 데이타 메모리들, 각각의 추가 데이타 프로세서 회로에 명령들을 공급하는 추가 명령 메모리를 더 포함하고, 상기 제어기가 상기 각각의 추가 데이타 프로세서 회로 및 상기 각각의 추가 명령 메모리에 더 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 메모리들간 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 회로.
  13. 제12항에 있어서, 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 각 추가 데이타 프로세서 회로들, 상기 각 추가 데이타 메모리들, 각 추가 명령 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 시스템.
  14. 제11항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서, 상기 마스터 데이타 프로세서에 접속된 다수의 마스타 데이타 메모리, 및 상기 마스터 데이타 프로세서에 명령들을 공급하는 최소한 1개의 마스터 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각 마스터 데이타 메모리 및 상기 각 마스터 명령 메모리에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  15. 제14항에 있어서, 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 마스터 데이타 프로세서, 상기 각 마스터 데이타 메모리, 각 마스터 명령 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 시스템.
  16. 제6항에 있어서, 상기 시스템 메모리가 다수의 화소 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 상기 영상 메모리에 저장된 다수의 화소로 이루어진 영상이 가시적으로 인식할 수 있는 출력을 생성하는 디스플레이 유닛을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  17. 제16항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 사이에 접속을 형성하고, 상기 영상 메모리로부터 나온 화소를 상기 영상 디스플레이 유닛을 구동시키는 비디오 신호로 변환시키는 팰릿을 더 포함하고, 상기 데이타 프로세서 회로가 상기 팰릿에 접속되어 상기 비디오 신호로의 화소의 펄릿 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템
  18. 제6항에 있어서, 상기 시스템 메모리가 다수의 화소 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되어 상기 영상 메모리에 저장된 다수의 화소로 이루어진 영상의 인쇄된 출력을 발생시키는 인쇄기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  19. 제18항에 있어서, 상기 인쇄기가 칼라 인쇄기로 이루어진 것을 특징으로 하는 데이타 프로세싱 시스템.
  20. 제18항에 있어서, 상기 영상 메모리와 상기 인쇄기 사이의 접속을 형성하고, 상기 영상 메모리로 부터 나온 화소들을 상기 인쇄기를 구동하는 인쇄 신호로 변환시키는 인쇄 제어기를 더 포함하고, 데이타 프로세서 회로가 상기 인쇄 제어기에 접속되고 인쇄 신호로의 화소의 상기 인쇄 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  21. 제6항에 있어서, 상기 시스템 메모리가 다수의 화소로 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 영상 신호 입력을 발생시키는 영상 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  22. 제21항에 있어서, 상기 영상 장치와 상기 영상 메모리 사이의 접속을 형성하고, 상기 영상 신호를 상기 영상 메모리에 저장을 위해 공급되는 화소로 변환시키는 영상 포착 제어기를 더 포함하고, 상기 데이타 프로세서 회로가 상기 영상 포착 제어기에 접속되고 화소로의 상기 영상 신호의 상기 영상 포착 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  23. 제6항에 있어서, 상기 데이타 시스템 버스 및 통신 라닝에 접속된 모뎀을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  24. 제6항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 프로세싱 시스템을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  25. 제25항에 있어서, 상기 호스트 프로세싱 시스템에 접속되고 데이타 및 어드레스를 전달하는 호스트 시스템 버스, 및 상기 호스트 시스템 버스에 접속된 최소한 1개의 호스트 주변 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940032083A 1993-11-30 1994-11-30 제2입력과제3입력의제1부울조합과제2입력과제3입력의제2부울조합의논리곱인제1입력의합을형성하는3입력산술논리유닛 KR100315407B1 (ko)

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