JPH09312763A

JPH09312763A - 画像処理装置

Info

Publication number: JPH09312763A
Application number: JP8127297A
Authority: JP
Inventors: Yoshinori Ito; 嘉則伊藤; Yasuhiro Yamada; 康博山田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】ソフトウェア並みのフレキシビリティとハー
ドウェア並みの高速処理を備えつつ、多値画像データを
それより少ない階調数の画像データへ量子化することを
可能にする。【解決手段】入力した多値画像データは並列処理型プ
ロセッサ内のレジスタＤＩＲにセットされ、それがレジ
スタファイル領域に移される。そして、レジスタファイ
ルに各納された各多値データは同時に出力用のレジスタ
ＤＯＲに変換され格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一画素のデータが多
値である多値画像を並列演算型プロセッサにより擬似的
に一画素のデータの階調数を落とした擬似中間調画像に
変換するための画像処理装置に関するものである。

【０００２】

【従来の技術】従来より、誤差拡散法（ＥＤ法）、平均
濃度保存法（ＭＤ法）、確率濃度保存法（ＰＤ法）な
ど、多値画像を擬似中間調化するアルゴリズムが様々提
案されている。

【０００３】擬似中間調処理の具体的な手法としては、
マイコン等のＣＰＵを用いてソフトウェア的に行う方
法、処理のアルゴリズムをゲートアレイ化しそれを用い
てハードウェア的に行う方法などがある。

【０００４】

【発明が解決しようとする課題】しかしながら、先述し
たような手法による擬似中間調処理では以下の様な問題
があった。

【０００５】まずＣＰＵで処理するソフトウェア的な方
法であるが、処理する速度が遅くなるため機器に組み込
んでリアルタイムに処理することは不可能である。

【０００６】一方ゲートアレイ等を用いたハードウェア
的な手法では、中間調アルゴリズムの高度化に伴い演算
回路等が膨大になり回路規模的、コスト的にも不利であ
る。またアルゴリズムに不具合があったり、新しいアル
ゴリズムが考え出されたとき、修正するにも多大な時間
とコストが消耗される。

【０００７】

【課題を解決するための手段】本発明はかかる問題点に
鑑みなされたものであり、ソフトウェア並みのフレキシ
ビリティとハードウェア並みの高速処理を備えつつ、多
値画像データをそれより少ない階調数の画像データへ量
子化することを可能ならしめる画像処理装置を提供しよ
うとするものである。

【０００８】この課題を解決するため、本発明の画像処
理装置は以下に示す構成を備える。すなわち、入力した
１ライン単位に多値画像データを所定長に画素列に分割
し、分割された画素列の各データに対して並列処理によ
り同時に演算処理して、入力した多値画像データの階調
数より少ない階調数の画像データを生成する画像処理装
置であって、注目画素を含む画素列の周辺の画素列を保
持し、注目画素列と併せて処理する。

【０００９】

【発明の実施の形態】以下、添付図面を参照して本発明
に係る実施形態の一例を詳細に説明する。

【００１０】図１は、本発明にかかる画像処理装置の一
実施形態であるディジタル複写機の構成概要を表してい
る。

【００１１】このディジタル複写機は大別して３つの要
素から構成されている。

【００１２】すなわち、第１の大別要素としての、原稿
画像を読み取り、１画素２５６階調（８ビット）のディ
ジタル多値画像データを出力するスキャナ部１１と、第
２の大別要素としての、スキャナ部１１より入力される
ディジタル多値画像データに、各種画像処理を施し、最
終的に１画素２階調の擬似２値中間調画像データへと変
換し出力する画像処理部１２と、そして、第３の大別要
素としての、画像処理部より出力される擬似２値中間調
画像データに基づいて、記録紙にドットの有る無し２値
の記録を行うためのプリンタ部１３である。

【００１３】画像処理部１２は、最終的な多値画像の２
値化処理を行う擬似２値化処理部１２２と、その他の画
像処理を行う画像処理回路１２１に分けられる。

【００１４】画像処理回路１２１ではシェーディング補
正、色補正、ガンマ補正等の読み取り系で必要な補正処
理を行う入力系画像処理と、マスキング、黒抽出、黒文
字処理等の画像処理が、ＣＰＵやゲートアレイによって
行われ、処理結果は多値の画像データとなる。

【００１５】プリンタ部１３が、本実施形態のように、
インクジェット方式や電子写真方式等の２値記録のもの
である場合、前述の画像処理回路１２１で得られた多値
画像データは、２値の擬似中間調データに変換する必要
がある。この２値化のアルゴリズムには従来よりＥＤ
法、ＭＤ法、ＰＤ法といったものが考えられているが、
これらは逐次処理的なアルゴリズムであり、通常のＣＰ
Ｕ等を用いたソフトウェアによる処理では時間がかかり
過ぎる。

【００１６】一方、複写機においてリアルタイムに２値
化処理しなければならないため、従来この擬似２値化処
理部１２２も前段の画像処理回路１２１と同様、ゲート
アレイ化してハードウェアで高速処理を実現していた。

【００１７】本発明においては、擬似２値化処理部１２
２に、並列演算型プロセッサを搭載し、２値化処理をソ
フトウェアにより、リアルタイムに処理することを可能
としている。本実施形態では並列演算型プロセッサとし
て米国テキサス・インスツルメンツ社の並列演算プロセ
ッサＳＶＰ１２３を用いた。

【００１８】ＳＶＰ１２３は図２に示すように、データ
の演算処理を行うＳＶＰcoreと、プログラムの格納及び
制御を行うＩＧより構成されている。ＳＶＰcoreでデー
タの処理を行う部分は処理要素（以後ＰＥ(Processing
Element)）と呼ばれる単位で構成されている。

【００１９】ＰＥは図３に示すように、１ビットＡＬＵ
（Arithmetic Logic Unit）と１２８ビットのレジスタ
ファイルを２つセットにして１単位となっている。ＳＶ
ＰcoreはこのＰＥが並列にいくつも並んでいるという構
造をしている。２つのレジスタは、各処理に必要なビッ
ト数をユーザが自由に割り当てて使う事ができるように
なっている。すべてのＰＥは、ＩＧより与えられた同一
の命令を同時に実行することしかできない。したがって
ＳＶＰでは、入力画像の１ライン分のすべての画素につ
いて一括に処理を行い一括に出力、これを各ラインごと
に順次行っていくという処理形式をとる。

【００２０】ＥＤ法やＰＤ法といった従来の２値擬似中
間調化アルゴリズムは、画像の一番左上の画素より始ま
って次に一つ右隣の１画素その次に更に一つ右の画素と
いうように処理してゆき、１ライン分処理が終わった後
に次のラインの一番左の画素よりまた順に右へ一画素ず
つ処理し、画像右下の最終画素まで一画素ずつ順に処理
を行っていくという逐次型の処理であった。

【００２１】これらの逐次処理型の２値化アルゴリズム
をそのままでＳＶＰに適用しても、全ＥＰの同時演算と
いう並列処理の高速性を全く生かすことができない。そ
こで並列演算処理が可能な新たな２値擬似中間調アルゴ
リズムが必要となる。

【００２２】本実施形態においては、従来より良好な２
値画像が得られているＰＤ法をもとに、並列演算の可能
な全く新しい２値化アルゴリズムを提供する。以下、こ
のアルゴリズムを並列演算型２値化法（以後ＰＣＤ法）
と呼ぶことにする。

【００２３】以下に図面を用いて、ＰＣＤ法の詳細な説
明を行う。

【００２４】図４は、ＰＣＤ法を実現する図１の擬似２
値化処理部１２２の詳細な構造である。

【００２５】ＳＶＰ４１は、プログラムメモリ内のプロ
グラムに従って、擬似２値化処理を行う。本実施形態で
は、入力ｄａｔｅ＿ｉｎは８ビットであり、ＳＶＰは３
つの動作モードを持つ。コントローラ４２は、ＳＶＰの
ｍｏｄｅ端子に信号を供給し、動作モードを通常処理モ
ード、フラグ設定モード、乱数設定モードに切り替える
とともに、セレクタ４３をコントロールする。セレクタ
４３は、通常モード時の場合には、ＳＶＰ４１へ画像の
１ライン分の８ビット画像データ列を供給する。また、
フラグ設定モード時では、ＳＶＰ４１の入力８ビットの
内、最下位ビットのみを有効にし、１ビットフラグ発生
器４４より発生した、画像の１ライン分の画素数と同数
の１ビットフラグの列を入力し、ＳＶＰ４１に供給す
る。そして、乱数設定モード時では、１ビット乱数発生
器４５により発生される、画像の１ライン分の画素数と
同数の１ビット乱数の列を入力し、ＳＶＰ４１に供給す
る。

【００２６】図４の構造をもつ２値化処理部１２２を用
いた、擬似２値化処理のフローを図５に示し、詳細に説
明する。

【００２７】ステップ５３以降は通常処理モードにおけ
る処理であるが、その前にあらかじめ、ＳＶＰによる２
値化処理で必要となるフラグ設定処理（ステップ５１）
と乱数設定処理（ステップ５２）を行っておく。

【００２８】処理する画像データを入力する前に、コン
トローラはまずＳＶＰ４１をフラグ設定モードとし、同
時にセレクタ４３をフラグ発生器４４を入力として選ぶ
ように切り替える。フラグ設定モードにおける処理を示
したのが図６である。１ラインの画素数が偶数である場
合、フラグ発生器６１は初めに０値を発生し、次に順に
１、０、１、０…と画素数と同数の信号を発生する。奇
数の場合は１から順に０、１、０、１…と順に画素数分
発生する。発生された信号はＳＶＰ４１の入力端子に与
えられ、最終的にＳＶＰ４１内部の入力レジスタＤＩＲ
６３にセットされる。このとき１ラインの画素数に拘わ
らず左端のＤＩＲから順に１０１０１０１０…と繰り返
す値がセットされることになる。

【００２９】ＳＶＰ４１はこのように一旦すべての入力
信号がＤＩＲにセットされた状態から、プログラムによ
る処理を開始する。すべてのプログラム動作においてこ
れは共通である。

【００３０】フラグ処理モードにおけるＳＶＰプログラ
ムの動作は次のようになる。

【００３１】まず、ＰＥのレジスタにおける１ビットフ
ラグ領域ｆｅ６４に、入力レジスタＤＩＲの１ビットフ
ラグの値をそのままセットする。ＰＥを左端より順に
０、１、２、３、４、…と番号をふると、ｆｅは偶番号
のＰＥのみ１がセットされ、奇番号のＰＥには０がセッ
トされているフラグが出来上がることになる。次にｆｅ
の値にｎｏｔ演算したものを、領域ｆｏ６５にセットす
る。つまりｆｏは奇番号のＰＥのみ１となったフラグと
なる。

【００３２】ステップ５１のフラグ設定処理が完了した
後、コントローラ４２により、今度は乱数設定モードに
切り替える。ステップ５２の乱数設定処理もフラグ設定
と全く同様に、セレクタ４３によりＳＶＰ４１への出力
を１ビット乱数発生器４５からの信号とし、発生した１
ビット乱数を一旦ＤＩＲに格納した後、ＳＶＰ４１の乱
数設定モードによる動作で、レジスタファイルの１ビッ
ト乱数格納領域ｒｎにＤＩＲの値をセットする。

【００３３】以上により、画像を処理するまでの前処理
の部分が終了である。

【００３４】次に通常処理モードにおけるＳＶＰ４１の
処理について説明する。

【００３５】上記したように、ＳＶＰ４１では画像の１
ライン分の画像データを一旦レジスタＤＩＲに格納し、
その状態から各画素列に処理を行う。１ライン分の処理
は全画素について同時に終了し、出力は一旦レジスタＤ
ＯＲ（図４参照）に格納された後、１画素ずつ順に出力
されてゆき、１ライン分の処理が終了となる。これを処
理する画像のライン数回繰り返す。この様子を示したの
が図７である。

【００３６】図８はＰＥのレジスタファイルＲＦ０もし
くはＲＦ１内における２値化計算のために用いられる各
作業領域を示している。必要となるＰＥの数は、１ライ
ンの画素数以上であり、処理しようとする画像に対して
ＰＥの数が少ない場合は、複数のＳＶＰを横に並べて接
続し、並列動作させればよい。

【００３７】図８に示す各ＰＥレジスタファイルにおけ
る領域ｄｔは、入力画像の１ライン分のデータを格納す
るための８ビットの領域である。領域ｒｎは、先に説明
した図５の乱数設定処理（ステップ５２）によってあら
かじめ設定しておいた１ビット乱数を格納してある１ビ
ットの領域である。ｅ０は現在の処理ラインの２値化誤
差を格納する領域であり、ｅ１は１つ前の処理ラインの
２値化誤差が保存されている領域であって、各々４ビッ
トである。ｂ０は現在の処理ラインの２値化結果を格納
する１ビットの領域であり、１ラインの処理の最後には
ｂ０の値をＤＯＲにセットし、これがＳＶＰ外部への出
力となる。ｂ１は１つ前のラインの処理結果の２値化デ
ータを保存してある領域である、ｂ２は２つ前の処理結
果の２値化データの保存領域で、各々１ビットである。
また、ｆｅ、ｆｏは、先に説明した図５のフラグ設定処
理（ステップ５１）において、あらかじめセットされた
１ビットのフラグを格納する領域である。ｔｐ、ｍｄは
途中の計算結果を一時的に保存しておくための作業領域
で、それぞれ５ビットである。

【００３８】次に、図５のステップ５３以下の通常モー
ドにおける処理を詳しく解説する。

【００３９】まず画像データを１ラインを入力する（ス
テップ５３）。これはセレクタ４３により画像データバ
スが選択されている状態で、フラグ設定のときと同様、
一旦ＤＩＲに１ライン分のすべての８ビット画素データ
を格納し、その後ＳＶＰのプログラム動作で、ＤＩＲの
内容がすべてのＰＥについて、同時に領域ｄｔに格納さ
れるという動作である。そしてこの８ビットデータｄｔ
についての処理を以下に行っていく。以下の処理は注目
画素について説明してゆくが、特にことわりのない限り
すべての画素について、同時に同じ処理が行われるもの
である。

【００４０】次にｄｔの８ビットデータを５ビットに量
子化する（ステップ５４）。図９に５ビット量子化処理
の詳細を示す。

【００４１】まずｒｎに格納されている１ビットの乱数
９１より、４ビットの乱数９２を生成する。本実施形態
では図９に示す通り、注目画素のＰＥに対して左右２Ｐ
Ｅのｒｎを参照し、左より順に上位ビットとして並べた
ものものを４ビット乱数として用いている。しかし、４
ビットの乱数さえ生成できれば、この方法によらなくて
もよい。例えば図４の乱数発生器を４ビット乱数発生器
にし、乱数設定処理（ステップ５２）の処理で始めから
４ビット乱数を設定しておいてもよい。今回はハードウ
ェアが簡易な１ビット乱数発生器を用いたのでこのよう
な処理となった。

【００４２】こうして生成した４ビット乱数９２を、ｄ
ｔの下位４ビット９５と比較する（図示の９３）。下位
４ビット９５の方が乱数９２よりも大きいときは１を、
小さいときは０を、それぞれのＰＥにおいて、ｄｔの上
位４ビット９４に加算する。当然、下位４ビット９５が
大きな値であるほど１が加算されやすくなる。

【００４３】このようにするとｄｔは０〜１００００Ｂ
（Ｂはバイナリーを示す）の５ビットの値９６が生成さ
れる。以上で５ビット量子化処理（ステップ５４）は終
了である。この５ビット量子化処理は、従来の確率濃度
保存法（ＰＤ法）でも行われている処理であるが、従来
のＰＤ法では１画素ずつ順次これを行っていたのに対
し、本実施形態では並列演算により１ライン分のすべて
の画素を同時に計算することが可能である。

【００４４】次の処理はライン番号によって異なるもの
となる。尚、以下の説明において、画像の１ライン目を
０、２ライン目を１、３ライン目を２、…と順に番号を
振っていったとき、偶数番号のラインを偶ライン、奇数
番目のラインを奇ラインと呼ぶことにする。また、１ラ
インについてそのすべての画素に左から順に０、１、
２、…と番号を振ったときに、偶数番号の画素を偶画素
と呼び、奇数番号の画素を奇画素と呼ぶことにする。

【００４５】図５のライン番号判定処理（ステップ５
５）は、図４に示したコントローラによりモードを切り
替えて行われる。すなわち、通常動作モードでは偶ライ
ンモードと奇ラインモードがあり、フラグ設定モードや
乱数設定モードと同様、ＳＶＰが処理をはじめる前にあ
らかじめモードを設定しておくわけである。ＳＶＰプロ
グラムはこのコントローラにより設定されたｍｏｄｅか
らの値をもって、現在処理中のラインが偶か奇かを判定
し、その後の２つの処理のいずれかを選択する。

【００４６】偶数ラインモードの場合、図５に示すよう
に、偶画素２値化（ステップ５６）を行った後、その結
果を利用して、まだ２値化されていない、奇画素の２値
化（ステップ５８）を行う。

【００４７】奇数ラインモードの場合、図５に示すよう
に、奇画素２値化（ステップ５７）を行った後、その結
果を利用して、まだ２値化されていない、偶画素の２値
化（ステップ５９）を行う。

【００４８】このようにすると、画像は図１０に番号で
示した画素ごとに順番に２値化されていくことになる。
同じ番号の画素は同時に処理されることを意味する。こ
のように１画素おきに処理していくのは、１ラインのす
べての画素を同時に処理してしまうと、左右方向の処理
結果を注目画素に対して全く反映することができなくな
るため、２値化結果が１となる画素が続いたり、０とな
る画素が続いたりしてしまい、良好な２値画像が得られ
ないためである。

【００４９】このような処理は、フラグを利用すること
により実現している。すなわち、偶画素の処理について
はフラグｆｅが１の場合、各計算を行う各領域に値をセ
ットするという命令を用いる。奇画素処理についてはフ
ラグｆｏを用いて同様に行う。当然のことながら１ライ
ン分の処理について、全画素を同時に処理した場合と比
べ、倍の時間が必要となる。

【００５０】ここで例えば、２画素おきに１が立ってい
るフラグを１画素ずつずらした３種類用意すれば、２画
素おきの画素の同時処理を３回行うことによって、１ラ
イン分の処理が行えるようにすることもでき、更に良好
な２値化結果が得られる。プログラムメモリと１ライン
あたりの処理時間に余裕がある場合には、このようにし
てもよい。

【００５１】では、処理ラインが偶ラインである場合を
例に、図１１〜２２を用いて、ＰＣＤ法による２値化処
理を説明する。

【００５２】処理ラインが偶数ラインであるときは、ｍ
ｏｄｅは偶ラインモードとなっているので、図５におい
て初めに偶数画素の２値化が行われる。これはフラグｆ
ｅを利用し、フラグが１であるＰＥのみ計算し、代入を
行うという命令により実現する。図１１、１３、１５か
ら図１７までの処理はすべて、このフラグｆｅを利用し
た偶数画素のみの処理である、その間の奇数画素に位置
するＰＥのレジスタ領域には計算、代入は行われない。
このとき計算、代入が行われる偶画素のＰＥのレジスタ
領域は、図で濃色で示してあるものである。

【００５３】まず図１１に示すように、ある注目画素の
値ｄｔに、前ラインの２値化誤差ｅ１と左隣画素の前ラ
イン２値化誤差ｅ１を１／２して加算する。これは図１
２に示すように、１画素の２値化誤差を次の処理ライン
の２画素へ配分することであり、誤差拡散法（ＥＤ法）
に相当する処理を並列可能な様にアレンジしたものであ
る。ここで２値化誤差とは、画素値ｄｔに上記処理によ
る周辺画素の誤差配分を加えた値と２値化のためのしき
い値との差で得られる値である。

【００５４】次に周辺画素の２値化結果より、注目画素
の２値化のための閾値を計算する。計算のための係数は
図１４に示す様に、処理する画素に対して前々処理ライ
ンまでの間の５×３画素の範囲に前々ラインの左画素か
ら順に、Ａ，Ｂ，Ｃ，Ｄ，Ｅ次のラインの左画素から順
に、Ｆ，Ｇ，Ｈ，Ｉ，Ｊ、注目画素の２つ左はＫ、１つ
左はＩ、１つ右はＭ、２つ右はＮとしている。係数の一
例としては図１４に記入してある数値の通りである。但
し、この値は適宜変更しても構わない。

【００５５】まず図１３に示すように、既に２値化され
た前ラインおよび前々ラインの結果ｂ１，ｂ２に対して
係数を掛け、その和をとり、作業領域ｍｄに格納する。

【００５６】次に両隣の４画素について同様に係数を掛
け、和を取るわけであるが、これらの４画素は注目画素
と同じラインであり、同時に計算されるものであるか
ら、まだ２値化結果ｂ０は出ていない。そこで図１５に
示すように、代わりにｄｔの値を利用するが、これは０
〜１６の５ビットの値であるので、加算結果を１６で割
り、２値データｂ０で計算したときと同等のレンジにし
てやる。そしてこれをｍｄに加算するわけである。以上
で２値化計算のためのしきい値が得られる。このしきい
値の計算方法は、平均濃度保存法（ＭＤ法）で用いられ
ているものを、並列処理可能なように改良したものであ
る。

【００５７】そして、ｔｐとｍｄを比較する。図１６に
示すように、ｔｐがｍｄより大であるか、もしくはｄｔ
の最大値１６を越えていれば、２値化結果ｂ０は１とな
り、そうでなければ０とする。

【００５８】更に、図１７に示すように、ｔｐからｍｄ
を引いて、２値化誤差ｅ０を計算する。ここで誤差とし
て保存するｅ０は、周辺画素への影響があまり大きくな
りすぎないように、−６から６の範囲でクリップしてお
く。

【００５９】以上で偶画素の処理は完了である。

【００６０】次に残りの奇画素２値化処理５８について
図１８〜２２を用いて説明する。

【００６１】まず図１８に示す様に、偶画素のときと全
く同様に、画素値ｄｔに前ラインの２値化誤差ｅ１を配
分する。

【００６２】次に閾値計算であるが、まず図１９に示す
様に、同じく偶画素の場合と同様に、前２ラインの２値
化結果ｂ１，ｂ２を用いて、それぞれの画素に図１４の
係数を掛けた和をｍｄに代入する。

【００６３】そして左右２画素に係数を掛け、その和を
取るわけであるが、注目画素に対して左右１画素ずつの
２画素については偶画素であるので、既に２値化結果ｂ
０が計算されている。そこで、図２０に示すように、左
右１画素隣の画素からは、ｂ０に係数を掛けるのみと
し、その隣の奇画素である２画素についてはまだｂ０が
計算されていないため、ｄｔに係数を掛け偶画素のとき
と同様１６で割る。これらをｍｄに加えることによりし
きい値が求められる。このように可能な部分は２値化結
果を用いることにより、左右画素との相関で２値化結果
が求められ、左右の点がつながったり、つづけて０の画
素が生じにくくなり、良好な２値画像が得られる。

【００６４】こうして得たしきい値ｍｄを用いて、図２
２に示すように、偶画素のときと同様、ｔｐと比較し、
２値結果ｂ０を得る。以上で、１ライン分の全画素の２
値化結果ｂ０が求まったことになり、ｂ０はそのまま出
力となる。

【００６５】そして、図２２に示す様に、偶画素のとき
と同様、２値化誤差を保存しておく。以上で図５におけ
る奇画素２値化５８まで終了したことになる。

【００６６】次に図５のライン出力処理（ステップ５１
０）を行う。これは２値化結果ｂ０を出力レジスタＤＯ
Ｒに代入するのみである。１ラインの処理が終了し、次
のラインが入力されるまでにＤＯＲの値は右より順にＳ
ＶＰ外部へと出力されていく。

【００６７】最後に図５のライン遅延処理（ステップ５
１１）により、処理したラインの２値化誤差と２値化結
果を保存する。これは図２３に示す処理で、ｅ０はｅ１
に、ｂ１はｂ２に、ｂ０はｂ１に代入する処理である。
ＳＶＰにはこのような処理を高速に行う機構が内蔵され
ているので、これを利用すれば、プログラム上の数命令
でこのライン遅延は処理可能である。

【００６８】以上で、図５における１ライン分の処理
（５３−５４−５６−５８−５１０−５１１）が終了で
ある。次のラインは奇数ラインとなるので、５３−５４
−５７−５９−５１０−５１１の順に処理が行われるこ
とになる。これを繰り返して、入力画像の最終ラインま
で処理された結果、良好な２値画像が得られる。

【００６９】このようにして得られた２値画像は、図１
におけるプリンタ部１３に送られ、印刷媒体に印刷され
て出力される。

【００７０】尚、プリンタ部としては、様々なものが考
えられる。例えばレーザビームプリンタの場合には、基
本的に１ライン単位に記録動作を行うので、ＳＶＰによ
る１ライン分の２値化に要する時間が、レーザビームプ
リンタにおけるレーザ光の１走査露光速度と同じもしく
は早い場合には、１ライン分のバッファを介して出力す
れば良い。また、インクジェットプリンタ等の場合に
は、記録ヘッドには多数のノズルが備えられているか
ら、その数分のラインの２値画像を格納するバッファを
備えれば良いであろう。

【００７１】しかしながら、一般にレーザビームプリン
タは高解像度化されつつあり、且つ、記録速度そのもの
は光速であるので、望ましくはレーザビームプリンタで
代表される電子写真方式のプリンタに実施形態の回路を
搭載した方が、その作用効果を最大限に発揮できる。

【００７２】＜第２の実施形態＞図４に示した実施形態
（第１の実施形態）における２値化処理部は、図２４に
示す構成を採ることもできる。

【００７３】ＳＶＰにはＲＯＭ版とＲＡＭ版が存在する
が、ＲＯＭ版においては、あらかじめＲＯＭであるＳＶ
Ｐ内部のプログラムメモリにプログラムを書き込んでお
き、ＳＶＰはプログラムメモリ上の決まったプログラム
による動作のみを行う。

【００７４】これに対し、図２４に示す構成で用いられ
るＲＡＭ版のＳＶＰでは、電源投入後に外部より、内部
のＲＡＭであるプログラムメモリに、プログラムをダウ
ンロードし、このプログラムに従って動作を行う。

【００７５】本第２の実施形態では、図２４に示すよう
に、外部プログラムＲＯＭ２４３を持たせ、電源投入時
に外部ＲＯＭよりＳＶＰ内部ＲＡＭプログラムメモリ２
４１へとダウンロードする構成をとっている。

【００７６】さて、ローダ２４２は、電源オンを検知す
ると、ＳＶＰを初期化し、プログラムＲＯＭ２４３よ
り、ＳＶＰのプログラムをＲＡＭプログラム２４１へと
ダウンロードさせる。このローダ２４２の機能は、外部
のＣＰＵを用いて実現することで可能である。

【００７７】このようにすると、製品完成後にＲＯＭ交
換によってプログラムを差し替えることが可能となり、
アルゴリズムの変更、改良に、速やかに対処できるよう
になる。また、ユーザごとのプログラムのカスタマイズ
も容易となる。

【００７８】また、ＲＯＭを内蔵したメモリカードを各
種用意し、用途に応じて使い分けることも可能であろ
う。

【００７９】＜第３の実施形態＞第１、第２の実施形態
における２値化プログラムを４値化プログラムとし、処
理結果を４値画像出力することもできる。

【００８０】その際プリンタ部には４値印刷の可能なも
のを用いる。４値印刷可能なプリンタとしては、例え
ば、インクジェット方式のプリンタで濃淡２種類のイン
クを持ち、１画素について、無、淡、濃、濃＆淡の４階
調の印字を可能としたプリンタがある。

【００８１】４値化の簡単なアルゴリズムの一例を図２
５および図２６を用いて説明する。用いるレジスタファ
イル領域は、入力画素データを格納する８ビットの領域
ｄｔ、４値化処理結果を格納する２ビット領域ｂｂであ
る。その他、リファレンスデータとして、プログラムに
６３、１２７、１９１を持たせる。このリファレンスを
それぞれＲ１，Ｒ２，Ｒ３とする。

【００８２】アルゴリズムは単純に０から２５５までの
８ビットの画素値を、リファレンスと比較して４段階に
分けるというものである。

【００８３】画像の１ラインをＳＶＰに入力するまでの
処理は、第１の実施形態で説明した図５の１ライン入力
（ステップ５４）までの処理と全く同じである。入力の
結果、ＳＶＰのレジスタファイルの領域ｄｔに、各ＰＥ
ごとに１画素分の８ビットデータが格納されている状態
となる。

【００８４】そして、図２５のように、４値化データ格
納領域ｂｂを０に初期化する。

【００８５】この状態から、図２６に示すように、入力
画素値ｄｔをまずリファレンスＲ１と比較し、ｄｔの方
が大きいＰＥにおいては、ｂｂに１を加算する。すなわ
ち、ｂｂは、ｄｔ＞Ｒ１のＰＥでは１、ｄｔ＜Ｒ１のＰ
Ｅでは０の値が入ることになる。

【００８６】以下、同様にリファレンスＲ２，Ｒ３との
比較を行うと、最終的に得られるｂｂには、ｄｔが０か
ら６３のＰＥでは０、６４から１２７のＰＥでは１、１
２８から１９１のＰＥでは２、１９２から２５５までの
ＰＥでは３、という値が入ることになり、４値化できた
ことになる。このｂｂを出力レジスタＤＯＲに書き込ん
で、１ライン分の処理は終了である。

【００８７】本実施形態では、このようなもっとも簡単
なアルゴリズムを用いて、４値化を行っているが、もち
ろん第１の実施形態のような、誤差拡散法や平均濃度保
存法を並列処理演算の可能な４値化アルゴリズムにアレ
ンジして用いることもできる。このようにすれば、さら
に良好な４値の擬似中間調画像が得られる。

【００８８】＜他の実施形態＞上記実施形態での説明か
ら明らかなように、本実施形態における装置は、多値画
像をそれより少ない階調数に量子化する際に適用でき
る。つまり、本実施形態の装置は、複写機や、ホストに
接続されるプリンタ装置にも適用できる。

【００８９】また、第２の実施形態で説明したごとく、
外部のメモリからプログラムをロードすることで動作さ
せることも可能である。

【００９０】すなわち、本発明の目的は、前述した実施
形態の機能を実現するソフトウェアのプログラムコード
を記録した記憶媒体を、システムあるいは装置に供給
し、そのシステムあるいは装置のコンピュータ（または
ＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコ
ードを読出し実行することによっても、達成されること
は言うまでもない。

【００９１】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【００９２】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。

【００９３】また、例えば、本実施形態で説明した回路
がプリンタに搭載される場合には、そのプログラムをホ
ストコンピュータからダウンロードさせることも可能で
ある。この場合のプログラムはホストコンピュータに供
給することで行われるものであるが、その記憶媒体とし
て上記のようなものが考えられよう。

【００９４】また、場合によっては、ホストコンピュー
タ等の情報処理装置内部に上記実施形態で説明した回路
を設け、プリンタにはその処理結果を出力させるように
することも可能である。

【００９５】従って、この場合には、ホストコンピュー
タ上で実行されることになるので、そのプログラムコー
ドの指示に基づき、コンピュータ上で稼働しているＯＳ
（オペレーティングシステム）などが実際の処理の一部
または全部を行い、その処理によって前述した実施形態
の機能が実現される場合も含まれることは言うまでもな
い。

【００９６】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００９７】

【発明の効果】以上説明したように本発明によれば、ソ
フトウェア並みのフレキシビリティとハードウェア並み
の高速処理を備えつつ、多値画像データをそれより少な
い階調数の画像データへ量子化することが可能になる。

【００９８】

【図面の簡単な説明】

【図１】本発明の実施形態である複写機の処理構造ブロ
ック図である。

【図２】本発明の実施形態で用いたＳＶＰの内部構造図
である。

【図３】本発明の実施形態で用いたＳＶＰの内部構造図
である。

【図４】本発明の実施形態における２値化処理部の処理
構造図である。

【図５】本発明の実施形態におけるＳＶＰを用いた２値
化処理のフロー図である。

【図６】本発明の実施形態におけるフラグ設定処理の詳
細な説明図である。

【図７】本発明の実施形態で用いたＳＶＰへの画像デー
タの入出力動作の説明図である。

【図８】本発明の実施形態におけるＳＶＰのレジスタフ
ァイル内の領域の割り当て図である。

【図９】本発明の実施形態における５ビット量子化処理
の詳細な説明図である。

【図１０】本発明の実施形態における入力画像の処理さ
れる順番を示した図である。

【図１１】実施形態における偶数番目の画素位置への誤
差配分処理の概要を示す図である。

【図１２】実施形態における２値化処理の誤差配分の様
子を示した図である。

【図１３】実施形態における２値化処理における作業領
域へのデータ格納処理概要を示す図である。

【図１４】実施形態における閾値計算にかかる係数の分
布を示す図である。

【図１５】実施形態における閾値決定の処理概要を示す
図である。

【図１６】実施形態における２値化処理の概要を示す図
である。

【図１７】実施形態における２値化誤差の演算処理概要
を示す図である。

【図１８】実施形態における奇数番目の画素位置への誤
差配分処理の概要を示す図である。

【図１９】実施形態における２値化処理における作業領
域へのデータ格納処理概要を示す図である。

【図２０】奇画素の閾値決定の処理概要を示す図であ
る。

【図２１】奇画素の値化処理の概要を示す図である。

【図２２】奇画素における２値化誤差の演算処理概要を
示す図である。

【図２３】本発明の実施形態におけるライン遅延処理の
説明図である。

【図２４】本発明の実施形態におけるＳＶＰ外部のＲＯ
Ｍにプログラムを持たせるための構造図である。

【図２５】本発明の実施形態３において使用するレジス
タ領域の初期化を示した説明図である。

【図２６】本発明の実施形態３における８ビット画素デ
ータを４値に分類する処理の説明図である。

【符号の説明】

１１スキャナ部１２画像処理部１３プリンタ部１２１画像処理回路１２２擬似２値化処理部

Claims

【特許請求の範囲】

【請求項１】入力した１ライン単位に多値画像データ
を所定長に画素列に分割し、分割された画素列の各デー
タに対して並列処理により同時に演算処理して、入力し
た多値画像データの階調数より少ない階調数の画像デー
タを生成する画像処理装置であって、注目画素を含む画素列の周辺の画素列を保持し、注目画
素列と併せて処理することを特徴とする画像処理装置。
【請求項２】並列処理はプログラムにより制御される
並列演算型プロセッサにより行われることを特徴とする
請求項第１項に記載の画像処理装置。
【請求項３】並列処理型プロセッサは１ビットごとに
データを処理する所定の数のＡＬＵを有し、全ＡＬＵが
同時に同一のデータ処理を行うことを特徴とする請求項
第２項に記載の画像処理装置。
【請求項４】並列処理型プロセッサは所定の大きさを
持つデータレジスタを具備し、レジスタを複数の領域に
分割し、所望の画像データの処理結果と保持することを
特徴とする請求項第２項に記載の画像処理装置。
【請求項５】並列演算プロセッサを制御するためのプ
ログラムは外部から供給することを特徴とする請求項第
２項に記載の画像処理装置。
【請求項６】前記並列演算型プロセッサでは、画素列の偶数番目の画素データと奇数番目の画素データ
とを別々に処理する処理手段と、処理するラインの位置に応じて前記処理手段における偶
数番目を先に処理するか奇数番目を先に処理するかを切
り替える切換手段とを備えることを特徴とする請求項第
２項に記載の画像処理装置。
【請求項７】前記並列演算型プロセッサでは、画素列のＮ画素置きの画素データの群を第０組とし、これを１画素ずつ隣へずらしたＮ画素置きの画素データ
の群を第１組とし、同様に隣へずらして第Ｎ組みまでのＮ＋１組に、全ての１ライン内の画素データが含まれるようにする、組み分け手段を有し、０からＮ組までを所定の順に各組みごとに一通り処理す
ることにより、１ライン分の全画素データの処理を行うことを特徴とす
る請求項第２項に記載の画像処理装置。