JPS5991541A - デ−タシフト回路 - Google Patents

デ−タシフト回路

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JPS5991541A
JPS5991541A JP20227182A JP20227182A JPS5991541A JP S5991541 A JPS5991541 A JP S5991541A JP 20227182 A JP20227182 A JP 20227182A JP 20227182 A JP20227182 A JP 20227182A JP S5991541 A JPS5991541 A JP S5991541A
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JP
Japan
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data
circuit
bit
bits
shift
Prior art date
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JP20227182A
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English (en)
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Tomohito Izumida
泉田 智史
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS5991541A publication Critical patent/JPS5991541A/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising

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  • Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は複数ビットのディジタルデータを任意ビット
だけシフトあるいは回転するデータシフト回路に関する
〔発明の技術的背景とその問題点〕
従来、2進のデータをシフトあるいは回転するには、フ
リップフロップをデータのビット数だけ直列に接続した
シフトレジスタが利用されている。そして、データを左
右両方向に移動させるには、各ビット単位にデータセレ
クタを付加したり、2組のシフトレジスタを用いる等の
方法がとられている。このように、シフトレジスタを利
用する場合、1ビツトのデータシフトあるいは回転を行
なうには外部からパルスを1回7i0えるようにし、さ
らに1ビツト以上の操作を行なうには外部から加えるパ
ルスの回数を操作ビ゛ットに対応して増加するようにし
ている。
このため、従来、データの複数ビットのシフトあるいは
回転を行なうためには操作ビット数に比例した実行時間
が必要となり、操作ビット数が大きい場合には実行時間
が極めて長くなる欠点がある。さらに従来では、左右両
方向の操作を行なう場合に回路構成が複雑なものとなり
、この浩果、回路を集、債化する際の回路設計が複雑化
する欠点もある。
二発明の目的〕 この発明は上記のような事情を考慮してなされたもので
、その目的はデータをシフトあるいは回転させる際の実
行時間を短縮することができしかも回路を集積化する際
の回路設計が容易に行なえるデータシフト回路を提供す
ることにある。
〔発明の概要〕
この発明によれば、複数ビットデータの各ビットに対し
てそれぞれ第1.第2のトライス升:・ゲートを設け、
上記合算1のトライステートゲートの入力端には対応す
るビットのデータを入力し、上記第2のトライステート
ケートの入力端にはこれ以外のビットのデータを入力し
、第1゜第2のトライステートケートの出力端は各ビッ
ト毎に共通接続してデータシフト/回転ビット数が2°
 21 、22.・・・21のデータ操作回路をそれぞ
れ構成し、これらデータ操作回路を多段縦列接続して縦
列構造を構成し、これら各段のデータ操作回路内の第1
.第2のトライステートゲートを、制御回路を用いてデ
ータシフトビット数あるいはデータ回転ビット・数に対
応した2進データの各桁に応じて選択的に動作させるよ
うにしたデータシフト回路が提供されている。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
1図はこの発明に係るデータシフト回路の一実施例のブ
ロック構成図であり、8ビツト長のデータを左右方向に
シフトおよび回転するためのものが示されている。図に
おいて、シフトあるいは回転される、前の8ビツトのデ
ータD。−D7  (ただしDoはLSBであり、D7
はλ’SBである)それぞれはラッチ回路エユに格約さ
れる。ラッチ回路二に格納されている上記8′ビツトの
名データD。−D、はデータ逆転回路旦に供給される。
このデータ逆転回路、しノーは各ビットのデータをその
ままの状態で出力するかまたは逆転[7た状態で出力す
るための回路である。なお、ここでいうデータの逆転と
は、各ビットのデータD。−D、の位置を元のデー5D
、〜D0それぞれの位置に置き替えた状態を意味するも
のであり、入力データをそのままの状態で出力するかま
たは逆転させた状態で出力するかは、シフト方向制御信
号LE/IJおよびデータ回転制御信号NO/R,Eが
入力されるゲート回路x3の出力信号1こ基づいて行な
われる。
上記データ逆転回路尼からの出力データは、4ビツト分
のデータシフトあるいはデータ回転を行なうデータ操作
回路LIに供給される。このデータ操作回路14は、各
ビットの入力データを一方向にそれぞれ4ビツトずつシ
フトあるいは回転して出力するか、または入力データを
そのままの状態で出力するための回路である。
そしてこの回路の動作は、データシフトビット数あるい
は回転ビット数に対応した3ビツトの2通信号C8,C
,、C,およびデータ回転/゛シフト制御信号R,0/
SHが入力されるゲート回路15の出力信号に基づいて
制御される。
上記データ操作回路−1iからの出力データは、2ビツ
ト分のデータシフトあるいはデータ回転を行なうデータ
操作回路16に併結される。このデータ操作回路上互は
、各ビットの入力データを上記データ操作回路14−に
おけるデータシフト方向と同一方向にそれぞれ2ビツト
ずつシフトあるいは回転して出力するか、または入力デ
ータをそのままの状態で出力するための回路である。そ
してこの回路の動作は上記ゲート回路15の出力信号に
基づいて制御される。
上記データ操作回路すからの出力データは、二ビット分
のデータシフトあるいはデータ回転を行なうデータ操作
回路〃に供給される。このデータ操作回路りは、各ビッ
トの入力データを上記2つのデータ操作回路14.16
における一一ダシフト方向と同一方向にそれぞれ1ピッ
−ずつシフトあるいは回転して出力するが、または入力
データをそのままの状態で出力するための回路である。
そしてこの回路の動作も上記ゲート回路15の出力信号
tこ基づいて制御され上記データ操作回路1跣からの出
力データはもう1つのデータ逆転回路18に供給される
このデータ逆転回路18は上記データ逆転回路にこ同様
に、上記ゲート回路13の出力信号に鷹づいて、データ
操作回路、仁1からの出力データをそのままの状態で出
力するかまたは逆転した状態で出力するための回路であ
り、この回路からの出刃データはラッチ回路19に供給
されここに格納される。
すなわち、この実施例回路ではそれぞれ22゜21.2
° のデータシフトあるいはデータ回転を行なうための
データ操作回路14,16.17を多段縦列接続して、
データのシフト数あるいは回転数が最小で0ビツト、最
大で7ビツトのアーク2フ5フ回転縦列構造を構成し、
この前段および後段にそれぞれデータ逆転を行なうデー
タ逆転回路12.18を設けるようにしたものである。
第2図は第1図回路を具体化した回路構成図であり、上
記データ逆転回路12.18およびデータ操作回路−1
4,lfr、LLはそれぞれ、入方高インピーダンス状
態の3つの状態を取り得るトライステートゲートを複数
個用いて構成されている。
すなわち、データ逆転回路12では、8ピツこの入力デ
ータD。−D、の各ビットに対してそnぞれ2・′固ず
つ、合計で16個のトライステートゲート101〜11
6が設けられている。
そしてこの各2個を1組とする16個のうち、それぞれ
一方のトライステートゲート101゜103、’105
,1  9 7.#09,111゜113.115の各
入力端子には対応する各ビットのデータD0〜′D7そ
れぞれが入力され、それぞれ他方のトラ、イスチートゲ
−1−102゜2 9 4.106,1   θ  8
,110,112゜ji4,116の各入力端子にはデ
ータD7〜Doそれぞれが入力されるようになっている
ま1こ、上記各ビットに設けられたそれぞれ2個のトラ
イステートゲート101と102,103゜と104,
105と106,107と108゜209と110,1
11と112,113と224 、11.5と116の
出力端子はそれぞれ共通接続されている。
4ビツトのデータシフトあるいは回転を行なうデータ操
作回路±1でも、8ビツトの人力データの各ビットに対
してそれぞれ2個ずつ、合計で16個のトライステート
ゲート201〜216が設けられている。そしてこの各
2個を1組とする16個のうち、それぞれ一方のトライ
ステートゲート201.203.205 。
207.209,211,213,2!、5の各入力端
子には、仮に図中上からビット0.ビット1.ビット2
.−−−ビット、7とすると対応する各ビットのデータ
がそれぞれ入力され、それぞれ他方のドライステートゲ
−1−202,204゜206.208.210.21
2,214゜216の各入力端子には、ビット4.ピン
ト5゜ビット6、ビット7、ビットO,ビット1.ビッ
ト2.およびビット3のデータがそれぞれ入力されるよ
うになっている。また、上記各ビットに設けられたそれ
ぞれ2個のトライステートゲート201と202,20
3と204,205と206,207と208,209
と2IO2211と212,213と214,215と
2:6の出力端子はそれぞれ共通接続されてい/:。
2ビツトのデータシフトあるいは回転を行なうデ−タ操
作回路二でも、8ビツトの人力データの各ビットに対し
てそ、れぞれ2個ずつ、合計で16面のトライステート
ゲート301〜316が設けられている。そしてこの各
2個を1組とする16個のうち、それぞれ一方のトライ
ステートゲート301.303.305 。
3Q7.ネ、99,311,313,315の各人力端
子には、仮に図中上からビットO,ビット1.ビット2
1−−− jビット7とすると対応する各ビットのデー
タがそれぞれ入力され、それぞれ他方のドライステート
ゲ−1−302。
364、306,308,310,312゜314 、
3−76の各入力端子には、ビット6゜ビット7、ビッ
ト0.ビット1.ビット2.ビット3.ビット4および
ビット5のデータがそれぞれ人力されるようになってい
る。また、上記谷ビットに投けられたそれぞれ2個のト
ライステートゲート301と302,3θ3と304゜
305と306,307と308 、309と31O、
,311と312,323と314゜315と316の
出力端子はそれそ゛れ共通接続されている。
1ヒツトのデ・−クシフトあるいは回転を行なうデータ
操作回転17でも、8ビツトの入力データの各ビットに
対してそれぞれ2個ずつ、合計で16個のトライステー
トゲート401〜416が設けられている、そしてこの
各2個を1組とする16個のうち、それぞれ一方のトラ
イステートケート4o1,3o3,4os。
407.409,411,413,415の各入力端子
には、仮に図中上からビットO,ビット1.ビット21
 ”””−jビット7とすると対応する各ヒツトのデー
タがそれぞれ入力され、それぞれ他方のトライステート
ゲート402゜404.406,408,410,41
2゜414.416の各入力端子には、1 ピント7゜
ビット0.ビット1.ビット2.ビット3.ビット4.
ビット5およびビット6のデータがそれぞれ入力される
ようになっている。また、上記谷ビットに設けられたそ
れぞれ2個のトライステートゲート401と402,4
03と404゜405と406,407と408,40
9と410 、411と412,413と414゜41
5と416の出力端子はそれぞれ共通接続ざ几ている。
もう1つのデータ逆転回路二でも、8ビツトの入力デー
タの各ビットに対してそれそ゛れ2個ずつ、合計で16
個のトライステートゲート501〜516が設けられて
いる。そしてこの各2個を1咀とする16個のうち、そ
れぞれ−万のトライステートゲート501,503゜5
05 、507 、509 、51.7 、513 。
515の各入力端子には、仮に図中上からビット0.ビ
ット1.ビット2.−−−ビット7とするこ対応する各
ビットのデータがそれぞれ人力す几、それぞれ他方のト
ライステートケート502.504,5 06 、50
8,510゜512.514,516の谷入力端子には
、ビット7、ビット6、ビット5.ビット4.ビット3
.ビット2.ビット1およびビットOのデータがそれぞ
れ入力されるようになっている。
また、上記各ビットに設けられたそれぞれ2個のトライ
ステートゲート5Q1と502,503と504,50
5と506.507と508゜509と510,511
と512,513と514.515と516の出力端子
はそれぞれ共通接続されている。
2つのデータ逆転回路、仁ノー、18の動作を制御する
ケーi回路L」は、信号LE/RI。
NO/REそれぞれを反転するインバータ21゜22と
、信号LE/RIおよびこの信号を反転する上記インパ
ーク21の出力信号がそれぞれ入力端子に供給され、信
号NO/REおよびこの信号を反転する上記インパーク
22の出力信号がそれぞれ制御端子に供給され出力端子
が互いに共通接続された2つの1−ライスチー トゲー
ト23.24と、この両トライステートゲート23.2
4の出力信号をさらに反転するもう1個のインパーク2
5とを備えている。
このゲート回路圧において、上記インバータ21を通過
する前の信号LE/几Iは上記データ逆転回路皿内のト
ライステートゲート102゜104.106,108,
110,112゜114 、116それぞれの制御端子
に並列的に′供給され、インバータ21を通過した後の
信号は同じデータ逆転回路よLノ内のドライステートゲ
 − ト 101,103,105,107,109゜
111.113,115それぞれの制御端子に並列的に
供給される。また、上記2つのトライステートゲート2
3 、24いずれか一方の出力信号はもう1つのデータ
逆転回路1R内のトライステートゲート502,504
,506゜508 、510 、512 、514 、
516それぞれの制御端子で並列的に供給され、さらに
インバータ25を通過した後の信号は同じデータ逆転回
路1B内のドライステートゲ゛−ト501゜5  ・り
  3  、 50 5,507,509,511゜5
13.515それぞれの制御端子に並列的に供給される
3つのデータ操作回路り、未6.17の動作を$:制御
するゲート回路15−は・信号C2・C,・Co  そ
れぞれを反転するインバータ31,32゜33と、信号
C2,CI、Coそれぞれと信号RO/SHとが入力さ
れるNANDゲート34゜35.36とを備えている。
このゲート回路L1において、上記インバータ31を通
過する前の信号C2は4ビット分のデータシフトあるい
は回転を行なうテーク操作回路LJ内のトライステート
ゲート201゜203.20502θ7,209,21
1゜213、215それぞれの制御端子に並列的にの制
御端子に並列的に供給され、さらにすJHpHゲート3
4の出力IlL号は同じデータ操作回路14内のドライ
ステートゲ−1−202、204゜206.208それ
ぞれの制御端子に並列的に供給される。
さらにゲート回路15において、インパーク32を通過
する1・汀の信号C1は2ビット分のデータシフ!−あ
るいは回転、を行なうデータ操作回h−+ 16内のト
ラ・fステートゲート301.303゜305.307
 、309 、 :? 11 、31.3 。
315そnぞれの2iJ ifl瑞子に並列的(・こ供
給され、306.308.?109312,314゜夕
もにイ乍[回路−Lj内のトライステートゲート3o2
゜、9θ4それぞれの制Q 喘子に並列的lこ供給され
る。
またさらに、ゲート回路圧において、インバータ33/
2−通′Aする前の信号C9は1ヒツト分のデータシフ
トあるいは回転を行なうデータ操作画I18上)円のド
ライステートゲ−) 401゜4 0 3、 4 0 
5  、 4 0 7  、 4 0 9  、 4 
1 1  。
413.415それぞれの制御端子に並列的に供給され
、インパーク33を通過した後の信号は同じデータ操作
回路17内のドライステートゲ − ト 404,40
6,408,410,412゜414.416それぞれ
の制御端子に並列的に供給され、さらにNANDゲート
36の出力信号は同じデータ操作回路17内のトライス
テートゲート402の制御端子に供給される。
上記第2図のような構成でなるデータシフト回路におい
て、データを左方向にシフトあるいは回転させる場合に
は信号LE/■を論理ルヘルに設定し、右方向にシフト
あるいは回転さぜる場合に1ま論理Oレベルに設定する
。また、シフトあるいは回転されたデータをその状態の
まま出力する場合には信号No/REを論理ルベルに設
定し、逆転させて出力する場合には論理0レヘルに設定
する。さらにデータの回転を行なう場合には信号R,0
/SHを論理ルベルに設定し、シフトを行なう場合には
論理0レベルに設定する。またさらに、シフトあるいは
回転するデータのビット数は信号C8−02の論理レベ
ルを任意に設定することによって行なわれる。
たとえば、データを1ビツトシフトあるいは回翫させる
場合には信号C8、のみが論理ルベル、こ、その他の信
号C,,C,はそれぞれ論理0レベルに設定される。
次に動作を説明する。まず、データを左方向;こ3ビツ
ト回転してこれをそのまま出力させるには、信号LE/
π了を論理ルベルに、信号No/REを論理ルベルに、
信号RO/SHを論理ルベルにそれぞれ設定するととも
に、信号co−C2のうち信号C8とC1とを論理ルベ
ルに、信号C2を論理Oレベルにそれぞれ設定する。す
るとゲート回路23内のインパーク21の出力信号は論
理Oレベルとなり、データ逆転回路L2においてこのイ
ンパーク21の出力信号がその制御端子に人力するドラ
イステートゲ−h 1 o 1 、i o 3,105
,107゜109.111.113,115が動作する
したがって、この場合には一第3図に示すように、ラッ
チ回路11内のデータD。−D7はそt03まの状態で
データ逆転回路二を通って出力される。
よびナラニドゲート34の出方信号はともに論理ルベル
であり、信号C2は論理oし/ベルとなっているので、
データ操作回路LAにおいて信号C2がその制御端子に
入力するトライステートゲート201,203,205
,207゜209 、231 、213.275が動作
する。
したがって、この場合には第3図に示すように、データ
逆転回路りそから出力されたデータD。
〜D7はそのままの状態でデータ操作回路L]を通って
出力される。
またデー1−回路LA内でインバータ32およびN A
 N Dゲート35それぞわの出力信号は論理0レベル
となり、データ操作回路」においてこれらの信号がその
制御端子に入力するドライステートゲ−1−302、3
04、306,308゜310.3129314.31
6が動作する。
したがって、この場合には第3図に示すように、データ
操作回路」の入力側のデータが図中下方(これを正方向
とする〕に2ビツトだけ回転した状態で出力側に出力さ
ね、る。
さらにゲート回路15内でインバータ33およびNAN
Dゲート36それぞれの出力信号も論理Oレベルとなり
、データ操作回路17においてこれらの信号がその制御
端子に入力するトライステートゲート402,404,
406゜408.410,412,414,416が動
作する。したがって、この場合には第3図に示すように
、データ操作回路上ての入力側のデータが図中下方(左
方向)に1ビツトだけ回転した状態で出力側に出方され
る。
また、ゲート回路LJ内でインパーク22の出力信号が
論理0レベルであるため、このゲーテートバフフ了23
が動作し、その出方信号は信号LE/RIと同じ論理ル
ベルとなる。するとこれに続くインバータ25の出刃信
号が論理0レヘルとなり、データ逆転回路具においてこ
のインパーク25の出力信号がその制御端子に入力する
 トライステートゲート501゜503.505,50
7,509,511゜513.515が動作する。した
がって、この場合には第3図に示すように、データ逆転
回路1Bの入力側のデータはそのままの状態で出力側に
出力される。したが′つて、この後、ラッチ回路−己で
データD0〜D、としてデータD。
〜D、、De−D、が格納される。ここで、ラッチ回路
19に格納されるデータと予めラッチ回路1ノに格納さ
れたデータとをくらべれば、ラッチ回路−19に格納さ
れるデータはラッチ回路−皿に格納されていたデータを
左方向に3ビツトだけ回転したものとなっている。
第4図は第2図回路によって、データを三方向に5ビッ
トシフトしてこれをそのまま出力させる場合を説明する
ための回路図である。この場合に信号L E/B Iを
論理ルベルに、信号N O/RE ヲ論理ルベルに、信
号RO/SHを論理レベルにそれぞれ設定するとともに
、信号Co〜C7のうち信号C2とC8を論理ルベルt
こ、信号C1を論理Oレベルにそれぞれ設定する。する
と、ゲート回路′し内のインバータ21の出力信号が論
理0レベルとなり、データ逆転回路19では第3図の場
合と同様に、ラッチ回路u内のデータDO〜D、はその
ままの状態で出力側に出力される。
また、ゲ−ト回路13内ではインパーク31の出力信号
が論理0レベルとなるため、データ操作回路14におい
てこのインパーク31の出刃信号がその制御端子に入力
するトライステートゲート210,2129214.2
16が動作する。したがってこの場合、データ操作回路
LAの入力側のデータが図中下方に4ビツトだ208は
動作しないためその出力側はブローティソゲ状態となる
が、抵抗等のインピーダンス素子をその出力側と基準電
位点との間に設けておけば、そのデータを第4図に示す
ように論理0レベルに設定することができる。
よびす9厄ドゲート35の出力信号はともに論理この信
号CIがその制御端子に入力するトライステートゲート
302.304,306.308゜ら出力されたデータ
はそのままの状態でデータ操作回路−L亙を通って出力
される。
さらにゲ−ト回路13内でインバータ33の出力信号が
論理0レベルとなるため、データ操作回路1.7におい
てこのインバータ33の出力信号がその制御端子に入力
するXライスチートゲ−+−404,406,408,
410,412゜谷、データシフ−ニド回路17の人力
1!i11のデータが図中下方に1ビツトだけシフトし
た場合で出力−側に出力される。また、この場合、トラ
イステートゲート401 、4o2は動作しないためそ
○出力側はフローテ・イング状態となるが、抵抗等のイ
ンピーダンス素子をその出力側と基準電位点との間に設
けておけば、そのデータを第4図に示すように論理0レ
ベルに設定することができる。
また、ゲート回路13内では第3図の場合と同、′T4
jこインバータ22の出力信号が論理Oレベルでありか
つ信号L E/RIが論理ルベルとなっているので、デ
ータ逆転回路−巳の入力側のデータはそのままの状態で
出力側に出力される。
したつ3つて、この後、ラッチ回路L1ではデータD6
〜D7としてり。−D、までは論理0レベンが、D5〜
D7ではり。−D2が格納される。ここでラッチ回路2
シ」に格納されるデーター予めラッチ回路−し刀に格納
されたデータとをくらべれは、ラッチ回路19に格納さ
れるデータ:まラッチ回路−L夫に格納されたデータを
左方向に5ビツトだけシフトしたものとなっている。
また、2ビツトのデータシフトあるいは回転を行なうデ
ータ操作回路−見においてデータシフトを行なう場合、
トライステートゲート301〜304は動作せずその出
力側はフローティング状態となる。したがってこの場合
にも抵抗等のインピーダンス素子をその出力側と基$電
位点との間に設けておけば、そのデータを論理0レベル
に設定することができろう なお、テークシフトの際に必要とするレベル設定用の抵
抗は、トライステートゲートの出力側が高インピーダン
ス状態となっているときに次段でこれを論理Oレベルと
して検出するものであれば省略できる。
ところで、上記第2図ζこ示す実施例回路において、そ
れぞれ4ビツト、2ビツト、1ビツトのデータをシフト
あるいは回転させるデータ操作回路14,16.17そ
れぞれにおけるテークシフトあるいは回転方向はすべて
左方向1こなっている。このため、データを右方向にシ
フトδるいは回転させる?こけ、予めデータを逆転し之
゛犬態で、左方向にシフトあるいは回転させ、二の後再
び逆転させるようにすればよい。このようにデータの右
方向のシフトあるいは回転を可能とするのが2つのデ〒
り逆転回路12゜旦である。すなわち、データを右方向
(こシフrあるいは回転させるには、信号LE/π1−
は論理θレベルに、信号NO/REは論理ルベルにそn
ぞれ設定されるっ信号LE/RIが論理0レベルのとき
、データ逆転回路12においてこの信号L E/I% 
Iがその制御端子に入力するトライス子−トゲート10
2 、104 、106 、108゜11θ、112,
114,116が動作し、こ/Lによってこのデータ逆
転回路12の入力側のデータは逆転された状態でその出
力側から出カサ几る。また、このときケート回路1.3
内において動作しているトライステートゲート23の出
力信号は論理0レベルであり、データ逆転回路Hにおい
てこのトライステートゲート230出力信号がその制御
端子に入力するトライアート ステートパーツ丁)−ア502,504,506゜50
8.510,512,514,516か動作する。した
がってこのデータ逆転回路、辷7−でもその入力91]
のテークは逆転された状態でその出力側から出力される
また信号NO/■はテークをそのまま出力するかあるい
は逆転した状態で出力するかを決定するための信号で、
逆転されたデータを用いる場合は、たとえがFFT演算
(高速フーリエ展開)をする、Lきなどである。この場
合に信号No/几Eを論理0レベルに設定することによ
って、信号LE/R,Iの論理状態に応じ2つのデータ
逆転回路り又、1Bのいずれか一方でデータの逆転が行
なわれば他方では行なわれず、これによつ′て本来のデ
ータの逆転データが得ら乙る。
たとえば信号NO/R,Iを共に論理0レベルに設定す
るとき、一方のテーク逆転回路Uではデータの逆転が行
なわれ、他方のデータ逆転回路2←J−ではデータの逆
転は行なわれない。
このように上記実施例回路では、8ビツトのデータを0
ビツトから7ビツトの範囲でシフトあるいは回転させる
場合、各ビットのデータはデータ逆転回路12.18お
よびデータ操作回路14m16.17内でそれそ゛れ1
個のトライフ、チートゲ−1・を通過する・。このため
、シフトあるいは回転に要する実行時間は最大でトライ
ステートゲート5個分程度の遅延時間となる。
各トライステートゲートにおける信号遅延時間は、従来
回路における1段のフリップフロップを動作させる時間
にくらべ大幅に短かいため、上記実施例回路においてデ
ータをシフトあるいは回転させる際の実行時間は従来回
路にくらべて短縮することができる。しかも、従来のよ
うなシフト用パルスは必要とせず、複雑なりィミンク′
信号発生回路も設ける必要がないため、実行時間の短縮
化が容易に行なえる。さらに、第2図に示すように回路
の大部分が規則的に配列されたトライステートゲートで
構成されているため、集積化する際の回路設計が容易に
行なえる。
第5図はこの発−明をnビット長のデータのソフトある
いは回転を行なうデータシフト回路に実行し、この発明
を一般化した場合のブロック構成図である。すなわち、
(n−1)ビットまでのシフトあるいは回転を行なう場
合には、2つのデータ逆転回88人ノ、具相互間に、信
号Co−Ciそれぞれに基づいて制御される2°ビ1 
   、 ット〜2 ヒツトそれぞれたけデータシフトあるいはデ
ータ回転を行なう(i+l)個のデータ操作回路419
〜41□を多段縦列接続してなる縦列構造を挿入するよ
うにしている。
第6図ないし第8図はそれぞれこの発明;こよるデータ
シフト回路と従来のものとの性能を比較した場合の曲線
図であり、図中実線はこの発明によるものを、また破線
は従来のものをそれぞれ示している。
第6図は横軸に入力データのビット長nを、縦軸には従
来のものではフリップフロップの個数を、またこの発明
のものではトライステートゲートの個数をそれぞれとっ
たものである。図かられかるように、フリップフロップ
を用いた従来の場合には人力データビット長nに比レリ
してフリップフロップの数は増加しているが、この発明
のものではElの増加に対してドライステートゲ−1・
の増加の割合、は従来のフリップフロップよりも大きい
。このことは、入力データビット長nが大きくなれば、
素子数の増加の度合はこの発明の方が従来よりも大きく
なることを示している。ところが、前記のようにこの発
明のものでは、トライステートゲートが規則的に配列さ
れた構成となっているため、集積化する場合の回路設計
はこの発明の方が容易である。
算7図は横軸に入力データのビット長nを、縦軸に実行
時間Tをそれぞれとったものである。
従来のものでは、データをシフトあるいは回転する場合
に対応するビット数だけパルスを入力する必要がおるた
め入力データのビット長nに比例して実行時間は大幅に
増加していく、ところが、この発明のものでは、データ
はトライステートゲートのイ、τ号遅延分だけ順次遅延
されるのみであるため、実行時間そのものおよび実行 
 4゜時間の増加は従来よりも極めて少ない。
第8図は入力データのビット数を一定にした時にデータ
のシフトあるいは回転ビット数?変化させた場合の実行
時間の変化を示す。この発明のものでは入力データのビ
ット数を一定1.こした場合、データのシフトあるG・
は回転のビット数を変えても実行時間は変化せず一定で
ある。
ところが、従来のものではビット数を増力コするにつれ
て実行時間は増加する。このようにこの発明のものでは
入力データのビット数が一定であれば実行時間も一定と
なり、使用上極めて肩利である。
〔発明の効果〕
以上説明したようにこの発明によれば、データをシフト
あるいは回転させる際の実行時間を( 短縮することができ、しかも回路を収積化する際の回路
設計が容易に行なえるデータシフト回路が提供できる。
【図面の簡単な説明】
第1図はこの発明の一実施例のブロック構成図、第2図
、ま第1図を具体化した回路構成図、第3図および第4
図はそれぞれ第2図回路の動1Fを説明するための回路
構成図、第5図はこの発明を一般化した場合のブロック
構成図、第60、第7図、第8図はそれぞれこの発明を
説明するだめの曲線図である。 11.19・・・ラッチ回路、12.18・・・データ
逆転回路、l 3. l 5・・ゲート回路、14゜ゴ
5,17.41・・・データ操作回路、21゜22.2
5.31 、.32.33.、、インバータ、23.2
4.・・トラ2イステ・−トゲート、 34 。 35.36・・・NANDゲー ト、 101〜116
 。 201〜216,301〜316,401〜イi6,5
0J〜516・・・トライステートゲート。

Claims (1)

    【特許請求の範囲】
  1. (1)複数ビットデータの各ビットに対してそれぞれ第
    1.第2のトライステートゲートを設け、上記合算1の
    トライステートゲートの入力端には対応するビットのデ
    ータを入力し、上記合算2のトライステートゲートの入
    力端にはこれ以外のビットのデータを入力し、第1、第
    2のトライステートゲートの出力端は各ビット毎に共通
    接続してデータシフト数あるいはデータ回転数が21ビ
    ツト(ただしlは0を含む′整数)のデータ操作手段を
    構成し、互いにデータシフト数あるいはデータ回転数が
    異なる複数の上記データ操作手段を多段縦列接続してな
    る縦列構造と、データシフトビット数あるいはデータ回
    転ビット数に対応した2進データの各桁に応じて上記各
    段のデータ操作手段内の第1および第2のトライステー
    トゲートを選択的に動作させる制御手段とを具備したこ
    とを特徴とするデータシフト回路。 (2゛複数ビツトデータの各ビットに対してそれぞれ第
    1.第2のトライ、ステートゲートを設け、上記合算1
    のトライステートゲートの入力端(・こは対応するビッ
    トのデータを入力し、上記合算2のトライステートゲー
    トの入力端にはこれ以夕1のビットのデータを入力し、
    第1、第2のトライ7テートゲートの出力端は各ビット
    毎に共通接続してデータシフト数あるいはデータ回転数
    が21  ビット(ただし1ば0を含む整数)のデータ
    操作手段およびデータ逆転手段を構成し、互いにデータ
    シフト数あるいはデータ回転数が異なる複数の上記デー
    タ操作手段を多段縦列接続してなる縦列構造と、この縦
    列構造の前段および後段にそれぞれ設けれらる上記各デ
    ータ逆転手段と、データシフトビット数あるいはデータ
    回転ビット数に対応した2進データの各桁に応じて上記
    各段のデータ操作手段内の第1および第2のトライステ
    ートゲートを選択的に動作させる第1の制御手段と、デ
    ータのシフト方向あるいはデータの回転方向に対応して
    上記データ逆転手段内の第1および第2のトライステー
    トゲートを選択的に動作させる第2の制御手段とを具備
    したことを特徴とするデータシフト回路。
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