JPS61154221A - 多数決回路 - Google Patents
多数決回路Info
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- JPS61154221A JPS61154221A JP59273422A JP27342284A JPS61154221A JP S61154221 A JPS61154221 A JP S61154221A JP 59273422 A JP59273422 A JP 59273422A JP 27342284 A JP27342284 A JP 27342284A JP S61154221 A JPS61154221 A JP S61154221A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はシリアルに入力されるディジタル信号におい
て ｌｌ １１＋レベルもしくは“Ｏ“ルベルの信号の
個数の多数決論理を得る多数決回路に関する。
て ｌｌ １１＋レベルもしくは“Ｏ“ルベルの信号の
個数の多数決論理を得る多数決回路に関する。
［発明の技術的背景とその問題点］
ディジタル回路の分野では、シリアルに入力されるディ
ジタル信号の゛′１″レベルもしくは゛０″レベルの信
号の個数の多数決論理を得る必要がしばしばある。
ジタル信号の゛′１″レベルもしくは゛０″レベルの信
号の個数の多数決論理を得る必要がしばしばある。
第９図はこのような用途の従来の多数決回路の回路図で
あり、シリアル入力データ数ｎが３の場合のものである
。シリアル入力データは縦続接続された３段の１′ビッ
トシフ１−レジスタコないし３の初段のレジスタ１に供
給される。上記１ピツトシフトレジスタ１ないし３はそ
れぞれ、クロック信号に同期して入力データを１ビツト
シフトする周知のものであり、各１ビツトシフトレジス
タ１ないし３のシフト出力信号はゲート部４に並列に供
給される。このゲート部４は上記３個のレジスタ１ない
し３の三つのシフト出力信号のうちそれぞれ異なる組合
わせの二つが供給されるナントゲート５ないし７および
これらナントゲート５ないし７の出力信号が並列に供給
され、その出力信号に多数決信号を得るナントゲート８
から構成されている。
あり、シリアル入力データ数ｎが３の場合のものである
。シリアル入力データは縦続接続された３段の１′ビッ
トシフ１−レジスタコないし３の初段のレジスタ１に供
給される。上記１ピツトシフトレジスタ１ないし３はそ
れぞれ、クロック信号に同期して入力データを１ビツト
シフトする周知のものであり、各１ビツトシフトレジス
タ１ないし３のシフト出力信号はゲート部４に並列に供
給される。このゲート部４は上記３個のレジスタ１ない
し３の三つのシフト出力信号のうちそれぞれ異なる組合
わせの二つが供給されるナントゲート５ないし７および
これらナントゲート５ないし７の出力信号が並列に供給
され、その出力信号に多数決信号を得るナントゲート８
から構成されている。
この回路はシリアルの入力データをその入力ビツト数に
対応した段数だけ縦続接続された１ビツトシフトレジス
タによりシリアル−パラレル変換し、パラレル変換され
たデータをゲート部４で多数決論理をとることにより多
数決出力を得るようにしたものである。
対応した段数だけ縦続接続された１ビツトシフトレジス
タによりシリアル−パラレル変換し、パラレル変換され
たデータをゲート部４で多数決論理をとることにより多
数決出力を得るようにしたものである。
このため、入力データのヒツト数ｎが増加すると、ｎに
比例してシリアル−パラレル変換するための１ビツトシ
フトレジスタの数が多くなり、かつ、ゲート部内のナン
トゲートの数も多くなる。
比例してシリアル−パラレル変換するための１ビツトシ
フトレジスタの数が多くなり、かつ、ゲート部内のナン
トゲートの数も多くなる。
例えば、第１０図は従来回路においてシリアル入力のビ
ット数ｎを７ビツトとした場合のものであり、７ビツト
分の１ピツ１〜シフトレジスタ１１ないし１７が必要で
あり、かつ、ゲート部１Ｂでは３５個の４人力ナンドゲ
ート１９と１個の３５人力ナンドゲー１−２０が必要に
なる。このため、従来回路では、入力ピッ１〜数が増加
するとこれに伴い素子数が飛躍的に増加し、しかも配線
が複雑になるので、集積回路化する際にチップサイズが
大形になるという欠点がある。
ット数ｎを７ビツトとした場合のものであり、７ビツト
分の１ピツ１〜シフトレジスタ１１ないし１７が必要で
あり、かつ、ゲート部１Ｂでは３５個の４人力ナンドゲ
ート１９と１個の３５人力ナンドゲー１−２０が必要に
なる。このため、従来回路では、入力ピッ１〜数が増加
するとこれに伴い素子数が飛躍的に増加し、しかも配線
が複雑になるので、集積回路化する際にチップサイズが
大形になるという欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、回路構成が簡単であり、従って集積回
路化する際にチップサイズを小形にできる多数決回路を
提供することにおる。
ありその目的は、回路構成が簡単であり、従って集積回
路化する際にチップサイズを小形にできる多数決回路を
提供することにおる。
「発明の概要」
上記目的を達成するためこの発明の多数決回路にあって
は、複数個のバイナリカウンタによって（ｎ＋１＞／２
進のカウンタ回路を構成し、入力端子に供給される奇数
ｎビットのシリアルデータを上記カウンタ回路に供給し
てカウントを行なわせ、カウントが終了したときに上記
カウンタ回路の最終段のバイナリカウンタの出力、すな
わち（ｎ＋１ ＞／２進出力を多数決信号として取出す
ようにしたものである。
は、複数個のバイナリカウンタによって（ｎ＋１＞／２
進のカウンタ回路を構成し、入力端子に供給される奇数
ｎビットのシリアルデータを上記カウンタ回路に供給し
てカウントを行なわせ、カウントが終了したときに上記
カウンタ回路の最終段のバイナリカウンタの出力、すな
わち（ｎ＋１ ＞／２進出力を多数決信号として取出す
ようにしたものである。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る多数決回路を７ビツト入力のも
のに実施した場合の構成を示す回路図である。
のに実施した場合の構成を示す回路図である。
図において３１ないし３３はそれぞれリセット端子Ｒが
設けられたバイナリカウンタであり、これらバイナリカ
ウンタは前段の出力を後段の入力として供給するように
多段縦続接続されて４進のカウンタ回路３４を構成して
いる。そして初段のバイナリカウンタ３１の入力は７ビ
ツトのシリアル入力データＤｉｎが供給される入力端子
３５に接続され、上記バイナリカウンタ３１ないし３３
の各リセット端子Ｒはリセット信号Ｒ８が供給される入
力端子３６に並列に接続されており、多数決信号Ｏは終
段のバイナリカウンタ３３から出力されるようになって
いる。
設けられたバイナリカウンタであり、これらバイナリカ
ウンタは前段の出力を後段の入力として供給するように
多段縦続接続されて４進のカウンタ回路３４を構成して
いる。そして初段のバイナリカウンタ３１の入力は７ビ
ツトのシリアル入力データＤｉｎが供給される入力端子
３５に接続され、上記バイナリカウンタ３１ないし３３
の各リセット端子Ｒはリセット信号Ｒ８が供給される入
力端子３６に並列に接続されており、多数決信号Ｏは終
段のバイナリカウンタ３３から出力されるようになって
いる。
このような構成において、先ず始めに入力端子３６に“
′１″レベルのリセット信号Ｒ８が供給されると、バイ
ナリカウンタ３１ないし３３はそれぞれリセットされ、
それぞれの出力信号は゛′Ｏ″レベルにされる。次に、
第２図のタイミングチャートに示すように、例えば入力
データとして４ビツト目、６ビツト目および７ビツト目
の３ビツトがｌｌ ＯＩＩレベルにされ、残りの４ビツ
トが全て１１１１ルベルにされた７ビツトのシリアルデ
ータが端子３５に供給されたとする。すなわち、この場
合の多数決論理は１１１１１レベルである。この７ビツ
トのデータの入力が終了すると、上記４進のカウンタ回
路３４ではバイナリカウンタ３１の出力信号が１１０
ＩＩレベル、バイナリカウンタ３２の出力信号が“′０
″レベル、バイナリカウンタ３３の出力信号がＬＬ １
Ｉ＋レベルにされる。従って、最終段のバイナリカウ
ンタ３３の出力信号すなわち多数決信号ＯがＬＬ １
ＩＩレベルにされていることにより、上記入力データの
多数決論理は゛１″レベルであると認識される。
′１″レベルのリセット信号Ｒ８が供給されると、バイ
ナリカウンタ３１ないし３３はそれぞれリセットされ、
それぞれの出力信号は゛′Ｏ″レベルにされる。次に、
第２図のタイミングチャートに示すように、例えば入力
データとして４ビツト目、６ビツト目および７ビツト目
の３ビツトがｌｌ ＯＩＩレベルにされ、残りの４ビツ
トが全て１１１１ルベルにされた７ビツトのシリアルデ
ータが端子３５に供給されたとする。すなわち、この場
合の多数決論理は１１１１１レベルである。この７ビツ
トのデータの入力が終了すると、上記４進のカウンタ回
路３４ではバイナリカウンタ３１の出力信号が１１０
ＩＩレベル、バイナリカウンタ３２の出力信号が“′０
″レベル、バイナリカウンタ３３の出力信号がＬＬ １
Ｉ＋レベルにされる。従って、最終段のバイナリカウ
ンタ３３の出力信号すなわち多数決信号ＯがＬＬ １
ＩＩレベルにされていることにより、上記入力データの
多数決論理は゛１″レベルであると認識される。
次にバイナリカウンタ３１ないし３３がリセットされた
後、今度は第３図のタイミングチャートに示すように、
入力データとして２ビツト目、４ピツ１〜目および６ビ
ツト目の３ビツトが゛１″レベルにされ、残りの４ビツ
トが全てｌｌ Ｏ１ルベルにされた７ビツトのシリアル
データが端子３５に供給されたとする。すなわち、この
場合の多数決論理は゛○″レベルである。この７ビツト
のデータの入力が終了すると、上記４進のカウンタ回路
３４ではバイナリカウンタ３１の出力信号が（Ｌ １
Ｉ＋レベル、バイナリカウンタ３２の出力信号が゛１″
レベル、バイナリカウンタ３３の出力信号が゛Ｏ″レベ
ルにされる。従って、最終段のバイナリカウンタ３３の
出力信号すなわち多数決信号０が゛０″レベルにされて
いることにより、上記入力データの多数決論理はｔｒ
Ｏ＋＋レベルであると認識される。
後、今度は第３図のタイミングチャートに示すように、
入力データとして２ビツト目、４ピツ１〜目および６ビ
ツト目の３ビツトが゛１″レベルにされ、残りの４ビツ
トが全てｌｌ Ｏ１ルベルにされた７ビツトのシリアル
データが端子３５に供給されたとする。すなわち、この
場合の多数決論理は゛○″レベルである。この７ビツト
のデータの入力が終了すると、上記４進のカウンタ回路
３４ではバイナリカウンタ３１の出力信号が（Ｌ １
Ｉ＋レベル、バイナリカウンタ３２の出力信号が゛１″
レベル、バイナリカウンタ３３の出力信号が゛Ｏ″レベ
ルにされる。従って、最終段のバイナリカウンタ３３の
出力信号すなわち多数決信号０が゛０″レベルにされて
いることにより、上記入力データの多数決論理はｔｒ
Ｏ＋＋レベルであると認識される。
このように上記実施例回路では、奇数３ビツトのシリア
ル入力データＤｉｎをカウントする４進のカウンタ回路
３４の最終段のバイナリカウンタ３３の出力信号により
多数決信号が１ｎられる。従って、シリアル入力データ
が（２に−１）ピッ１〜の場合には（ただしｋは２以上
の整数）、ｋ個のバイナリカウンタを縦続接続し、その
最終段のカウンタの出力信号を多数決信号とすればよい
ので、人力データのビット数が増加しても単にバイナリ
カウンタをその増加分だけ接続すればよく、回路が簡単
化される。
ル入力データＤｉｎをカウントする４進のカウンタ回路
３４の最終段のバイナリカウンタ３３の出力信号により
多数決信号が１ｎられる。従って、シリアル入力データ
が（２に−１）ピッ１〜の場合には（ただしｋは２以上
の整数）、ｋ個のバイナリカウンタを縦続接続し、その
最終段のカウンタの出力信号を多数決信号とすればよい
ので、人力データのビット数が増加しても単にバイナリ
カウンタをその増加分だけ接続すればよく、回路が簡単
化される。
例えば、第４図はシリアル入力データが１５ビツトの場
合の実施例の構成を示す回路図である。この実施例では
バイナリカウンタ３７を４個縦続接続することにより実
現される。
合の実施例の構成を示す回路図である。この実施例では
バイナリカウンタ３７を４個縦続接続することにより実
現される。
第５図は上記実施例回路で用いられるバイナリカウンタ
の具体的構成を示す回路図である。この回路は相補クロ
ック信号φ、γに同期して動作する周知のものであり、
入力信号ＩＮおよび後述する１ビツトシフト回路の出力
信号Ｓ７が供給されるアンドゲート４１およびノアゲー
ト４２、上記アンドゲート４１の出力信号Ｓ１およびノ
アゲート４２の出力信号Ｓ２が並列に供給されるノアゲ
ー１へ４３、上記ノアゲート４３の出力信号Ｓ３が供給
され、クロック信号Ｖの゛１″ルベル期間に動作するク
ロックドインバータ４４、このクロックドインバータ４
４の出力信号Ｓ４および前記リセット信号Ｒ８が供給さ
れるノアゲート４５、このノアゲート４５の出力端子と
上記クロックドインバータ４４の出力端子との間に挿入
され、クロック信号φのＩＩ １ ＴＴレベル期間に動
作するクロックドインバータ４６、上記ノアゲート４５
の出力信号Ｓ５が供給され、クロック信号φの“１″レ
ベル間に動作するクロックドインバータ４７、このクロ
ックドインバータ４７の出力信号Ｓ６および前記リセッ
ト信号Ｒ８が供給されるノアゲート４８、このノアゲー
ト４８の出力端子と上記クロックドインバータ４７の出
力端子との間に挿入され、クロック信号１の゛１″１″
レベルに動作するクロックドインバータ４９とから構成
され、ノアゲート４８の出力信号Ｓ７が上記アンドゲー
ト４１およびノアゲート４２に帰還されている。
の具体的構成を示す回路図である。この回路は相補クロ
ック信号φ、γに同期して動作する周知のものであり、
入力信号ＩＮおよび後述する１ビツトシフト回路の出力
信号Ｓ７が供給されるアンドゲート４１およびノアゲー
ト４２、上記アンドゲート４１の出力信号Ｓ１およびノ
アゲート４２の出力信号Ｓ２が並列に供給されるノアゲ
ー１へ４３、上記ノアゲート４３の出力信号Ｓ３が供給
され、クロック信号Ｖの゛１″ルベル期間に動作するク
ロックドインバータ４４、このクロックドインバータ４
４の出力信号Ｓ４および前記リセット信号Ｒ８が供給さ
れるノアゲート４５、このノアゲート４５の出力端子と
上記クロックドインバータ４４の出力端子との間に挿入
され、クロック信号φのＩＩ １ ＴＴレベル期間に動
作するクロックドインバータ４６、上記ノアゲート４５
の出力信号Ｓ５が供給され、クロック信号φの“１″レ
ベル間に動作するクロックドインバータ４７、このクロ
ックドインバータ４７の出力信号Ｓ６および前記リセッ
ト信号Ｒ８が供給されるノアゲート４８、このノアゲー
ト４８の出力端子と上記クロックドインバータ４７の出
力端子との間に挿入され、クロック信号１の゛１″１″
レベルに動作するクロックドインバータ４９とから構成
され、ノアゲート４８の出力信号Ｓ７が上記アンドゲー
ト４１およびノアゲート４２に帰還されている。
上記クロックドインバータ４４とノアゲート４５および
クロックドインバータ４６からなる回路は、上−〇− 記ノアゲート４３の出力信号ｓ３をクロック信号ψの半
ビツトシフ１〜するリセット機能付きの半ビツトシフト
回路５１を構成し、かつ上記クロックドインバータ４７
とノアゲート４８およびクロックドインバータ４９から
なる回路は上記半ビツトシフト回路５１の出力信号Ｓ５
をさらにクロック信号アの半ビツトシフトするリセット
機能付きの半ビツトシフト回路５２を構成しており、上
記両手ビットシフ１〜回路５１．５２で１ビットシフ１
−回路が構成されている。そして次段のバイナリカウン
タに供給される出力信号○ＵＴ１は上記アンドゲート４
１の出力信号Ｓ１にされ、最終段のカウンタで得られる
多数決信号０（ＯＵＴ２）はノアゲート４８の出力信号
＄７にされている。
クロックドインバータ４６からなる回路は、上−〇− 記ノアゲート４３の出力信号ｓ３をクロック信号ψの半
ビツトシフ１〜するリセット機能付きの半ビツトシフト
回路５１を構成し、かつ上記クロックドインバータ４７
とノアゲート４８およびクロックドインバータ４９から
なる回路は上記半ビツトシフト回路５１の出力信号Ｓ５
をさらにクロック信号アの半ビツトシフトするリセット
機能付きの半ビツトシフト回路５２を構成しており、上
記両手ビットシフ１〜回路５１．５２で１ビットシフ１
−回路が構成されている。そして次段のバイナリカウン
タに供給される出力信号○ＵＴ１は上記アンドゲート４
１の出力信号Ｓ１にされ、最終段のカウンタで得られる
多数決信号０（ＯＵＴ２）はノアゲート４８の出力信号
＄７にされている。
このような構成のバイナリカウンタでは、リセット信号
Ｒ８が゛１″レベルにされるとノアゲート４５．４８の
出力信号、すなわち半ビツトシフト回路５１．５２の出
力信号Ｓ５、Ｓ７が強制的に゛′Ｏ″レベルにされ、こ
れにより、出力信号０ＵＴ２および０ＵＴ１は入力信号
ＩＮとは無関係に゛′０″レベ、ルに設定される。次に
リセット信号Ｒ８が１１０１ルベルにされると、上記ノ
アゲート４５．４８は単なるインバータとして作用し、
例えば第６図に示すように入力信号ＩＮが変化すると、
出力信号０ＵＴＩは図示のようにクロック信号φに同期
した信号にされる。このように、上記実施例回路では単
にバイナリカウンタを複数個縦続接続すればよいので、
集積回路化する際のチップサイズを小形にできる。
Ｒ８が゛１″レベルにされるとノアゲート４５．４８の
出力信号、すなわち半ビツトシフト回路５１．５２の出
力信号Ｓ５、Ｓ７が強制的に゛′Ｏ″レベルにされ、こ
れにより、出力信号０ＵＴ２および０ＵＴ１は入力信号
ＩＮとは無関係に゛′０″レベ、ルに設定される。次に
リセット信号Ｒ８が１１０１ルベルにされると、上記ノ
アゲート４５．４８は単なるインバータとして作用し、
例えば第６図に示すように入力信号ＩＮが変化すると、
出力信号０ＵＴＩは図示のようにクロック信号φに同期
した信号にされる。このように、上記実施例回路では単
にバイナリカウンタを複数個縦続接続すればよいので、
集積回路化する際のチップサイズを小形にできる。
ところで、上記第１図および第４図の実施例回路のよう
に、リセット機能を持つバイナリカウンタを縦続接続し
て構成される多数決回路ではシリアル入力データとして
３．７．１５等のとびとびの奇数ビットのものしか取り
扱うことができない。
に、リセット機能を持つバイナリカウンタを縦続接続し
て構成される多数決回路ではシリアル入力データとして
３．７．１５等のとびとびの奇数ビットのものしか取り
扱うことができない。
すなわち、例えば入力データのビット数が５の場合には
多数決信号を得ることができない。
多数決信号を得ることができない。
第７図はこの発明の他の実施例に係る構成を示す回路図
であり、上記実施例回路では得ることができない５ビツ
トのシリアル入力データに対する多数決信号を得るよう
にしたものである。この実施例回路が上記第１図の実施
例回路と異なっている点は、縦続接続されている３個の
バイナリカウンタのうちの初段のものがリセット端子付
きのものからセット端子Ｓ付きのバイナリカウンタ３８
に置き換えられたところにある。そしてこのバイナリカ
ウンタ３８のセット端子にはインバータ３９を介して、
前記入力端子３６に供給されるリセット信号Ｒ８が供給
される。このバイナリカウンタ３８はそのセット端子Ｓ
に１１０ Ｉ＋レベルの信号が供給されるとき、すなわ
ちｆ也のバイナリカウンタ３２．３３がリセットされる
際に信号Ｒ８によりセットされて、その出力信号（前記
０ＵＴ２＞が“１″レベルに設定される。従って、この
実施例回路では１１１ Ｉ＋レベルの入力信号が３ビツ
ト分入力すれば最終段のバイナリカウンタ３３の出力信
号が゛１″レベルにされ、この結果、５ビツト入力の多
数決回路として動作する。
であり、上記実施例回路では得ることができない５ビツ
トのシリアル入力データに対する多数決信号を得るよう
にしたものである。この実施例回路が上記第１図の実施
例回路と異なっている点は、縦続接続されている３個の
バイナリカウンタのうちの初段のものがリセット端子付
きのものからセット端子Ｓ付きのバイナリカウンタ３８
に置き換えられたところにある。そしてこのバイナリカ
ウンタ３８のセット端子にはインバータ３９を介して、
前記入力端子３６に供給されるリセット信号Ｒ８が供給
される。このバイナリカウンタ３８はそのセット端子Ｓ
に１１０ Ｉ＋レベルの信号が供給されるとき、すなわ
ちｆ也のバイナリカウンタ３２．３３がリセットされる
際に信号Ｒ８によりセットされて、その出力信号（前記
０ＵＴ２＞が“１″レベルに設定される。従って、この
実施例回路では１１１ Ｉ＋レベルの入力信号が３ビツ
ト分入力すれば最終段のバイナリカウンタ３３の出力信
号が゛１″レベルにされ、この結果、５ビツト入力の多
数決回路として動作する。
第８図に上記第７図の実施例回路で用いられるセット機
能付きのバイナリカウンタ３８の具体的構成を示す。こ
の回路は前記第５図の回路におけるノアゲート４５．４
８の代わりにナントゲート６５．６８を設けるようにし
たものであり、入力端子３６に１１１ ＩＴレベルのリ
セット信号Ｒ８が供給されると、ナントゲート６５．６
８にはインバータ３８を介して゛′○″レベルの信号が
供給されるので、この両ナントゲート６５．６８それぞ
れの出力信号は“１″レベルにされる。
能付きのバイナリカウンタ３８の具体的構成を示す。こ
の回路は前記第５図の回路におけるノアゲート４５．４
８の代わりにナントゲート６５．６８を設けるようにし
たものであり、入力端子３６に１１１ ＩＴレベルのリ
セット信号Ｒ８が供給されると、ナントゲート６５．６
８にはインバータ３８を介して゛′○″レベルの信号が
供給されるので、この両ナントゲート６５．６８それぞ
れの出力信号は“１″レベルにされる。
また、この実施例回路では５ビツトのものげにかかわら
ず、縦続接続するバイナリカウンタの段数およびこのう
ちセット機能付きのものを用いる位置等の選択により、
シリアル入力データが（２に−１）でないすべての奇数
ビット入力のものに対する多数決回路を構成することが
できる。例えば１３ビツト入力のものに対する多数決回
路は、前記第４図の実施例回路において初段のバイナリ
カウンタをセット機能付きのものにすることにより実現
される。
ず、縦続接続するバイナリカウンタの段数およびこのう
ちセット機能付きのものを用いる位置等の選択により、
シリアル入力データが（２に−１）でないすべての奇数
ビット入力のものに対する多数決回路を構成することが
できる。例えば１３ビツト入力のものに対する多数決回
路は、前記第４図の実施例回路において初段のバイナリ
カウンタをセット機能付きのものにすることにより実現
される。
第１１図はこの発明の別の実施例によるバイナリカウン
タの構成を示す回路図である。このカウンタでは、前記
第８図のカウンタにおいてクロック信号７の“１″レベ
ル期間に動作するクロックドインバータ４４．４９を信
号１の代わりにシリアル入力データＤｉｎの反転データ
Ｄｉｎが゛１″レベルの期間に動作させ、かつ、クロッ
ク信号φのＩＩ １ Ｉ＋レベル期間に動作するクロッ
クドインバータ４６．４７を信号φの代わりにシリアル
入力データＤｉｎがｉｔ １ Ｉ＋レベルの期間に動作
させるようにしている。
タの構成を示す回路図である。このカウンタでは、前記
第８図のカウンタにおいてクロック信号７の“１″レベ
ル期間に動作するクロックドインバータ４４．４９を信
号１の代わりにシリアル入力データＤｉｎの反転データ
Ｄｉｎが゛１″レベルの期間に動作させ、かつ、クロッ
ク信号φのＩＩ １ Ｉ＋レベル期間に動作するクロッ
クドインバータ４６．４７を信号φの代わりにシリアル
入力データＤｉｎがｉｔ １ Ｉ＋レベルの期間に動作
させるようにしている。
第１２図は上記第１１図のカウンタ６１を３段縦続接続
して構成した７ビツト入力の多数決回路を示し、第１３
図および第１４図はそれぞれそのタイミングチャートで
ある。第１３図に示すように（Ｌ １１１レベルのビッ
トが４ビツトの場合には多数決出力は゛１″レベルにさ
れ、第１４図に示すように″“１″レベルのビットが３
ビツトの場合には多数決出力は“′０″レベルにされる
。
して構成した７ビツト入力の多数決回路を示し、第１３
図および第１４図はそれぞれそのタイミングチャートで
ある。第１３図に示すように（Ｌ １１１レベルのビッ
トが４ビツトの場合には多数決出力は゛１″レベルにさ
れ、第１４図に示すように″“１″レベルのビットが３
ビツトの場合には多数決出力は“′０″レベルにされる
。
［発明の効果］
以上説明したようにこの発明によれば、回路構成が簡単
であり、従って集積回路化する際のチップサイズを小形
にできる多数決回路を提供することができる。
であり、従って集積回路化する際のチップサイズを小形
にできる多数決回路を提供することができる。
第１図はこの発明に係る多数決回路の一実施例の回路図
、第２図および第３図はそれぞれ上記実施例回路に入力
されるシリアルデータを示すタイミングチャート、第４
図はこの発明の他の実施例の回路図、第５図は上記各実
施例回路で用いられるバイナリカウンタの具体的構成を
示す回路図、第６図は上記第５図のバイナリカウンタの
タイミングチャート、第７図はこの発明のさらに他の実
施例の回路図、第８図は上記第７図の実施例回路で用い
られるバイナリカウンタの具体的構成を示す回路図、第
９図および第１０図はそれぞれ従来回路の回路図、第１
１図はこの発明の別の実施例に用いられるカウンタの回
路図、第１２図は上記第１１図のカウンタを用いた多数
決回路の構成図、第１３図および第１４図はそれぞれ第
１２図回路のタイミングチャートである。 ３１．３２．３３．３７．３８．６１・・・バイナリカ
ウンタ、３５・・・シリアル入力データの入力端子、３
６・・・リセツ１〜信号の入力端子。 出願人代理人 弁理士 鈴 江 武 彦ｕ
Ｌｕ ＬＪ ＬＩ
ＬＬＱ ＬＬ −〇 −郵 載 鵬 ■ 法法
、第２図および第３図はそれぞれ上記実施例回路に入力
されるシリアルデータを示すタイミングチャート、第４
図はこの発明の他の実施例の回路図、第５図は上記各実
施例回路で用いられるバイナリカウンタの具体的構成を
示す回路図、第６図は上記第５図のバイナリカウンタの
タイミングチャート、第７図はこの発明のさらに他の実
施例の回路図、第８図は上記第７図の実施例回路で用い
られるバイナリカウンタの具体的構成を示す回路図、第
９図および第１０図はそれぞれ従来回路の回路図、第１
１図はこの発明の別の実施例に用いられるカウンタの回
路図、第１２図は上記第１１図のカウンタを用いた多数
決回路の構成図、第１３図および第１４図はそれぞれ第
１２図回路のタイミングチャートである。 ３１．３２．３３．３７．３８．６１・・・バイナリカ
ウンタ、３５・・・シリアル入力データの入力端子、３
６・・・リセツ１〜信号の入力端子。 出願人代理人 弁理士 鈴 江 武 彦ｕ
Ｌｕ ＬＪ ＬＩ
ＬＬＱ ＬＬ −〇 −郵 載 鵬 ■ 法法
Claims (3)
- （１）奇数ｎビットのシリアルデータが供給される入力
端子と、上記入力端子に供給されるシリアルデータをカ
ウントする縦続接続された複数個のバイナリカウンタか
らなり、最終段のバイナリカウンタの出力を多数決出力
として取出す（ｎ＋１）／２進のカウンタ回路とを具備
したことを特徴する多数決回路。 - （２）前記複数個のバイナリカウンタにはリセット端子
が設けられており、各バイナリカウンタは制御信号によ
り並列に内部状態がリセットされるように構成されてい
る特許請求の範囲第１項に記載の多数決回路。 - （３）前記複数個のバイナリカウンタには選択的にリセ
ット端子もしくはセット端子が設けられており、各バイ
ナリカウンタは制御信号により並列に内部状態がリセッ
トもしくはセットされるように構成されている特許請求
の範囲第１項に記載の多数決回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273422A JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
| DE8585116266T DE3584720D1 (de) | 1984-12-26 | 1985-12-19 | Majoritaetsschaltung. |
| EP85116266A EP0186866B1 (en) | 1984-12-26 | 1985-12-19 | Majority circuit |
| US06/811,449 US4692640A (en) | 1984-12-26 | 1985-12-20 | Majority circuit comprising binary counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273422A JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154221A true JPS61154221A (ja) | 1986-07-12 |
| JPH0247135B2 JPH0247135B2 (ja) | 1990-10-18 |
Family
ID=17527674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273422A Granted JPS61154221A (ja) | 1984-12-26 | 1984-12-26 | 多数決回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4692640A (ja) |
| EP (1) | EP0186866B1 (ja) |
| JP (1) | JPS61154221A (ja) |
| DE (1) | DE3584720D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5299356A (en) * | 1993-04-12 | 1994-04-05 | Maxwell Iii Ralph | Diet eating utensil |
| JPH10214314A (ja) * | 1997-01-30 | 1998-08-11 | Toshiba Corp | Ｉｃカード用携帯端末装置およびその制御方法 |
| FR2797120B1 (fr) * | 1999-07-30 | 2001-09-14 | St Microelectronics Sa | Minuterie numerique a declenchement rapide |
| DE102004036546A1 (de) * | 2004-07-28 | 2006-03-23 | Infineon Technologies Ag | Integrierter Halbleiterspeicher |
| US7236005B1 (en) * | 2005-02-09 | 2007-06-26 | Intel Corporation | Majority voter circuit design |
| US7129742B1 (en) | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
| US8867695B2 (en) * | 2013-01-25 | 2014-10-21 | Apple Inc. | Clock signal rate management circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3225332A (en) * | 1961-02-03 | 1965-12-21 | Cutler Hammer Inc | Data accumulation systems |
| US4027175A (en) * | 1973-09-20 | 1977-05-31 | National Research Development Corporation | Threshold logic gates |
| US4091293A (en) * | 1975-12-30 | 1978-05-23 | Fujitsu Limited | Majority decision logic circuit |
| US4158767A (en) * | 1978-04-24 | 1979-06-19 | Avco Corporation | Programmable binary counter |
| JPS55115732A (en) * | 1979-02-28 | 1980-09-05 | Nec Corp | Logic circuit of decision by majority |
| US4375683A (en) * | 1980-11-12 | 1983-03-01 | August Systems | Fault tolerant computational system and voter circuit |
| US4394769A (en) * | 1981-06-15 | 1983-07-19 | Hughes Aircraft Company | Dual modulus counter having non-inverting feedback |
| US4484330A (en) * | 1982-03-08 | 1984-11-20 | At&T Bell Laboratories | Majority vote circuit |
| NL8203921A (nl) * | 1982-10-11 | 1984-05-01 | Philips Nv | Multipel redundant kloksysteem, bevattende een aantal onderling synchroniserende klokken, en klokschakeling voor gebruik in zo een kloksysteem. |
-
1984
- 1984-12-26 JP JP59273422A patent/JPS61154221A/ja active Granted
-
1985
- 1985-12-19 DE DE8585116266T patent/DE3584720D1/de not_active Expired - Lifetime
- 1985-12-19 EP EP85116266A patent/EP0186866B1/en not_active Expired
- 1985-12-20 US US06/811,449 patent/US4692640A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0186866A3 (en) | 1988-01-27 |
| DE3584720D1 (de) | 1992-01-02 |
| JPH0247135B2 (ja) | 1990-10-18 |
| US4692640A (en) | 1987-09-08 |
| EP0186866A2 (en) | 1986-07-09 |
| EP0186866B1 (en) | 1991-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |