JPS5965352A - ソ−ト装置 - Google Patents
ソ−ト装置Info
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- JPS5965352A JPS5965352A JP17502782A JP17502782A JPS5965352A JP S5965352 A JPS5965352 A JP S5965352A JP 17502782 A JP17502782 A JP 17502782A JP 17502782 A JP17502782 A JP 17502782A JP S5965352 A JPS5965352 A JP S5965352A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はデータ列を大小順に並べ変えるソー） （５
ｏｒｔ ）装置に関するものである。
ｏｒｔ ）装置に関するものである。
従来この種の装置として第１図に示すものがあった。図
において（ｌａ） 、 （ｌｂ）・・・（１ｈ）はそれ
ぞれ条件選択付きレジスタ（この明細書では単にレジス
タという）であり、第１図に示す例では８個のレジスタ
が縦続されている場合を示すが（ｌｅ）。
において（ｌａ） 、 （ｌｂ）・・・（１ｈ）はそれ
ぞれ条件選択付きレジスタ（この明細書では単にレジス
タという）であり、第１図に示す例では８個のレジスタ
が縦続されている場合を示すが（ｌｅ）。
（ｉｆ） 、 （Ｉｇ）に相当するレジスタは図面から
省略しである。また（２ａｂ） 、 （２ｂｃ） 、
（２ｃｄ） −（，２ａｂ）はそれぞれ段間比較回路で
、たとえば、（２ａｂ）はレジスタ（１ａ）と（１ｂ）
の内容の大小を比較する。
省略しである。また（２ａｂ） 、 （２ｂｃ） 、
（２ｃｄ） −（，２ａｂ）はそれぞれ段間比較回路で
、たとえば、（２ａｂ）はレジスタ（１ａ）と（１ｂ）
の内容の大小を比較する。
（３）は状態表示回路、（４）は入出力切換回路である
。
。
各ブロック内の記号について言えば、レジスタ内の、Ｉ
Ｌは第１のデータ入力端子、ＩＵは第２のデータ入力端
子、ＤＰはデータ出力端子、ＤＬは第１のデータ出力端
子、 ＤＵは第２のデータ出力端子、Ｔはクロック信号
入力端子、ＥＬ 、 ＥＵ 、 Ｕ 、 Ｌ 。
Ｌは第１のデータ入力端子、ＩＵは第２のデータ入力端
子、ＤＰはデータ出力端子、ＤＬは第１のデータ出力端
子、 ＤＵは第２のデータ出力端子、Ｔはクロック信号
入力端子、ＥＬ 、 ＥＵ 、 Ｕ 、 Ｌ 。
ＰＯ、ＰＵはそれぞれ制御信号入力端子であり、比較回
路内のＡ、Ｂはデータ入力端子、・Ｃは比較結果の出力
端子であり、状態表示回路（３）、入出力切換回路（４
）のＣＩ 、 Ｃ２、ＰＯ、ＰＵはそれぞれ制御信号出
力端子である。
路内のＡ、Ｂはデータ入力端子、・Ｃは比較結果の出力
端子であり、状態表示回路（３）、入出力切換回路（４
）のＣＩ 、 Ｃ２、ＰＯ、ＰＵはそれぞれ制御信号出
力端子である。
また各レジスタに格納されているデータがｐビットであ
るとすれば、ＩＬ 、 ＩＵ 、 ＤＬ 、 ＤＵ 、
ＤＰ 。
るとすれば、ＩＬ 、 ＩＵ 、 ＤＬ 、 ＤＵ 、
ＤＰ 。
Ａ、Ｂはｐビット分の並列の端子を有しその間の接続に
はｐ木の信号線が用すられるが第１図では１本の太線で
示しである。
はｐ木の信号線が用すられるが第１図では１本の太線で
示しである。
第２図は第１図のレジスタ（ｌａ） 、 （ｌｂ）・・
・内の接続ｔｉビット分だけ示しである。第１図と同一
記号は同一意味を有し、（５）はフリップフロップ（一
般的には記憶素子）、（５１） 、 （５２） 、 （
５３） 。
・内の接続ｔｉビット分だけ示しである。第１図と同一
記号は同一意味を有し、（５）はフリップフロップ（一
般的には記憶素子）、（５１） 、 （５２） 、 （
５３） 。
（５４） 、 （５５） 、 （５６） はオア回路
、（５７） 、 （５８） 。
、（５７） 、 （５８） 。
（５９） 、 （６０） 、 （６１）はアンド回路で
ある。第２図から明らかなように端子ＤＰ 、 ＤＬ
、 ＤＵ は接続の便宜のために別々に設けられたもの
で、同一データを出力しており以下総称Ｌ７てデータ出
力端子という。ＤＰ 、 ＩＬ 、 ＩＵ がｐピット
の並列端子であるからフリップフロップ（５）とアンド
回路（５９） 。
ある。第２図から明らかなように端子ＤＰ 、 ＤＬ
、 ＤＵ は接続の便宜のために別々に設けられたもの
で、同一データを出力しており以下総称Ｌ７てデータ出
力端子という。ＤＰ 、 ＩＬ 、 ＩＵ がｐピット
の並列端子であるからフリップフロップ（５）とアンド
回路（５９） 。
（６０）、オア回路（５６）はそれぞれｐ個並列に設け
られる。アンド回路（６１）の出力はｐ個のフリップフ
ロップ（５）のＴ端子に並列に接続される。
られる。アンド回路（６１）の出力はｐ個のフリップフ
ロップ（５）のＴ端子に並列に接続される。
端子Ｕの信号論理が１１」のとき（Ｕ＝ｒ Ｉ Ｊと略
記し、以下これＫならって略記する）又はＰＯ＝「１」
の時ハＩＵがフリップフロップ（５）のデータ入力端子
りに接続され、Ｌ＝ｒ Ｉ Ｊの時又はＰＵ＝「１」の
時はＩＬがフリップフロップ（５）のデータ入力端子に
接続される。ＥＵ＝「１」でＵ＝ｒ Ｉ Ｊ、又はＥＬ
＝ｒｌＪでＬ＝ｒｌ’Ｊの時か、 或はｐ。
記し、以下これＫならって略記する）又はＰＯ＝「１」
の時ハＩＵがフリップフロップ（５）のデータ入力端子
りに接続され、Ｌ＝ｒ Ｉ Ｊの時又はＰＵ＝「１」の
時はＩＬがフリップフロップ（５）のデータ入力端子に
接続される。ＥＵ＝「１」でＵ＝ｒ Ｉ Ｊ、又はＥＬ
＝ｒｌＪでＬ＝ｒｌ’Ｊの時か、 或はｐ。
＝「１」かＰＵ＝ｒｌＪのときクロック信号がフリップ
フロップ（５）に加えられその時の端子りの論理が記憶
されて端子Ｎに出力される。
フロップ（５）に加えられその時の端子りの論理が記憶
されて端子Ｎに出力される。
レジスタ（ｌａ）〜（ｌｈ）の縦続の中でレジスタ（１
ｈ）が初段（第１段）、レジスタ（１ａ）が終段（第８
段）である。縦続の段間では前段のＤＵ と後段のＩ
Ｌ、後段のＤＬと前段のＩＵが接続されているのｆＰＵ
＝ｒｌＪ（ＰＯ＝ｒＯＪ、Ｕ＝Ｌ＝ｒＯＪ）にしておけ
ば、クロック信号ごとに前段のレジスタの内容が後段ヘ
シフトされ、ＰＯ＝ｒｌＪ（ＰＵ＝ｒ ＯＪ 、 Ｕ＝
Ｌ＝０ ）としておけば、クロック信号ごとに後段のレ
ジスタの内容が前段ヘシフトされる。
ｈ）が初段（第１段）、レジスタ（１ａ）が終段（第８
段）である。縦続の段間では前段のＤＵ と後段のＩ
Ｌ、後段のＤＬと前段のＩＵが接続されているのｆＰＵ
＝ｒｌＪ（ＰＯ＝ｒＯＪ、Ｕ＝Ｌ＝ｒＯＪ）にしておけ
ば、クロック信号ごとに前段のレジスタの内容が後段ヘ
シフトされ、ＰＯ＝ｒｌＪ（ＰＵ＝ｒ ＯＪ 、 Ｕ＝
Ｌ＝０ ）としておけば、クロック信号ごとに後段のレ
ジスタの内容が前段ヘシフトされる。
また、ＰＯ＝ＰＵ＝ｒＯＪにしてｃｔ＝ｒｉ４゜Ｃ２＝
ｒＯＪにしておけばレジスタ（ｌａ） 、 （ｌｃ）で
はＬ＝ｒｌＪ、Ｕ＝ｒＯＪ、レジスタ（ｌｂ） 。
ｒＯＪにしておけばレジスタ（ｌａ） 、 （ｌｃ）で
はＬ＝ｒｌＪ、Ｕ＝ｒＯＪ、レジスタ（ｌｂ） 。
（１ｄ）ではＬ＝ｒＯＪ、’Ｕ＝ｒｌＪとなる。レジス
タ（ｌａ） 、 （ｌｂ）と比較回路（２ａｂ ）を考
えると、レジスタ（１ａ）の７リツプフロクプ（５）の
信号入力端子りにはレジスタ（１ｂ）のデータ出力端子
ＤＵの信号が接続され、ｌ／レジスタ１ｂ）のフリップ
フロップ（５）の信号入力端子りにはレジスタ（１ａ）
のデータ出力端子ＤＬの信号が接続されているので、比
較回路（２ａｂ）の比較の結果端子Ｃから論理「１」の
信号が出力されレジスタ（ｌａ）のＥＬとレジスタ（１
ｂ）のＥＵに加えられておれば、この時クロック信号が
与えられると、レジスタ（ｌａ） 、 （ｌｂ）の内容
が交換されることになる。端子Ｃの信号が論理「０」な
らこの交換は起らない。
タ（ｌａ） 、 （ｌｂ）と比較回路（２ａｂ ）を考
えると、レジスタ（１ａ）の７リツプフロクプ（５）の
信号入力端子りにはレジスタ（１ｂ）のデータ出力端子
ＤＵの信号が接続され、ｌ／レジスタ１ｂ）のフリップ
フロップ（５）の信号入力端子りにはレジスタ（１ａ）
のデータ出力端子ＤＬの信号が接続されているので、比
較回路（２ａｂ）の比較の結果端子Ｃから論理「１」の
信号が出力されレジスタ（ｌａ）のＥＬとレジスタ（１
ｂ）のＥＵに加えられておれば、この時クロック信号が
与えられると、レジスタ（ｌａ） 、 （ｌｂ）の内容
が交換されることになる。端子Ｃの信号が論理「０」な
らこの交換は起らない。
次にｐＱ＝ｐｌＪ＝「ＯＪ 、 Ｃ１＝ｒ ＯＪ 、
Ｃ２＝ｒ１」にするとレジスタ（１ｂ）ではＬ＝ｒ Ｉ
Ｊ 。
Ｃ２＝ｒ１」にするとレジスタ（１ｂ）ではＬ＝ｒ Ｉ
Ｊ 。
Ｕ＝ｒ ＯＪ、レジスタ（１ｃ）ではＬ＝ｒ ＯＪ 。
Ｕ＝ｒｌＪとなシ、レジスタ（ｉｂ） のフリップフ
ロップ（５）の信号入力端子りにはレジスタ（ＩＣ）の
データ出力端子ＤＵの信号が接続され、 レジスタ（Ｉ
Ｃ）のフリップフロップ（５）の信号入力端子りに、
はレジスタ（１ｂ）のデータ出力端子ＤＬの信号が接
続され、比較回路（２ｂｃ）の端子Ｃに論理「１」の信
号が出力されると、クロック信号によシレジスタ（１ｂ
）と（ＩＣ）の内容が交換される。
ロップ（５）の信号入力端子りにはレジスタ（ＩＣ）の
データ出力端子ＤＵの信号が接続され、 レジスタ（Ｉ
Ｃ）のフリップフロップ（５）の信号入力端子りに、
はレジスタ（１ｂ）のデータ出力端子ＤＬの信号が接
続され、比較回路（２ｂｃ）の端子Ｃに論理「１」の信
号が出力されると、クロック信号によシレジスタ（１ｂ
）と（ＩＣ）の内容が交換される。
次に動作について説明する。縦続段の第１段のレジスタ
（１ｈ）の第１のデータ入力端子ＩＬにソートの対象と
するデータ列を順次加えてクロック信号ごとに新しいデ
ータをレジスタ（１ｈ）に入力し、かつ１段ずつデータ
を後段ヘシフトしてゆきレジスタ、（ｌａ）〜（１ｈ）
にデータ列を配列する。
（１ｈ）の第１のデータ入力端子ＩＬにソートの対象と
するデータ列を順次加えてクロック信号ごとに新しいデ
ータをレジスタ（１ｈ）に入力し、かつ１段ずつデータ
を後段ヘシフトしてゆきレジスタ、（ｌａ）〜（１ｈ）
にデータ列を配列する。
第３図は第１図の回路の動作を説明するための説明図で
、レジスタを８段縦続して構成したレジスタ列によシ、
８ワードのデータを大きい順に並べ直す場合の各クロッ
ク信号時の状態を示す。図において縦に連なる８個の４
角形が８段の各レジスタで、４角形の中の数字はそのレ
ジスタに格納されているデータの数値を示す。また、互
に隣り合せているレジスタを連結する小さな４角形は比
較回路を表し、矢印は動作していることを示す。
、レジスタを８段縦続して構成したレジスタ列によシ、
８ワードのデータを大きい順に並べ直す場合の各クロッ
ク信号時の状態を示す。図において縦に連なる８個の４
角形が８段の各レジスタで、４角形の中の数字はそのレ
ジスタに格納されているデータの数値を示す。また、互
に隣り合せているレジスタを連結する小さな４角形は比
較回路を表し、矢印は動作していることを示す。
ＴＯは最初に入力した配列で、第１図の０１＝「ＩＪ、
Ｃ２＝ｒＯＪとして矢印の比較回路による比較でデータ
交換を行う場合を示す。このときクロック信号の入力に
よシ数値２と１が交換されＴＩの状態となる。 Ｔ１の
状態でＣ２＝ｒＯＪ、Ｃ２＝「１」として矢印の比較回
路による比較でデータ交換を行うと数値６と１．７と５
．８と３がそれぞれ変換されてＴ２の状態となる。この
ようにして初期のＴＯの状態からクロック信号が８回入
力されるとＴ８の状態となシ所望の順序のデータ配列が
得られる。
Ｃ２＝ｒＯＪとして矢印の比較回路による比較でデータ
交換を行う場合を示す。このときクロック信号の入力に
よシ数値２と１が交換されＴＩの状態となる。 Ｔ１の
状態でＣ２＝ｒＯＪ、Ｃ２＝「１」として矢印の比較回
路による比較でデータ交換を行うと数値６と１．７と５
．８と３がそれぞれ変換されてＴ２の状態となる。この
ようにして初期のＴＯの状態からクロック信号が８回入
力されるとＴ８の状態となシ所望の順序のデータ配列が
得られる。
従来の装置は以上のように構成されているので２０ワー
ドのソートを行う場合２ｎ−１個の比較回路を必要とし
、２ａ個のクロック信号の入力を必要とし、回路数が大
きくなシ、かつソートに長時間を必要とするという欠点
があった。
ドのソートを行う場合２ｎ−１個の比較回路を必要とし
、２ａ個のクロック信号の入力を必要とし、回路数が大
きくなシ、かつソートに長時間を必要とするという欠点
があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので％ ２ ｎワードのソートを行う場
合、＋１−１個の段間比較回路と１個の列間比較回路で
よく、かつソートに必要なりロック信号数もれてよいソ
ート装置を提供することを目的としている。
めになされたもので％ ２ ｎワードのソートを行う場
合、＋１−１個の段間比較回路と１個の列間比較回路で
よく、かつソートに必要なりロック信号数もれてよいソ
ート装置を提供することを目的としている。
以下、図面によってこの発明の詳細な説明する。第４図
はこの発明の一実施例を示すブロック図で、第１図と同
一符号は同−又は相当部分を示し、（４ａ） 、（４ｂ
）はそれぞれ入出力切換回路であシ、Ｍは制御信号の入
力端子、（６ａｅ） 、 （６ｂｆｕ） ＋（６ｂｆｔ
） 、 （６ｃｇｕ） 、 （６ａｇｔ） 、 （６ｈ
ｄ） 、 （８）はそれぞれセレクタで、各セレクタの
Ｄｉ 、 Ｄ２はデータ入力端子、Ｙはデータ出力端子
、Ｓは制御信号入力端子である。また（７）は列間比較
回路である。
はこの発明の一実施例を示すブロック図で、第１図と同
一符号は同−又は相当部分を示し、（４ａ） 、（４ｂ
）はそれぞれ入出力切換回路であシ、Ｍは制御信号の入
力端子、（６ａｅ） 、 （６ｂｆｕ） ＋（６ｂｆｔ
） 、 （６ｃｇｕ） 、 （６ａｇｔ） 、 （６ｈ
ｄ） 、 （８）はそれぞれセレクタで、各セレクタの
Ｄｉ 、 Ｄ２はデータ入力端子、Ｙはデータ出力端子
、Ｓは制御信号入力端子である。また（７）は列間比較
回路である。
第１図に赴いて２ａ個（図に示す例ではｎ＝４）縦続さ
れたレジスタを、第４図においてはｎ個ずつ２列に分は
レジスタ（ｌｈ） 、 （Ｉｇ） 、（Ｉｆ） 、（ｌ
ｅ）で構成される第１のレジスタ列と、レジスタ（ｌｄ
） 。
れたレジスタを、第４図においてはｎ個ずつ２列に分は
レジスタ（ｌｈ） 、 （Ｉｇ） 、（Ｉｆ） 、（ｌ
ｅ）で構成される第１のレジスタ列と、レジスタ（ｌｄ
） 。
（ｌｃ） 、 （ｌｂ） 、 （ｌａ）で構成される第
２のレジスタ列とに分けたもので各レジスタ列内におけ
るデータのシフト及びデータの変換は第１図の場合と同
様である。
２のレジスタ列とに分けたもので各レジスタ列内におけ
るデータのシフト及びデータの変換は第１図の場合と同
様である。
比較回路（２ａｂ）はレジスタ（１ａ）と（１ｂ）の内
容の比較と同時に、切換によってレジスタ（１ｅ）と（
１ｆ）の内容の比較をも行い、 このためセレクタ（６
ａｅ） 、 （６ｂｆｕ） が設けられる。比較回路
（２ｂｃ） 。
容の比較と同時に、切換によってレジスタ（１ｅ）と（
１ｆ）の内容の比較をも行い、 このためセレクタ（６
ａｅ） 、 （６ｂｆｕ） が設けられる。比較回路
（２ｂｃ） 。
（２ｃｄ）についても同様である。
ソートの対象となるデータ列はレジスタ（１ｈ）と（１
ｄ）の端子ＩＬに同時に加えられるが、入出力切換回路
（４ａ）のｐｏ＝ｐｕ＝ｒｏＪ にしておけばレジス
タ（１ｈ）には入力されず、レジスタ（ｌｄ） 。
ｄ）の端子ＩＬに同時に加えられるが、入出力切換回路
（４ａ）のｐｏ＝ｐｕ＝ｒｏＪ にしておけばレジス
タ（１ｈ）には入力されず、レジスタ（ｌｄ） 。
（ｌｃ） 、 （ｌｂ） 、 （ｌａ） に配列する
ことができ、この配列が終了した後、入出力切換回路（
４ｂ）のＰＯ＝ＰＵ＝ｒＯＪにしてレジスタ列（１ａ）
〜（１ａ）への入力を止めレジスタ列（１ｈ）〜（１ｅ
）へ入力することができる。
ことができ、この配列が終了した後、入出力切換回路（
４ｂ）のＰＯ＝ＰＵ＝ｒＯＪにしてレジスタ列（１ａ）
〜（１ａ）への入力を止めレジスタ列（１ｈ）〜（１ｅ
）へ入力することができる。
第５図は第４図の回路の動作を説明するだめの説明図で
、図において数字の記入しである４角形は各レジスタを
、またこの記入してあち数字はそのレジスタに格納され
ているデータの数値を示し、矢印の記入しである４角形
は股間比較回路である。
、図において数字の記入しである４角形は各レジスタを
、またこの記入してあち数字はそのレジスタに格納され
ているデータの数値を示し、矢印の記入しである４角形
は股間比較回路である。
第３図に示す場合と異々シ、すべての段間比較回路はす
べてのクロック信号のタイミングにおいて動作している
が、１クロツクごとに第１のレジスタ列及び第２のレジ
スタ列に対し切換えて使用される。すなわち、１つのレ
ジスタ列内における比較では、あるクロック信号のタイ
ミングでは縦続段が奇数番目のレジスタの内容の大小を
比較し、次のクロック信号のタイミングでは縦続段が偶
数番目のレジスタとその後段のレジスタの内容の大小を
比較するが、当該レジスタ列内の比較に使用されない段
間比較回路は他のレジスタ列内の比較に使用される。
べてのクロック信号のタイミングにおいて動作している
が、１クロツクごとに第１のレジスタ列及び第２のレジ
スタ列に対し切換えて使用される。すなわち、１つのレ
ジスタ列内における比較では、あるクロック信号のタイ
ミングでは縦続段が奇数番目のレジスタの内容の大小を
比較し、次のクロック信号のタイミングでは縦続段が偶
数番目のレジスタとその後段のレジスタの内容の大小を
比較するが、当該レジスタ列内の比較に使用されない段
間比較回路は他のレジスタ列内の比較に使用される。
１つのレジスタ列内におけるソート動作は第１図に示す
レジスタ列内におけるソート動作と同様であって、第５
図ＴＯに示すように初期配列されたデータはｎ個（ｎ＝
４の例を示す）のクロック信号のタイミングの後は第５
図Ｔ４で示すように同一レジスタ列内においてはデータ
の大小順の配列となる。
レジスタ列内におけるソート動作と同様であって、第５
図ＴＯに示すように初期配列されたデータはｎ個（ｎ＝
４の例を示す）のクロック信号のタイミングの後は第５
図Ｔ４で示すように同一レジスタ列内においてはデータ
の大小順の配列となる。
列間比較回路（７）ではレジスタ（１ｈ）と（１ｄ）の
内容が比較されているので、第５図（Ｔ４）の例のよう
にレジスタ（１ｄ）の内容が数値１で（１ｈ）の内容が
数値３のときは、レジスタ（１ｄ）の内容がセレクｚ（
８）から出力され、レジスタ（ｌａ） 、 （ｌｂ）
、 （ｌｃ）（１ｄ）のレジスタ列はその内容がレジス
タ（１ｄ）の方に向け１段ずつシフトするよう制御され
る。
内容が比較されているので、第５図（Ｔ４）の例のよう
にレジスタ（１ｄ）の内容が数値１で（１ｈ）の内容が
数値３のときは、レジスタ（１ｄ）の内容がセレクｚ（
８）から出力され、レジスタ（ｌａ） 、 （ｌｂ）
、 （ｌｃ）（１ｄ）のレジスタ列はその内容がレジス
タ（１ｄ）の方に向け１段ずつシフトするよう制御され
る。
このシフトによりレジスタ（１ｄ）の内容は数値２とな
シこれがレジスタ（１ｈ）の内容と比較され、レジスタ
（１ｄ）の内容がセレクタ（８）から出力され、この出
力された方のレジスタ列がシフトされてレジスタ（１ｄ
）の内容が数値５となる。次の比較に＞ ｌ／’１ては
レジスタ（１ｈ）の内容が出力され、この出力されたレ
ジスタ列がシフトされてレジスタ（１ｈ）の内容は数値
４となる。
シこれがレジスタ（１ｈ）の内容と比較され、レジスタ
（１ｄ）の内容がセレクタ（８）から出力され、この出
力された方のレジスタ列がシフトされてレジスタ（１ｄ
）の内容が数値５となる。次の比較に＞ ｌ／’１ては
レジスタ（１ｈ）の内容が出力され、この出力されたレ
ジスタ列がシフトされてレジスタ（１ｈ）の内容は数値
４となる。
このようにして、第４図セレクタ（８）から順次出力さ
れるデータの配列は、第３図のＴ８ の状態のとき第
１図のレジスタ列の各レジスタの内容を順次シフトして
レジスタ（１ｈ）のデータ出力端子ＤＬから出力する場
合と同一となる。
れるデータの配列は、第３図のＴ８ の状態のとき第
１図のレジスタ列の各レジスタの内容を順次シフトして
レジスタ（１ｈ）のデータ出力端子ＤＬから出力する場
合と同一となる。
第１図と第４図、及び第３図と第５図とを比較して明ら
かなように、この発明によって、従来は２ｎ−１個必要
であった比較回路をｎ個に逓減することができ、かつ従
来は２ｈ個のクロック信号に相当する時間が必要であっ
たソート動作をｎ個のクロック信号に相当する時間で完
了することができる。
かなように、この発明によって、従来は２ｎ−１個必要
であった比較回路をｎ個に逓減することができ、かつ従
来は２ｈ個のクロック信号に相当する時間が必要であっ
たソート動作をｎ個のクロック信号に相当する時間で完
了することができる。
なお、以上の説明には特定の数値例を用い、かつ内容の
小さい順に出力する場合を示したが、この発明がこれら
特定の数値例によって限定されるものでなく、また内容
の大きい順に出力する場合にも同様に用いられることは
明らかである。
小さい順に出力する場合を示したが、この発明がこれら
特定の数値例によって限定されるものでなく、また内容
の大きい順に出力する場合にも同様に用いられることは
明らかである。
また、ソートの対象となるデータが１ワードｐビツトで
構成されているが、そのｐビットのうち下位のｑピット
だけが異なる場合はｑピットだけを比較してもよい。
構成されているが、そのｐビットのうち下位のｑピット
だけが異なる場合はｑピットだけを比較してもよい。
以上のように、この発明によれば、必要とする比較回路
の総数を逓減することができ、かつソート動作のために
必裾な時間を短縮することができる。
の総数を逓減することができ、かつソート動作のために
必裾な時間を短縮することができる。
第１図は従来の装置を示すブロック図、第２図は第１図
のレジスタ内の接続を示す接続図、第３図は第１図の回
路の動作を説１明するだめの説明図、第４図はこの発明
の一実施例を示すブロック図、第５図は第４図の回路の
動作を６（？、明するだめの説明図である。 （ｌａ） 、 （ｌｂ） 、 （ｌｃ） 、（ｌｄ）
・−第２のレジスタ列を構成する各レジスタ、（ｌｅ）
、（ｌｆ） 、’ （Ｉｇ） −（１ｈ）・・・第１
のレジスタ列を構成する各レジスタ、（２ａｂ） 、
（２ｂｃ） 、 （２ｃｄ） ＝−それぞれ段間比較回
路、（７）・・・列間比較回路。 なお、図中同一符号は同−又は相当部分を示す。 代理人 鱈 野 信 − 第１図 第３図 ＴｏＴＩＴ２Ｔ３Ｔ４ Ｔ 丁６ 丁７ Ｔｓ手 続
補 正 書（自発） 特許庁長官殿 ］、事件の表示 ｂ・願昭５７−１７５０２７号
２、発明の名称 ソート装置 ３ 補」１：をする者 事件との関係 持ｌ杵出廓（大 作 所 束工ｊ〔都千代田置火の内二丁１−］
２ Ｗａ３’ｔ；名 称（ＧＯｌ、） 三菱電機
株式会社代表者片由仁八部 ４代理人 住 所 東京都千代］」４置火の内二丁目２番
３号５、補正の対象 ｆｌＪ明紐ｊ書の発明の詳細な説明の欄６、補正の内容 （１）明糾誉第１１頁第２ｏ行目「レジスタ」とあるを
「レジスタとその後段のレジスタ」と訂正する。 以上
のレジスタ内の接続を示す接続図、第３図は第１図の回
路の動作を説１明するだめの説明図、第４図はこの発明
の一実施例を示すブロック図、第５図は第４図の回路の
動作を６（？、明するだめの説明図である。 （ｌａ） 、 （ｌｂ） 、 （ｌｃ） 、（ｌｄ）
・−第２のレジスタ列を構成する各レジスタ、（ｌｅ）
、（ｌｆ） 、’ （Ｉｇ） −（１ｈ）・・・第１
のレジスタ列を構成する各レジスタ、（２ａｂ） 、
（２ｂｃ） 、 （２ｃｄ） ＝−それぞれ段間比較回
路、（７）・・・列間比較回路。 なお、図中同一符号は同−又は相当部分を示す。 代理人 鱈 野 信 − 第１図 第３図 ＴｏＴＩＴ２Ｔ３Ｔ４ Ｔ 丁６ 丁７ Ｔｓ手 続
補 正 書（自発） 特許庁長官殿 ］、事件の表示 ｂ・願昭５７−１７５０２７号
２、発明の名称 ソート装置 ３ 補」１：をする者 事件との関係 持ｌ杵出廓（大 作 所 束工ｊ〔都千代田置火の内二丁１−］
２ Ｗａ３’ｔ；名 称（ＧＯｌ、） 三菱電機
株式会社代表者片由仁八部 ４代理人 住 所 東京都千代］」４置火の内二丁目２番
３号５、補正の対象 ｆｌＪ明紐ｊ書の発明の詳細な説明の欄６、補正の内容 （１）明糾誉第１１頁第２ｏ行目「レジスタ」とあるを
「レジスタとその後段のレジスタ」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 第１のデータ入力端子、第２のデータ入力端子、データ
を記憶する記憶素子、上記第１又は第２のデータ入力端
子の信号を切換えて上記記憶素子の信号入力端子に接続
する切換回路、上記信号入力端子の信号を当該記憶素子
に書込むだめのクロック信号の入力端子、及び上記記憶
素子の内容を出力するデータ出力端子を有するレジスタ
をｎ個（ｎは設計によって定められる整数）縦続して構
成し、この縦続の段間において前段のレジスタのデータ
出力端子を後段のレジスタの第１のデータ入力端子に接
続し後段のレジスタのデータ出力端子を前段のレジスタ
の第２のデータ入力端子に接続して構成した第１のレジ
スタ列と、 この第１のレジスタ列と同一構成を有する第２のレジス
タ列と、 上記第１のレジスタ列と上記第２のレジスタ列とに対し
て共通に設けられ同一レジスタ列内において縦続段が互
に隣シ合うレジスタの内容を比較する（ｎ−１）個の股
間比較回路と、 ソートの対象となるデータ列を上記第１及び第２のどジ
スタ列内に適宜配列した後、奇数番目のクロック信号の
タイミングにおいては、上記第１のレジスタ列において
縦続段が奇数番目のレジスタとその後段のレジスタとを
１組とし、上記第２のレジスタ列において縦続段が偶数
番目のレジスタとその後段のレジスタとを１組とし、偶
数番目のクロック信号のタイミングにおいては、上記奇
数番目のクロック信号のタイミングにおいて組み合せら
れなかった互に隣り合うレジスタをそれぞれ１組とし、
上記各１組のデータ出力端子のデータの大小を上記（ｎ
−１）個の段間比較回路のそれぞれの回路で比較し、こ
の比較の結果が所定の論理となる組に対しては、当該組
の各レジスタ内の上記切換回路を制御し当該組内におい
てレジスタ内容を交換する手段と、 上記第１及び第２のレジスタ列の各初段のレジスタの内
容を比較する列間比較回路と、上記段間比較回路におい
てｎ個のクロック信号による比較と比較後の処理とを実
行した後、上記列間比較回路における比較を実行し、こ
の比較結果に従って上記第１又は第２のレジスタ列のい
ずれかの初段のレジスタの内容を出力し、この出力した
方のレジスタ列内のデータ配列を１段だけ前段にシフト
して上記列間比較回路における次の比較データとする手
段とを備えたソート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502782A JPS5965352A (ja) | 1982-10-05 | 1982-10-05 | ソ−ト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17502782A JPS5965352A (ja) | 1982-10-05 | 1982-10-05 | ソ−ト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965352A true JPS5965352A (ja) | 1984-04-13 |
Family
ID=15988931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17502782A Pending JPS5965352A (ja) | 1982-10-05 | 1982-10-05 | ソ−ト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426282A (en) * | 1987-07-22 | 1989-01-27 | Canon Kk | Filter circuit |
| JPH056261A (ja) * | 1991-04-04 | 1993-01-14 | Mitsubishi Electric Corp | データのためのソーテイング装置およびソーテイング方法 |
| JPH0674194U (ja) * | 1993-03-30 | 1994-10-21 | 株式会社トミー | スポーツゲーム装置 |
-
1982
- 1982-10-05 JP JP17502782A patent/JPS5965352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426282A (en) * | 1987-07-22 | 1989-01-27 | Canon Kk | Filter circuit |
| JPH056261A (ja) * | 1991-04-04 | 1993-01-14 | Mitsubishi Electric Corp | データのためのソーテイング装置およびソーテイング方法 |
| JPH0674194U (ja) * | 1993-03-30 | 1994-10-21 | 株式会社トミー | スポーツゲーム装置 |
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