JPH04299614A

JPH04299614A - カウンタ

Info

Publication number: JPH04299614A
Application number: JP6433091A
Authority: JP
Inventors: Katsuhiro Tajiri; 田尻　克博; Shigenari Iwamoto; 岩元　重成
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1991-03-28
Filing date: 1991-03-28
Publication date: 1992-10-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カウンタに関し、さら
に詳しくは半導体集積装置に用いられた場合にノイズの
発生の少ないカウンタに関するものである。

【０００２】

【従来の技術】ディジタル回路において、同期カウンタ
、非同期カウンタ、ジョンソンカウンタ等の様々なカウ
ンタが用いられている。計数回路としてはアップカウン
タ、ダウンカウンタと呼ばれるものが用いられ、所定の
値でキャリアを出力するようなローダブル（ｌｏａｄａ
ｂｌｅ）なカウンタとすることもできる。

【０００３】例えば、図８に示すのはＤフリップフロッ
プ１０１〜１０４を用いた４ビットの同期カウンタであ
り、信号ＣＩが入力されてから基準クロック信号ＣＬＫ
の１６クロック後にキャリーを発生させるものである。このカウンタによれば、その出力Ｑ０〜Ｑ３は表２に示
すような００００から１１１１の昇順となる。従って、
１１１１でキャリーを出力させたい場合には、出力Ｑ０
〜Ｑ３をデコードし、１１１１になったときにキャリー
が出るようにすることができるし、或はそれぞれの出力
Ｑ０〜Ｑ３と記憶された値１１１１との排他的論理和に
よって等しいことを検出するようにすることもできる。

【０００４】一方、ジョンソンカウンタはカウントすべ
き数のシフトレジスタが必要なために普通の計数に使用
されないが、任意の周期をとれることと、ゲートによる
計算出力の組み合わせによって任意の波形が作れること
から、タイミングパルス発生器などに使用されている。

【０００５】

【発明が解決しようとする課題】通常の計数においては
、上述したように００００から１１１１の昇順、あるい
は１１１１から００００の降順を用いている。このため
、表２に示すように例えば１１１１から００００へ遷移
する際に４ビット分のフリップフロップがすべて遷移す
るように、最高４ビットの状態遷移が生じる。特に同期
カウンタの場合には状態遷移が同時に複数起こるが、例
えば半導体装置に組み込まれた場合にそれが雑音の原因
となっており、特にアナログ回路と混在した場合には、
これがＳ／Ｎ比の低下をもたらしていた。

【０００６】このため、全ビットのうち１ビットのみし
か変化しないジョンソンカウンタを用いることが考えら
れるが、上述したようにシフトレジスタの数が増大する
ため、回路面積が増大し、消費電流が大きくなってしま
うという欠点を有している。以上の点に鑑み、本発明は
カウントの際のビットの状態遷移を少なくして、しかも
フリップフロップの数を増やさないようにしたカウンタ
を提供することを課題とする。

【０００７】

【課題を解決する為の手段】本発明は、Ｎ（２≦Ｎ）個
の２ビットジョンソンカウンタを直列に接続して２Ｎビ
ットとなるように構成するか、又はＮ（１≦Ｎ）個の２
ビットジョンソンカウンタと１ビットのカウンタを直列
に接続して２Ｎ＋１ビットとなるように構成され、下位
の２ビットジョンソンカウンタ又は下位の１ビットのカ
ウンタから、上位の２ビットジョンソンカウンタ又は上
位の１ビットのカウンタへ桁上げするように構成された
ことを特徴とするものである。これらのカウンタは同期
型、非同期型に用いることが出来るが、特に同期型のカ
ウンタにおいて有効である。

【０００８】

【作用】本発明のカウンタは表１のような表現の出力を
する。すなわち、計数にあたってビットの遷移は２ビッ
トジョンソンカウンタ１個あたり１個の状態遷移である
ので、２Ｎビットのカウンタの出力の内最高でＮ個であ
り、従来の昇順のカウンタが２Ｎビット中最高２Ｎビッ
ト遷移するのに対し、およそ２分の１となる。

【０００９】また、シフトレジスタの数は従来の昇順・
降順のカウンタと同様の数で足りる。

【００１０】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。図１は本発明の実施例のカウンタを示す図であり
、４ビットの非同期カウンタである。１、２は２ビット
ジョンソンカウンタ、１０、１１、１２、１３はＤフリ
ップフロップ、ＣＬＫは基準クロック信号、ＲＳＴはリ
セット信号、Ａ０、Ａ１、Ａ２、Ａ３はＤフリップフロ
ップ１０乃至１３の正の出力であり、カウンタの出力で
ある。

【００１１】リセット信号ＲＳＴはＤフリップフロップ
１０乃至１３のそれぞれのリセット端子Ｒに入力され、
基準クロック信号ＣＬＫはＤフリップフロップ１０、１
１のクロック入力端子に入力される。Ｄフリップフロッ
プ１０の出力Ａ０はＤフリップフロップ１１のＤ入力端
子に入力され、Ｄフリップフロップ１１の出力Ａ１の反
転出力はＤフリップフロップ１０のＤ入力端子に入力さ
れ、Ｄフリップフロップ１０、１１により、２ビットジ
ョンソンカウンタ１が構成されている。

【００１２】Ｄフリップフロップ１１の出力Ａ１の反転
出力はＤフリップフロップ１２、１３のクロック入力端
子に入力される。また、２ビットジョンソンカウンタ１
と同様に、Ｄフリップフロップ１２の出力Ａ２はＤフリ
ップフロップ１３のＤ入力端子に入力され、Ｄフリップ
フロップ１３の出力Ａ３の反転出力はＤフリップフロッ
プ１２のＤ入力端子に入力され、Ｄフリップフロップ１
２、１３により、２ビットジョンソンカウンタ２が構成
されている。

【００１３】このようにして、２ビットジョンソンカウ
ンタ１、２を２個直列に接続し、４ビットのカウンタを
構成している。このような構成において、図２に示すク
ロックチャートを参照して動作を説明する。リセット信
号ＲＳＴが入力されている状態（ＲＳＴ＝Ｌ）ではすべ
てのカウンタ出力は０である。ここで、リセット信号Ｒ
ＳＴが解除されると（ＲＳＴ＝Ｈ）、カウンタは計数を
開始し、基準クロック信号ＣＬＫの立ち上がりでカウン
トされる。

【００１４】２ビットジョンソンカウンタ１の出力Ａ１
、Ａ０は００、０１、１１、１０、００、・・・と計数
され、通常のジョンソンカウンタの動作をする。２ビッ
トジョンソンカウンタ１の出力が１０となった次の基準
クロック信号ＣＬＫの立ち上がりで、上位の２ビットジ
ョンソンカウンタ２に桁上げされ、上位の２ビットジョ
ンソンカウンタ２が計数される。例えば上記のようにＤ
フリップフロップ１１の出力Ａ１の反転出力を、Ｄフリ
ップフロップ１２、１３の基準クロック信号とすると、
上位の２ビットジョンソンカウンタ２の出力Ａ３、Ａ２
は、図２に示すように出力Ａ１の反転出力を基準に下位
２ビットと同様に００、０１、１１、１０、００、・・
・と状態遷移する。

【００１５】表１は本実施例の出力Ａ０〜Ａ３の出力を
示す表である。表からわかるように、同時に出力が遷移
するのは最高２ビットであって、従来のような４ビット
全てが変化するものではない。本発明は２Ｎビットのカ
ウンタであれば、同時に出力が変化するのは最高Ｎビッ
トであり、従来のカウンタに比べ状態遷移が半分の割合
となる。従って、状態変化によるリップル等の雑音を減
少することができる。

【００１６】２ビットジョンソンカウンタは、それぞれ
２ビットで４状態を表すことが出来るため、３ビット以
上のジョンソンカウンタを用いた場合に必要な脱出ルー
プなどの処理をする必要がなく、カウンタの自走により
カウントを続けることが出来る。また、フリップフロッ
プの数も従来の昇順や降順のカウンタと同じ数で構成で
きる。

【００１７】なお、本実施例では２ビットジョンソンカ
ウンタ１の出力が１０となった場合に上位カウンタに桁
上げされ、次のクロックで上位の２ビットジョンソンカ
ウンタの状態遷移をするようにしたが、０１、１１、０
０のような場合に桁上げして上位の２ビットジョンソン
カウンタの状態遷移をするようにしてもよい。また、奇
数ビットのカウンタが必要な場合には、上記のカウンタ
にフリップフロップからなる１ビットのカウンタを１個
追加して直列に接続すればよい。すなわち、前記偶数ビ
ットのカウンタの最上位または最下位または２ビットジ
ョンソンカウンタ間のいずれかに１ビットカウンタを設
ける。例えば１ビットのカウンタが最上位に設けられる
場合、その１ビットカウンタに接続されている２ビット
ジョンソンカウンタの出力が所定の出力となったとき、
桁上げして最上位ビットを１カウント進めるように構成
すればよい。図３に４ビットのカウンタに１ビットのカ
ウンタ１４を直列に接続した５ビットのカウンタの例を
示す。図３のカウンタでは最上位ビットＡ３の反転出力
を基準クロック信号として、この追加されたフリップフ
ロップの状態を遷移するようにしている。

【００１８】１ビットのカウンタを最下位に設けた場合
、１ビットのカウンタの出力を基に上位の２ビットジョ
ンソンカウンタの桁上げを行うようにする。また、１ビ
ットのカウンタが前記２ビットジョンソンカウンタ間に
設けられる場合にも同様に下位カウンタから上位カウン
タに桁上げすればよい。図４は本発明の他の実施例を示
す図であり、４ビット１６進同期カウンタであって、１
６クロック目にキャリーを発生するようにしたものであ
る。

【００１９】図において、３、４は２ビットジョンソン
カウンタ、２０、２１、２２、２３はＤフリップフロッ
プであり、２４はＮＡＮＤ回路、２５はＮＯＴ回路、２
６はＡＮＤ回路、２７〜３０はＭＯＳスイッチである。基準クロック信号ＣＬＫは全てのクロック入力端子に入
力され、すべてのＤフリップフロップは基準クロック信
号ＣＬＫに同期して動作する。

【００２０】Ｄフリップフロップ２０、２１により、２
ビットジョンソンカウンタ３が構成され、出力Ｓ１、Ｓ
０を出力する。これは実施例１の２ビットジョンソンカ
ウンタ１と同一の構成である。Ｄフリップフロップ２０
の出力Ｓ０の反転出力とＤフリップフロップ２１の出力
Ｓ１はＮＡＮＤ回路２４に入力され、出力Ｓ１、Ｓ０が
１０のときにＮＡＮＤ回路２４の出力はＬになり、その
信号はＮＯＴ回路２５による反転信号と共にＭＯＳスイ
ッチ２７〜３０に入力され、ＭＯＳスイッチ２７〜３０
を制御する。ＮＯＴ回路２５の出力はＡＮＤ回路２６に
も入力される。

【００２１】Ｄフリップフロップ２２、２３で２ビット
ジョンソンカウンタ４が構成される。Ｄフリップフロッ
プ２２のＤ入力端子にはＭＯＳスイッチ２７、２８を介
してＤフリップフロップ２２の出力Ｓ２か、Ｄフリップ
フロップ２３の出力Ｓ３の反転出力が入力される。同様
にＤフリップフロップ２３のＤ入力端子にはＭＯＳスイ
ッチ２９、３０を介してＤフリップフロップ２３の出力
Ｓ３か、Ｄフリップフロップ２２の出力Ｓ２が入力され
る。

【００２２】また、Ｄフリップフロップ２２の出力Ｓ２
の反転出力とＤフリップフロップ２３の出力Ｓ３はＡＮ
Ｄ回路２６に入力される。以上のような構成において、
図５に示すクロックチャートを参照して動作を説明する
。２ビットジョンソンカウンタ３の動作は実施例１と同
様であり、基準クロック信号ＣＬＫに同期して、その出
力Ｓ１、Ｓ０は００、０１、１１、１０、００、・・・
とカウントされる。出力Ｓ１、Ｓ０が００、０１、１１
の間はＮＡＮＤ回路２４の出力はＨになっており、ＮＯ
Ｔ回路２５の出力はＬになっているため、ＭＯＳスイッ
チ２７と２９がオンし、ＭＯＳスイッチ２８と３０がオ
フしている。このため、Ｄフリップフロップ２２のＤ入
力端子にはＤフリップフロップ２２の出力Ｓ２が入力さ
れ、Ｄフリップフロップ２３のＤ入力端子にはＤフリッ
プフロップ２３の出力Ｓ３が入力されているため、２ビ
ットジョンソンカウンタ４の出力Ｓ２、Ｓ３の状態は遷
移しない。

【００２３】２ビットジョンソンカウンタ３の出力Ｓ１
、Ｓ０が１０となると、ＮＡＮＤ回路２４の出力はＬに
なり、ＮＯＴ回路２５の出力はＨとなっているため、Ｍ
ＯＳスイッチ２７と２９がオフし、ＭＯＳスイッチ２８
と３０がオンする。このため、Ｄフリップフロップ２２
のＤ入力端子にはＤフリップフロップ２３の出力Ｓ２の
反転出力が入力され、Ｄフリップフロップ２３のＤ入力
端子にはＤフリップフロップ２２の出力Ｓ２が入力され
るため、２ビットジョンソンカウンタ４がカウントされ
、状態を遷移させる。すなわち、図５に示すようなクロ
ック図となる。

【００２４】ＡＮＤ回路２６の出力はカウンタの出力Ｓ
３、Ｓ２、Ｓ１、Ｓ０が１０１０、すなわち１６クロッ
ク目でキャリー出力がＨとなる。以上のように本実施例
は本発明を同期カウンタに適用した例であるが、同期カ
ウンタでは各ビットが全く同時に状態を遷移させるため
、ビットの状態遷移の数は雑音特性に極めて直接的に影
響する。従って、本発明は同期カウンタに適用したとき
に特に有効である。

【００２５】なお、本実施例では下位の２ビットジョン
ソンカウンタ３の出力Ｓ０、Ｓ１の論理積によって上位
の２ビットジョンソンカウンタ４の出力Ｓ２、Ｓ３を制
御している。６ビットのカウンタの場合、下位の２ビッ
トジョンソンカウンタの出力Ｓ０、Ｓ１の論理積と上位
の２ビットジョンソンカウンタの出力Ｓ２、Ｓ３との論
理積によって、更に上位の２ビットジョンソンカウンタ
の出力Ｓ４、Ｓ５を制御するようにする。キャリーを発
生させる場合、出力Ｓ４、Ｓ５を制御した論理積と出力
Ｓ４、Ｓ５との論理積によって発生させればよい。この
ように同期カウンタでは下位の２ビットジョンソンカウ
ンタの出力が、それより上位の２ビットジョンソンカウ
ンタに出力されており、最終の論理積によってキャリー
を発生させることができる。

【００２６】また、ＭＯＳスイッチ２７と２８及びＤフ
リップフロップ２２のような組合わせをセル化すると、
何ビットのカウンタにも対応でき、設計においても簡単
に必要なビット数のカウンタを設計できると共に、チッ
プ面積の縮小にも寄与する。この実施例においては、Ｍ
ＯＳスイッチを用いたが、ＮＡＮＤ回路やＯＲ回路によ
るマルチプレクサを用いても実現が可能である。

【００２７】本発明のカウンタはビットの状態遷移の数
が少なく、遷移の変化が速いので従来の同期カウンタに
比べても、キャリーの発生が速い。しかし、ビット数が
増大した場合、最下位ビットの情報は各論理積回路を通
過して最終の論理積に達するため、ゲート遅延によりキ
ャリーの発生が遅れることになる。従って、同期カウン
タのようにタイミングの同時性が必要な場合には、上述
したような遅延が問題となる場合がある。これを防ぐに
は、キャリーを発生するための論理積回路に各２ビット
ジョンソンカウンタの２ビットの出力の論理積を入力さ
せる、いわゆるキャリールックアヘッド方式を用いれば
さらによい。

【００２８】図６は本発明のさらに他の実施例であって
、上記実施例２の同期カウンタを用いたローダブルカウ
ンタであり、任意の数が入力され、カウンタの値がその
値になると、キャリーを発生するものである。図におい
て、５、６は２ビットジョンソンカウンタ、４０はロー
ドバス、４１〜４４はＡＮＤ回路、４５〜５０はＥＸ−
ＯＲ回路もしくはＥＸ−ＯＲ−ＮＯＴ回路（以下、これ
らを単にＥＸ−ＯＲ回路と呼ぶ）、５１は負論理・論理
和（＝正論理ＮＡＮＤ）回路、５２はＮＯＴ回路である
。

【００２９】ロードバス４０はＬＤ３〜ＬＤ０の４ビッ
トロード用のバスであり、昇順で表せられた００００乃
至１１１１の任意の数が入力され、それぞれＥＸ−ＯＲ
回路に入力される。ここで、ＬＤ０とＬＤ１がＥＸ−Ｏ
Ｒ回路４９に入力され、ＬＤ２とＬＤ３がＥＸ−ＯＲ回
路５０に入力されているのは、本発明のカウンタの値の
表現が昇順ではないためである。すなわち、ＬＤ０とＬ
Ｄ１の排他的論理和及びＬＤ２とＬＤ３の排他的論理和
をとり、それぞれを０ビット、２ビットに置き換えるこ
とにより昇順で表現される値と本発明のカウンタで表現
される値とを比較できるようになる。つまり、昇順表現
で００、０１は００、０１のままであり、１０、１１は
１１、１０に変換され、昇順で表現されるものが、本発
明のカウンタの表現に変換される。本実施例ではロード
入力側の表現を変換したが、カウンタの出力側の排他的
論理和をとって変換してもよい。

【００３０】ＡＮＤ回路４１〜４４はキャリーが発生し
たときに各フリップフロップをリセットするためのもの
である。本実施例においては、リセット信号ＲＮが解除
されると、カウントを開始する。カウンタの出力Ｓ３、
Ｓ２、Ｓ１、Ｓ０がそれぞれＥＸ−ＯＲ回路４５、４６
、４７、４８に入力され、出力Ｓ０とＥＸ−ＯＲ回路４
９の出力とが比較され、出力Ｓ１とＬＤ１とが比較され
、出力Ｓ２とＥＸ−ＯＲ回路５０の出力とが比較され、
出力Ｓ３とＬＤ３とが比較される。すべての値が等しい
と負論理・論理和回路５１の出力がＬになり、ＡＮＤ回
路４１〜４４を介して各フリップフロップをリセットす
ると共に、ＮＯＴ回路５２を通してキャリー出力がＨに
なる。

【００３１】図７は上記のローダブルカウンタの動作を
示すクロックチャートであり、左半分はロード入力値が
１１１０（＝ＥＨ　）、右半分はロード入力値が１０１
０（＝ＡＨ　）のときのキャリーの発生を示している。図からもわかるようにＥＨ　が入力されているときは、
出力Ｓ３〜Ｓ０が１０１１、すなわちリセットされてか
ら１４番目の基準クロック信号でキャリーが発生し、Ａ
Ｈ　が入力されているときは、出力Ｓ３〜Ｓ０が１１１
１、すなわちリセットされてから１０番目の基準クロッ
ク信号でキャリーが発生しており、それぞれロード入力
値１１１０、１０１０に対応した時にキャリーを発生さ
せることが出来る。

【００３２】本発明は、上記の実施例に限定されること
なく、本発明の技術思想の内であれば、例えば論理積回
路の代わりに論理和回路や排他的論理和回路を用いたり
、フリップフロップ回路にＪＫフリップフロップ回路を
用いたりといった、種種の変更、置換、改良が可能であ
る。

【００３３】

【表１】

【００３４】

【表２】

【００３５】

【発明の効果】本発明によれば、カウンタの計数に際し
てビットの状態が最高２ビットジョンソンカウンタの数
、すなわち全ビット数の半分しか遷移せず、従来のよう
に全ビット遷移するようなことがないので、フリップフ
ロップの状態遷移による雑音を低減でき、特にアナログ
回路と混在した半導体装置において有効である。しかも
、シフトレジスタまたはフリップフロップを従来の昇順
カウンタと同じ数で構成することができる。

【００３６】本発明のカウンタは同期式、非同期式、ロ
ード式のいずれにも対応でき、特に同期式のカウンタと
したときには、雑音の低減効果は大きい。また、従来の
昇順表示の値をロードしてキャリーを発生することも、
簡単な回路で構成できる。また、ビットの状態遷移が少
ないため、低消費電流にすることが可能である。

【図面の簡単な説明】

【図１】本発明の非同期カウンタを示す図である。

【図２】図１に示される本発明の非同期カウンタの動作
を示すクロックチャートである。

【図３】本発明の奇数の非同期カウンタを示す図である
。

【図４】本発明の同期カウンタを示す図である。

【図５】図４に示される本発明の同期カウンタの動作を
示すクロックチャートである。

【図６】本発明のローダブル同期カウンタを示す図であ
る。

【図７】図６に示される本発明の同期カウンタの動作を
示すクロックチャートである。

【図８】従来のカウンタを示す図である。

【符号の説明】

１、２、３、４　　２ビットジョンソンカウンタ１０、
１１、１２、１３、２０、２１、２２、２３　　Ｄフリ
ップフロップ

Claims

【特許請求の範囲】

【請求項１】Ｎ（２≦Ｎ）個の２ビットジョンソンカウ
ンタを直列に接続して２Ｎビットとなるように構成する
か、又はＮ（１≦Ｎ）個の２ビットジョンソンカウンタ
と１ビットのカウンタを直列に接続して２Ｎ＋１ビット
となるように構成され、下位の２ビットジョンソンカウ
ンタ又は下位の１ビットのカウンタから、上位の２ビッ
トジョンソンカウンタ又は上位の１ビットのカウンタへ
桁上げするように構成されたことを特徴とするカウンタ
。