JPH05183424A - フィールド・プログラマブル・ゲート・アレイ - Google Patents
フィールド・プログラマブル・ゲート・アレイInfo
- Publication number
- JPH05183424A JPH05183424A JP3346777A JP34677791A JPH05183424A JP H05183424 A JPH05183424 A JP H05183424A JP 3346777 A JP3346777 A JP 3346777A JP 34677791 A JP34677791 A JP 34677791A JP H05183424 A JPH05183424 A JP H05183424A
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- JP
- Japan
- Prior art keywords
- output
- logic
- buffer
- selector
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- Pending
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Abstract
(57)【要約】
【目的】 論理ブロックの設計上において駆動能力の大
きいバッファの必要性が生じた場合に、そのような要求
に柔軟に対応して配線設計の自由度を向上させることの
できるＦＰＧＡを提供する。 【構成】 ロジック部４２の後段には、少なくとも１つ
の出力バッファが駆動能力の異なる出力バッファ群４６
が設けられ、そのロジック部４２と出力バッファ群４６
との間にはバッファセレクタ４４が、出力バッファ群４
６の後段には出力ラインセレクタ４８が、それぞれ設け
られている。設計途中であるいは設計変更が生じ、駆動
能力の大きいバッファが必要になった場合には、ロジッ
ク部４２の任意の出力端子を駆動能力の大きい出力バッ
ファ４６ｂに接続でき、さらにその出力を任意の出力ラ
インに送出することができる。
きいバッファの必要性が生じた場合に、そのような要求
に柔軟に対応して配線設計の自由度を向上させることの
できるＦＰＧＡを提供する。 【構成】 ロジック部４２の後段には、少なくとも１つ
の出力バッファが駆動能力の異なる出力バッファ群４６
が設けられ、そのロジック部４２と出力バッファ群４６
との間にはバッファセレクタ４４が、出力バッファ群４
６の後段には出力ラインセレクタ４８が、それぞれ設け
られている。設計途中であるいは設計変更が生じ、駆動
能力の大きいバッファが必要になった場合には、ロジッ
ク部４２の任意の出力端子を駆動能力の大きい出力バッ
ファ４６ｂに接続でき、さらにその出力を任意の出力ラ
インに送出することができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の論理ブロックと
複数の配線ブロック（配線ステーション）とを有するフ
ィールド・プログラマブル・ゲート・アレイ（以下、Ｆ
ＰＧＡという）の改良に関する。
複数の配線ブロック（配線ステーション）とを有するフ
ィールド・プログラマブル・ゲート・アレイ（以下、Ｆ
ＰＧＡという）の改良に関する。
【０００２】
【従来の技術】数千ゲート以上の規模を有し、ユーザー
がプログラム可能なＦＰＧＡが活用されている。周知の
ように、このＦＰＧＡには、多数の論理ブロックをマト
リクス配列し、また、それらの間に結線を行う配線ブロ
ックをマトリクス配列したいわゆるセルアレイタイプの
ＦＰＧＡがある。
がプログラム可能なＦＰＧＡが活用されている。周知の
ように、このＦＰＧＡには、多数の論理ブロックをマト
リクス配列し、また、それらの間に結線を行う配線ブロ
ックをマトリクス配列したいわゆるセルアレイタイプの
ＦＰＧＡがある。
【０００３】図２には、従来のＦＰＧＡにおける論理ブ
ロックの内部概略構成が示されている。この図２に示さ
れるように、論理ブロック１０は、パラレル複数ビット
で構成される入力データをロジック演算し、その演算結
果を１又は複数のロジック出力端子１０ａに出力するロ
ジック部１２と、その後段に設けられ出力ライン１５の
選択を行うセレクタ１４と、さらに各出力ラインに設け
られた出力バッファ群１６と、で構成される。ここで、
従来においては、各出力バッファ１６ａは互いに同じ駆
動能力を有しており、演算結果は出力バッファ１６ａに
てドライブされて出力ライン１５に送出される。なお、
その出力は、通常、１または複数の配線ブロックを介し
て、他の論理ブロック１０あるいは外部に出力される。
ロックの内部概略構成が示されている。この図２に示さ
れるように、論理ブロック１０は、パラレル複数ビット
で構成される入力データをロジック演算し、その演算結
果を１又は複数のロジック出力端子１０ａに出力するロ
ジック部１２と、その後段に設けられ出力ライン１５の
選択を行うセレクタ１４と、さらに各出力ラインに設け
られた出力バッファ群１６と、で構成される。ここで、
従来においては、各出力バッファ１６ａは互いに同じ駆
動能力を有しており、演算結果は出力バッファ１６ａに
てドライブされて出力ライン１５に送出される。なお、
その出力は、通常、１または複数の配線ブロックを介し
て、他の論理ブロック１０あるいは外部に出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＰＧＡにおいては、各出力バッファが互いに同じ
駆動能力を有するために、論理設計上、不自由さがあっ
た。
来のＦＰＧＡにおいては、各出力バッファが互いに同じ
駆動能力を有するために、論理設計上、不自由さがあっ
た。
【０００５】その具体例を説明する。ＦＰＧＡにおいて
は、一般に、論理ブロック間の経路が長距離になった場
合の便宜として、ラインの途中に駆動能力の大きい長距
離用バッファが介在された長距離用ラインが予め設けら
れている。ここで、その長距離用ラインは、通常、論理
ブロックの複数の出力端子のうち特定のものが接続され
ている。したがって、ある出力端子が既に前記長距離配
線ラインに接続されている場合で、さらに他の出力端子
がその長距離用ラインを要求した時には、当該論理ブロ
ックから離れている空き状態の他の長距離用ラインを用
いなければならず、そこまでの無駄なかつ煩雑な配線を
行わなければならない。
は、一般に、論理ブロック間の経路が長距離になった場
合の便宜として、ラインの途中に駆動能力の大きい長距
離用バッファが介在された長距離用ラインが予め設けら
れている。ここで、その長距離用ラインは、通常、論理
ブロックの複数の出力端子のうち特定のものが接続され
ている。したがって、ある出力端子が既に前記長距離配
線ラインに接続されている場合で、さらに他の出力端子
がその長距離用ラインを要求した時には、当該論理ブロ
ックから離れている空き状態の他の長距離用ラインを用
いなければならず、そこまでの無駄なかつ煩雑な配線を
行わなければならない。
【０００６】また、図３に示すように、一般に、配線ブ
ロック２０内には、配線遅延を小さくするための駆動能
力の大きいバッファ２２が特定ラインに設けられている
が、そのバッファが既に使用されている場合で、他の出
力端子がそのようなバッファを要求した時には、上記と
同様の問題が生じていた。すなわち、図に破線で示され
るように、空き状態にあるバッファまで余計な配線が必
要とされていた。
ロック２０内には、配線遅延を小さくするための駆動能
力の大きいバッファ２２が特定ラインに設けられている
が、そのバッファが既に使用されている場合で、他の出
力端子がそのようなバッファを要求した時には、上記と
同様の問題が生じていた。すなわち、図に破線で示され
るように、空き状態にあるバッファまで余計な配線が必
要とされていた。
【０００７】そして、この問題は、一度論理設計を行っ
た後に、設計変更により一部にファンアウトが増した場
合にも生じていた。すなわち図４（Ａ）に示すように、
ファンアウトがいま“２”と仮定して、ＯＡ，ＯＢの配
線がされた後にさらにＯＣの配線が必要となった場合に
は、（Ｂ）に示すように、ＯＡ，ＯＢにバッファが挿入
されるように設計し直さなければならなかった。
た後に、設計変更により一部にファンアウトが増した場
合にも生じていた。すなわち図４（Ａ）に示すように、
ファンアウトがいま“２”と仮定して、ＯＡ，ＯＢの配
線がされた後にさらにＯＣの配線が必要となった場合に
は、（Ｂ）に示すように、ＯＡ，ＯＢにバッファが挿入
されるように設計し直さなければならなかった。
【０００８】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、論理ブロックの設計において、
駆動能力の大きいバッファの必要性が生じた場合に、そ
の要求に柔軟に対処でき、配線設計の自由度を向上でき
るＦＰＧＡを提供することにある。
のであり、その目的は、論理ブロックの設計において、
駆動能力の大きいバッファの必要性が生じた場合に、そ
の要求に柔軟に対処でき、配線設計の自由度を向上でき
るＦＰＧＡを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、プログラム可能な複数の論理ブロック
と、それら論理ブロック間の入出力結線を含めた配線を
行うプログラム可能な複数の配線ブロックと、を有する
フィールド・プログラマブル・ゲート・アレイにおい
て、前記各論理ブロックは、入力されたデータのロジッ
ク演算を行う回路であって、演算結果を出力する複数の
ロジック出力端子をもつロジック部と、前記ロジック部
の後段に互いに並列的に配置された複数の出力バッファ
であって、少なくとも１つが他と異なる駆動能力をもつ
出力バッファ群と、前記ロジック部と前記出力バッファ
群との間に設けられ、前記ロジック部の出力をプログラ
ム指定された前記出力バッファに入力させるバッファセ
レクタと、を含むことを特徴とする。
に、本発明は、プログラム可能な複数の論理ブロック
と、それら論理ブロック間の入出力結線を含めた配線を
行うプログラム可能な複数の配線ブロックと、を有する
フィールド・プログラマブル・ゲート・アレイにおい
て、前記各論理ブロックは、入力されたデータのロジッ
ク演算を行う回路であって、演算結果を出力する複数の
ロジック出力端子をもつロジック部と、前記ロジック部
の後段に互いに並列的に配置された複数の出力バッファ
であって、少なくとも１つが他と異なる駆動能力をもつ
出力バッファ群と、前記ロジック部と前記出力バッファ
群との間に設けられ、前記ロジック部の出力をプログラ
ム指定された前記出力バッファに入力させるバッファセ
レクタと、を含むことを特徴とする。
【００１０】また、本発明は、前記出力バッファ群の後
段に複数の出力ラインを選択する出力ラインセレクタが
設けられたことを特徴とする。
段に複数の出力ラインを選択する出力ラインセレクタが
設けられたことを特徴とする。
【００１１】
【作用】上記構成では、出力バッファのうち少なくとも
１つが他と異なる駆動能力を有しており、バッファセレ
クタの選択によって、ロジック部の出力を任意の出力バ
ッファに送ることができる。したがって、例えば駆動能
力の大きいバッファの要求が生じた時にその要求に柔軟
に対応でき、遠回りな配線を解消しまた初めから設計を
やり直す煩雑さを軽減できる。
１つが他と異なる駆動能力を有しており、バッファセレ
クタの選択によって、ロジック部の出力を任意の出力バ
ッファに送ることができる。したがって、例えば駆動能
力の大きいバッファの要求が生じた時にその要求に柔軟
に対応でき、遠回りな配線を解消しまた初めから設計を
やり直す煩雑さを軽減できる。
【００１２】ここで、設計の自由度をさらに高めるため
には、出力バッファ群の後段に出力ラインセレクタを設
ける。このような構成によれば、バッファセレクタ及び
出力ラインセレクタを駆使して、ロジック部の出力を任
意のバッファに送ることができる共にバッファからの出
力を任意の出力ラインに送出できる。
には、出力バッファ群の後段に出力ラインセレクタを設
ける。このような構成によれば、バッファセレクタ及び
出力ラインセレクタを駆使して、ロジック部の出力を任
意のバッファに送ることができる共にバッファからの出
力を任意の出力ラインに送出できる。
【００１３】なお、出力バッファの個数は、ロジック部
の出力端子数に限られず、それ以上であっても良い。ま
た、各出力バッファの駆動能力は、２つ以上、あるいは
すべて異ならせても良い。
の出力端子数に限られず、それ以上であっても良い。ま
た、各出力バッファの駆動能力は、２つ以上、あるいは
すべて異ならせても良い。
【００１４】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１５】図１には、本発明に係るＦＰＧＡの要部構
成が示されており、図１は論理ブロック４０の内部構成
を示すものである。
成が示されており、図１は論理ブロック４０の内部構成
を示すものである。
【００１６】図１において、本実施例における論理ブロ
ック４０は、図２に示したロジック部と同様の機能を有
するロジック部４２と、その後段に設けられたバッファ
セレクタ４４と、その後段に設けられた出力バッファ群
４６と、そのさらに後段に設けられた出力ラインセレク
タ４８と、で構成される。
ック４０は、図２に示したロジック部と同様の機能を有
するロジック部４２と、その後段に設けられたバッファ
セレクタ４４と、その後段に設けられた出力バッファ群
４６と、そのさらに後段に設けられた出力ラインセレク
タ４８と、で構成される。
【００１７】出力バッファ群４６は、本実施例におい
て、ロジック部の出力が３つであるのに対し、４つの出
力バッファが設けられており、出力バッファ４６ａは互
いに同一の駆動能力を有し、一方、出力バッファ４６ｂ
は、駆動能力の大きいものである。
て、ロジック部の出力が３つであるのに対し、４つの出
力バッファが設けられており、出力バッファ４６ａは互
いに同一の駆動能力を有し、一方、出力バッファ４６ｂ
は、駆動能力の大きいものである。
【００１８】バッファセレクタ４４は、ロジック部４２
の出力をいずれかの出力バッファに送出するものであ
り、出力ラインセレクタ４８は、各出力バッファからの
出力をいずれかの出力ラインに選択出力するものであ
る。なお、この論理ブロック４０の出力は、上記の如く
配線ステーションである配線ブロックに送られている。
の出力をいずれかの出力バッファに送出するものであ
り、出力ラインセレクタ４８は、各出力バッファからの
出力をいずれかの出力ラインに選択出力するものであ
る。なお、この論理ブロック４０の出力は、上記の如く
配線ステーションである配線ブロックに送られている。
【００１９】以上のように、本実施例の論理ブロック４
０には、駆動能力の大きい出力バッファ４６ｂが設けら
れているので、例えば、３つの出力バッファ４６ａを用
いて設計を行った後に、１つの出力ライン上でファンア
ウトが増えた場合、駆動能力の大きい出力バッファ４６
ｂに切り替えて信号の駆動を行うことができるので、不
必要なかつ遠回しな配線を行わなくて済むという利点が
ある。
０には、駆動能力の大きい出力バッファ４６ｂが設けら
れているので、例えば、３つの出力バッファ４６ａを用
いて設計を行った後に、１つの出力ライン上でファンア
ウトが増えた場合、駆動能力の大きい出力バッファ４６
ｂに切り替えて信号の駆動を行うことができるので、不
必要なかつ遠回しな配線を行わなくて済むという利点が
ある。
【００２０】勿論、本実施例では１つの出力バッファの
み駆動能力を異ならせたが、複数の出力バッファの駆動
能力を異ならせるのでよく、全ての駆動バッファの駆動
能力を異ならせても良い。ＦＰＧＡの用途に応じて設定
することが望ましい。
み駆動能力を異ならせたが、複数の出力バッファの駆動
能力を異ならせるのでよく、全ての駆動バッファの駆動
能力を異ならせても良い。ＦＰＧＡの用途に応じて設定
することが望ましい。
【００２１】なお、本実施例では、４つの出力バッファ
を設けたが、ロジック部の出力と同数以上であれば出力
バッファ群４６の機能を果たすことができる。本実施例
では、通常の３つに加えて駆動能力の異なる出力バッフ
ァを１つ設けたが、このような構成によれば、必要に応
じて駆動能力の大きい出力バッファを用いることができ
るという利点がある。すなわち、使用しないときに駆動
能力の大きい出力バッファをプログラムによりオフ状態
にすれば、不必要な電力消費を回避できるという利点が
ある。なお、図示されてはいないが、ロジック部４２及
びセレクタ４４，４８は、ＦＰＧＡに設けられたプログ
ラム記憶部によりコントロールされている。 ところ
で、図１における出力ラインセレクタ４８を除去した構
成で、ＦＰＧＡを構成することもできる。すなわち、図
１におけるロジック部４２の後段に、バッファセレクタ
４４及び出力バッファ群４６を設け、その各出力バッフ
ァ４６の出力端子を各出力ラインに接続した構成であ
る。図１に示した構成に比べ、配線設計の自由度は若干
落ちるが、上述した効果を得つつ構造の簡易化による集
積度の向上を図ることができる。なお、この構成の場合
には、出力バッファの数に合わせて出力ラインの数が設
定される。
を設けたが、ロジック部の出力と同数以上であれば出力
バッファ群４６の機能を果たすことができる。本実施例
では、通常の３つに加えて駆動能力の異なる出力バッフ
ァを１つ設けたが、このような構成によれば、必要に応
じて駆動能力の大きい出力バッファを用いることができ
るという利点がある。すなわち、使用しないときに駆動
能力の大きい出力バッファをプログラムによりオフ状態
にすれば、不必要な電力消費を回避できるという利点が
ある。なお、図示されてはいないが、ロジック部４２及
びセレクタ４４，４８は、ＦＰＧＡに設けられたプログ
ラム記憶部によりコントロールされている。 ところ
で、図１における出力ラインセレクタ４８を除去した構
成で、ＦＰＧＡを構成することもできる。すなわち、図
１におけるロジック部４２の後段に、バッファセレクタ
４４及び出力バッファ群４６を設け、その各出力バッフ
ァ４６の出力端子を各出力ラインに接続した構成であ
る。図１に示した構成に比べ、配線設計の自由度は若干
落ちるが、上述した効果を得つつ構造の簡易化による集
積度の向上を図ることができる。なお、この構成の場合
には、出力バッファの数に合わせて出力ラインの数が設
定される。
【００２２】
【発明の効果】以上説明したように、本発明に係るフィ
ールド・プログラマブル・ゲート・アレイによれば、論
理ブロックの設計上、駆動能力の大きいバッファの必要
性が生じた場合にそのような要求に柔軟に対応すること
ができ、配線設計の自由度を向上させることができる。
ールド・プログラマブル・ゲート・アレイによれば、論
理ブロックの設計上、駆動能力の大きいバッファの必要
性が生じた場合にそのような要求に柔軟に対応すること
ができ、配線設計の自由度を向上させることができる。
【図１】本発明に係るＦＰＧＡにおける論理ブロックの
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図２】従来のＦＰＧＡの論理ブロックにおける内部構
成を示すブロック図である。
成を示すブロック図である。
【図３】長距離配線状態を示す説明図である。
【図４】ファンアウトが増加した場合の配線を示す説明
図である。
図である。
４０ 論理ブロック ４２ ロジック部 ４４ バッファセレクタ ４６ 出力バッファ群 ４８ 出力ラインセレクタ
Claims (2)
- 【請求項１】 プログラム可能な複数の論理ブロック
と、それら論理ブロック間の入出力結線を含めた配線を
行うプログラム可能な複数の配線ブロックと、を有する
フィールド・プログラマブル・ゲート・アレイにおい
て、 前記各論理ブロックは、 入力されたデータのロジック演算を行う回路であって、
演算結果を出力する複数のロジック出力端子をもつロジ
ック部と、 前記ロジック部の後段に互いに並列的に配置された複数
の出力バッファであって、少なくとも１つが他と異なる
駆動能力をもつ出力バッファ群と、 前記ロジック部と前記出力バッファ群との間に設けら
れ、前記ロジック部の出力をプログラム指定された前記
出力バッファに入力させるバッファセレクタと、 を含むことを特徴とするフィールド・プログラマブル・
ゲート・アレイ。 - 【請求項２】 前記出力バッファ群の後段に、複数の出
力ラインのいずれかを選択する出力ラインセレクタが設
けられたことを特徴とする請求項１記載のフィールド・
プログラマブル・ゲート・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346777A JPH05183424A (ja) | 1991-12-27 | 1991-12-27 | フィールド・プログラマブル・ゲート・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346777A JPH05183424A (ja) | 1991-12-27 | 1991-12-27 | フィールド・プログラマブル・ゲート・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183424A true JPH05183424A (ja) | 1993-07-23 |
Family
ID=18385750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346777A Pending JPH05183424A (ja) | 1991-12-27 | 1991-12-27 | フィールド・プログラマブル・ゲート・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224518A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1991
- 1991-12-27 JP JP3346777A patent/JPH05183424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009224518A (ja) * | 2008-03-14 | 2009-10-01 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
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