KR100206471B1 - 동기식 전송시스템의 데이터통신채널 처리장치 - Google Patents

Abstract

본 발명은 동기식 전송시스템에서 네트워크엘레먼트간의 데이터통신채널을 처리하는 모든 장치에 관한 것이다. 이러한 데이터통신채널 처리장치는 주시스템간의 접속 DCC 와 종속시스템과의 접속 DCC가 한 개의 DCC 처리기에서 처리되도록 하고, 종속 시스템과의 접속 DCC는 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC 처리기의 성능을 개선하고, 또한 DCC 처리기 내부에서는 공통버스방식이 아닌 개별 버스방식으로 공유하는 메모리를 별도로 제공하여 DCC 처리기의 성능을 향상시키는 것을 특징으로 한다.

Description

동기식 전송시스템의 데이터통신 채널처리장치

본 발명은 동기식 전송시스템에 관한 것으로, 특히 네트워크엘레먼트간의 데이터통신채널을 처리하는 장치에 관한 것이다.

동기식 전송시스템에서 네트워크엘레먼트(Network Element : 이하 NE라 칭함)와 네트워크간의 데이터 통신을 위한 데이터통신채널(Data Communication Channel : 이하 DCC라 칭함)에 대한 처리는 시스템 망관리의 제어에 필수적인 기능이다. 이러한 DCC처리는 주시스템간의 접속처리와, 종속시스템과의 접속처리로 나누어져 수행되는 것이 일반 적이다.

예컨대, 통상의 동기식 전송시스템에는 주시스템간의 접속처리를 위한 처리기와 종속시스템과의 접속처리를 위한 처리기의 두 개의 처리가 구비된다. 즉, 종래 기술에 따른 동기식 전송시스템에는 주시스템간의 DCC인 DCC-E(DCC East)와 DCC-W(DCC West)를 접속제어하는 주처리기와, 종속시스템과 접속되는 DCC인 DCC 1∼DCCn 접속을 제어하는 부처리기가 구비되어 있다. 이와 같이 두 개의 처리기가 요구되기 때문에 두 개의 DCC 처리기간의 통신을 위한 기능들이 부가적으로 제공되어야 한다. 이에 따라 결과적으로 시스템이 복잡해지고 크기가 커지며 기능구현에 따른 비용이 증가하는 문제점이 있다.

한편 종래 기술에 따른 동기식 전송시스템에서 각 처리기는 중앙처리장치(Central Processing Unit)와, DCC 제어기들로 구성된다. 보다 구체적으로 말하면, 주처리기는 DCC-E 및 DCC-W에 각각 대응하는 두 개의 DCC 제어기와, 하나의 CPU로 구성되며, 부처리기는 두 개 또는 네 개의 DCC 제어기(통상 네 개로 사용되고 있는 추세임)와, 하나의 CPU로 구성된다. 이 때 각 처리기의 내부 구성요소들인 CPU와 DCC제어기는 서로 동일한 메모리를 사용하고 동일한 버스를 사용하는 공통버스 방식을 취하고 있기 때문에 CPU의 성능이 최대로 발휘되지 못한다. 일예로, CPU가 버스마스터이면 DCC 제어기는 CPU의 작업이 완료될 때까지 기다려야 하고, DCC 제어기가 버스마스터이면 CPU의 작업이 완료될 때까지 기다려야 하고, DCC 제어기가 버스마스터이면 CPU가 기다려야 하기 때문에 시스템의 성능이 저하되는 문제점이 있다.

따라서 본 발명의 목적은 동기식 전송시스템에서 시스템의 성능을 개선하는 DCC 처리장치를 제공함에 있다.

본 발명의 다른 목적은 동기식 전송시스템이 복잡해지고 크기가 커지는 것을 방지하는 DCC 처리장치를 제공함엥 있다.

본 발명의 또다른 목적은 동기식 전송시스템을 보다 경제적으로 구현할 수 있는 DCC 처리장치를 제공함에 있다.

이러한 목적들을 달성하기 위한 본 발명은 주시스템간의 접속 DCC와 증속시스템과의 접속 DCC가 한 개의 DCC 처리기에서 처리되도록 하고, 종속시스템과의 접속 DCC는 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC처리기의 성능을 개선하고, 또한 DCC처리기 내부에서 공통버스방식이 아닌 개별 버스방식으로 공유하는 메모리를 별도로 제공하여 DCC 처리기의 성능을 향상시키는 DCC 처리장치를 제안한다.

본 발명의 제1견지(aspect)에 따른 DCC 처리장치는 주시스템간의 접속을 위한 제1DCC제어수단과, 종속시스템과의 접속을 위한 제2DCC제어수단을 하나의 보드내에 구비하고 있으며 이들의 접속동작을 제어하기 위한 CPU와 상기 DCC 제어수단 각각을 제1공유메모리 및 제2공유메모리를 이용하여 접속하는 것을 특징으로 한다.

본 발명의 제2견지에 따른 DCC 처리장치는 주시스템간의 접속을 위한 제1DCC제어수단과, 쌍으로 이루어진 제1종속시스템과 제2종속시스템과의 접속을 위한 제2DCC제어수단과, 상기 제1 및 제2DCC제어수단의 동작을 전반적으로 제어하는 CPU와, 상기 CPU와 상기 제1DCC 제어수단을 서로 접속하는 제1공유메모리와, 상기 CPU와 상기 제2DCC를 서로 접속하는 제2공유메모리와, 상기 제2DCC제어수단과 상기 제1종속시스템 및 상기 제2종속시스템의 사이에 접속되어 상기 제2DCC제어수단을 상기 제1종속시스템 또는 상기 제2종속시스템에 선택적으로 접속하는 선택기로 이루어진다.

상기 DCC처리장치는 CPU와 제1공유메모리 및 제2공유메모리의 사이를 소정 체버스를 통해 더 접속하고, 상기 제1공유메모리와 상기 제1DCC제어수단을 소정 제1로컬버스를 통해 더 접속하고, 상기 제2공유메모리와 상기 제2DCC제어수단을 소정 제2로컬버스를 통해 더 접속함으로써 CPU와 제1DCC제어수단과 제2DCC제어수단이 서로 독립적으로 동작되도록 한다.

하기에서 상기 제1DCC제어수단은 DCC제어기 141, 142를 나타내고, 제2DCC제어수단은 131∼134를 나타낸다. 그리고 주시스템은 NE-EAST 161, NE-WEST 162를 나타내고, 종속시스템은 NE#1 내지 NE#8 111∼118을 나타낸다.

제1도는 본 발명에 따른 데이터통신채널 처리장치의 구성을 보여주는 도면.

제2도는 제1도에 도시된 데이터통신채널 처리기의 구성을 상세하게 보여주는 도면.

제3도는 제2도에 도시된 선택기의 구성을 상세하게 보여주는 도면.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도1은 본 발명에 따른 DCC 처리장치의 구성을 보여주는 도면으로, 하나의 DCC처리기 130만이 포함되어 이루어진다. 이 DCC 처리기 130은 주시스템 160과의 접속처리를 위한 DCC제어기 141, 142를 포함하며, 종속시스템 NE#1 내지 NE#8 111∼118간의 접속처리를 위한 DCC제어기 131∼134를 포함한다. 즉 종래 기술에 따른 DCC처리장치와는 달리 하나의 DCC처리기 130만이 포함되며, 이 하나의 DCC처리기 130이 주시스템 160과의 접속처리 뿐만 아니라 종속시스템 110간의 접속처리도 수행하는 것을 특징으로 한다. 상기 DCC제어기 141, 142는 주시스템인 NE-EAST 161, NE-WEST 162와의 접속처리를 각각 DCC-E 및 DCC-W를 통해 수행한다. 반면에 DCC제어기 131∼134는 DCC#1 내지 DCC#4 각각을 통해 NE#1 내지 NE#4 111∼114 각각과의 접속처리를 수행하거나 DCC#5 내지 DCC#8 각각을 통해 NE#5 내지 NE#8 115∼118 각각과의 접속처리를 수행한다. 상기 DCC제어기 131∼134의 처리동작은 도2 및 도3에서보다 구체적으로 설명될 것이다. 그리고 상기 DCC처리기 130의 전체적인 동작은 CPU 151에 의해 제어된다.

도2는 도1에 도시된 DCC처리기 130의 구성을 보다 상세하게 보여주는 도면으로, 도1에 도시된 CPU 151과, DCC제어기 141, 142, 그리고 DCC제어기 131∼134이 포함되어 있음을 알 수 있다. 또한 상기 DCC처리기 130은 버스제어회로 153, 155와, 공유메모리 154, 156과, 선택기 135∼138, 그리고 주변회로 152를 더 포함하여 이루어진다.

상기 공유메모리 154는 CPU 151과 DCC제어기 141, 142를 서로 접속시켜주며, 공유메모리 156은 CPU 151과 DCC제어기 131∼134를 서로 접속시켜 준다. 상기 CPU 151과 공유메모리 154 및 공유메모리 156은 각각 CPU 버스 157을 통해 접속되며, 공유메모리 154와 DCC제어기 141, 142는 제1로컬버스(local bus) 158을 통해 접속되며, 공유메모리 156과 DCC제어기 131∼134는 제2로컬버스 159를 통해 접속된다. 이때 제1로컬버스 158은 버스제어회로 153에 의해 제어되며, 제2로컬버스 159는 버스제어회로 155에 의해 제어된다. 이와같이 본 발명에 따른 DCC 처리기 130의 내부동작은 버스를 서로 각각 독립적으로 사용하므로 각각의 동작은 별도로 동시에 이루어지게 된다. 즉, CPU가 마스터인 경우에 DCC 제어기가 기다린다던가 DCC제어기가 마스터인 경우에 CPU가 기다린다던가 할 필요가 없다.

한편 DCC제어기 131∼134와 종속시스템 110의 사이에 접속된 선택기 135∼138 각각은 도3에 도시된 바와 같이 구성되어 DCC제어기 131∼134 각각이 NE#1 내지 NE#4 111∼114 또는 NE#5 내지 NE#8 115∼118과의 접속동작을 수행하도록 한다.

도3은 DCC제어기 131의 예를 보여주는 도면으로, 다른 나머지의 DCC제어기들 132∼134도 동일하게 구성된다는 사실에 유의하여야 한다.

도3을 참조하면, DCC제어기 131은 NE#1 111의 송수신 접속동작에 대응하는 버퍼 B1, B2와, NE#5 115 송수신 접속동작에 대응하는 버퍼 B3, B4와, 인버터 INV로 이루어진다.

상기 버퍼 B1, B2는 CPU 151로부터 제공되는 선택신호 SEL 에 의해 제어되어 동작하며, 버퍼 B3, B4는 인버터 INV 에 의해 반전된 선택신호 SEL 에 의해 제어되어 동작한다.

예를 들어 버퍼 B1, B2가 로우레벨의 선택신호 SEL에서 동작한다면, 버퍼 B3, B4는 하이레벨의 선택신호 SEL에서 동작하게 된다. 그러므로 로우레벨의 선택신호 SEL 이 인가되는 경우에는 버퍼 B1, B2가 동작하여 DCC 제어기 131과 NE#1 111사이의 송수신동작이 수행된다. 이와 달리 하이레벨의 선택신호 SEL이 인가되는 경우에는 버퍼 B3, B4가 동작하여 DCC제어기 131과 NE#5 115사이의 송수신동작이 수행된다.

이러한 선택기의 동작은 전술한 바와 같이 DCC제어기 132∼134의 경우에도 동일하게 수행된다. 즉, DCC제어기 132는 NE#2 112 또는 NE#6 116과의 송수신동작을 수행하고, DCC제어기 133은 NE#3 113 또는 NE#7 117과의 송수신동작을 수행하고, DCC제어기 134는 NE#2 114 또는 NE#8 118과의 송수신동작을 수행한다. 이러한 선택기의 동작을 정리하면 하기의 표 1와 같다.

상기 표 1에 나타낸 바와 같은 동작의 특징은 4개의 DCC제어기가 구비된 경우에 종래 기술에 따르면 각각의 DCC제어기가 하나의 NE에만 접속되어 전체적으로 4개의 NE에만 접속되던 것을 각각의 DCC제어기가 2개의 NE에 선택적으로 접속되도록 하여 결과적으로 8개의 NE에 접속될 수 있도록 하고 있다. 따라서 종속시스템과의 접속 DCC가 최대 접속수에서 처리가능한 접속을 제한하도록 하여 DCC처리기의 성능을 개선하는 효과가 있다.

상술한 바와 같이 본 발명은 전송시스템의 접속이 하나의 DCC처리기에 의해 간결하게 이루어져 시스템의 신뢰성 향상을 가하고, 구성부품의 감소로 저가의 시스템을 구현하는 효과가 있다. 또한 선택기를 부가하고, 독립 버스구조를 사용하여 시스템의 성능을 향상시키는 효과가 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후슬하는 특허 청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (6)

1. 동기식 전송시스템의 데이터통신채널을 처리하는 장치에 있어서, 주시스템간의 접속을 위한 제1데이터통신채널 제어수단과, 종속시스템과의 접속을 위한 제2데이터통신채널제어수단을 하나의 보드내에 구비하고 있으며 이들의 접속동작을 제어하기 위한 중앙처리장치와 상기 데이터통신채널제어수단 각각을 제1공유메모리 및 제2공유메모리를 이용하여 접속하는 것을 특징으로 하는 데이터통신채널 처리장치.
2. 제1항에 있어서, 상기 중앙처리장치와 상기 제1데이터통신채널 제어수단과 상기 제2데이터통신채널 제어수단이 서로 독립적으로 동작하도록 처리하는 것을 특징으로 하는 데이터통신채널 처리장치.
3. 제1항 또는 제2항에 있어서, 상기 중앙처리장치와 상기 제1공유메모리 및 상기 제2공유메모리의 사이를 소정 중앙처리장치버스를 통해 더 접속하고 , 상기 제1공유메모리와 상기 제1데이터통신채널제어수단을 소정 제1로컬버스를 통해 더 접속하고, 상기 제2공유메모리와 상기 제2데이터통신채널 제어수단을 소정 제2로컬버스를 통해 더 접속하는 것을 특징으로 하는 데이터통신채널 처리장치.
4. 동기식 전송시스템의 데이터통신채널을 처리하는 장치에 있어서, 주시스템간의 접속을 위한 제1데이터통신채널제어수단과, 쌍으로 이루어진 제1종속시스템과 제2종속시스템과의 접속을 위한 제2데이터통신채널제어수단과, 상기 제1 및 제2데이터통신채널 제어수단의 동작을 전반적으로 제어하는 중앙처리장치와, 상기 중앙처리장치와 상기 제1데이터통신채널 제어수단을 서로 접속하는 제1공유메모리와, 상기 중앙처리장기와 상기 제2데이터통신채널 제어수단을 서로 접속하는 제2공유메모리와, 상기 제2데이터통신채널제어수단과 상기 제1종속시스템 및 상기 제2종속시스템의 사이에 접속되어 상기 제2데이터통신채널제어수단을 상기 제1종속시스템 또는 상기 제2종속시스템에 선택적으로 접속하는 선택기로 이루짐을 특징으로 하는 데이터통신채널 처리장치.
5. 제4항에 있어서, 상기 중앙처리장치와 상기 제1데이터통신채널제어수단과 상기 제2데이터통신채널제어수단이 서로 독립적으로 동작하도록 처리하는 것을 특징으로 하는 데이터통신채널 처리장치.
6. 제4항 또는 제5항에 있어서, 상기 중앙처리장치와 상기 제1공유메모리 및 상기 제2공유메모리의 사이를 소정 중앙처리장치버스를 통해 더 접속하고, 상기 제1공유메모리와 상기 제1데이터통신채널제어수단을 소정 제1로컬버스를 통해 더 접속하고, 상기 제2공유메모리와 상기 제2데이터통신채널제어수단을 소정 제2로컬버스를 통해 더 접속하는 것은 특징으로 하는 데이터통신채널 처리장치.