JPH06348640A - 電子回路 - Google Patents
電子回路Info
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- JPH06348640A JPH06348640A JP13791893A JP13791893A JPH06348640A JP H06348640 A JPH06348640 A JP H06348640A JP 13791893 A JP13791893 A JP 13791893A JP 13791893 A JP13791893 A JP 13791893A JP H06348640 A JPH06348640 A JP H06348640A
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- transmission data
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Abstract
(57)【要約】
【目的】 ３個以上の安価なＣＰＵを相互に接続できる
ようにする。 【構成】 ＣＰＵ１の受信データ端子ＲｘＤが入力側の
外部受信データ端子ＩＲｘＤに接続される。またＣＰＵ
１の送信データ端子ＴｘＤが第１の切り換えスイッチ２
の可動接点に接続される。この切り換えスイッチ２の第
１の固定接点ａが出力側の外部送信データ端子ＯＴｘＤ
に接続される。さらに切り換えスイッチ２の第２の固定
接点ｂが第２の切り換えスイッチ３の第２の固定接点ｂ
に接続される。この切り換えスイッチ３の第１の固定接
点ａが出力側の外部受信データ端子ＯＲｘＤに接続され
る。また切り換えスイッチ３の可動接点が入力側の外部
送信データ端子ＩＴｘＤに接続される。
ようにする。 【構成】 ＣＰＵ１の受信データ端子ＲｘＤが入力側の
外部受信データ端子ＩＲｘＤに接続される。またＣＰＵ
１の送信データ端子ＴｘＤが第１の切り換えスイッチ２
の可動接点に接続される。この切り換えスイッチ２の第
１の固定接点ａが出力側の外部送信データ端子ＯＴｘＤ
に接続される。さらに切り換えスイッチ２の第２の固定
接点ｂが第２の切り換えスイッチ３の第２の固定接点ｂ
に接続される。この切り換えスイッチ３の第１の固定接
点ａが出力側の外部受信データ端子ＯＲｘＤに接続され
る。また切り換えスイッチ３の可動接点が入力側の外部
送信データ端子ＩＴｘＤに接続される。
Description
【０００１】
【産業上の利用分野】本発明は、３以上のＣＰＵを有す
る機器に適用される電子回路に関するものである。
る機器に適用される電子回路に関するものである。
【０００２】
【従来の技術】従来、１つの機器をコントロールする際
には、１個のメインＣＰＵが設けられて、このメインＣ
ＰＵにて全ての制御が行われるようにされていた。とこ
ろが近年、ＣＰＵの価格が下がり、ローコスト化するに
従って、１つの機器内に複数のＣＰＵが用いられること
が多くなってきている。またこのようなローコストのＣ
ＰＵでは、一般的に１チャンネルのシリアルポートしか
持たないものが多い。
には、１個のメインＣＰＵが設けられて、このメインＣ
ＰＵにて全ての制御が行われるようにされていた。とこ
ろが近年、ＣＰＵの価格が下がり、ローコスト化するに
従って、１つの機器内に複数のＣＰＵが用いられること
が多くなってきている。またこのようなローコストのＣ
ＰＵでは、一般的に１チャンネルのシリアルポートしか
持たないものが多い。
【０００３】その場合に、例えば２個のＣＰＵで機器の
制御を行うには、図５に示すように、シリアル回線を用
いてＣＰＵ５１、５２の受信データ端子ＲｘＤと送信デ
ータ端子ＴｘＤを相互に接続する。これによって２個の
ＣＰＵ５１、５２の間で相互にデータの交換を行うこと
ができ、ＣＰＵ５１、５２での共働の処理等を容易に行
うことができるようになる。
制御を行うには、図５に示すように、シリアル回線を用
いてＣＰＵ５１、５２の受信データ端子ＲｘＤと送信デ
ータ端子ＴｘＤを相互に接続する。これによって２個の
ＣＰＵ５１、５２の間で相互にデータの交換を行うこと
ができ、ＣＰＵ５１、５２での共働の処理等を容易に行
うことができるようになる。
【０００４】ところがこのような機器において、３個以
上のＣＰＵで機器の制御を行う場合には、３個以上のＣ
ＰＵの間で受信データ端子ＲｘＤと送信データ端子Ｔｘ
Ｄを相互に接続することができない。なおＣＰＵによっ
ては２チャンネルのシリアルポートを持つものがあり、
従来３個以上のＣＰＵを接続する場合には、そのような
ＣＰＵを用いていた。
上のＣＰＵで機器の制御を行う場合には、３個以上のＣ
ＰＵの間で受信データ端子ＲｘＤと送信データ端子Ｔｘ
Ｄを相互に接続することができない。なおＣＰＵによっ
ては２チャンネルのシリアルポートを持つものがあり、
従来３個以上のＣＰＵを接続する場合には、そのような
ＣＰＵを用いていた。
【０００５】しかしながらそのような複数のチャンネル
のシリアルポートを持つＣＰＵは、上述の１チャンネル
のシリアルポートしか持たないＣＰＵに比べて一般的に
高価なものである。また複数のチャンネルのシリアルポ
ートを持つＣＰＵを使用しても、他チャンネルにメモ
リ、Ａ／Ｄ、Ｄ／Ａ等が接続され、１チャンネルのシリ
アルポートしか使えない場合も多い。
のシリアルポートを持つＣＰＵは、上述の１チャンネル
のシリアルポートしか持たないＣＰＵに比べて一般的に
高価なものである。また複数のチャンネルのシリアルポ
ートを持つＣＰＵを使用しても、他チャンネルにメモ
リ、Ａ／Ｄ、Ｄ／Ａ等が接続され、１チャンネルのシリ
アルポートしか使えない場合も多い。
【０００６】
【発明が解決しようとする課題】この出願はこのような
点に鑑みて成されたもので、１チャンネルのシリアルポ
ートしか使えないＣＰＵでも、３個以上のＣＰＵの間で
受信データ端子ＲｘＤと送信データ端子ＴｘＤを相互に
接続できるようにするものである。
点に鑑みて成されたもので、１チャンネルのシリアルポ
ートしか使えないＣＰＵでも、３個以上のＣＰＵの間で
受信データ端子ＲｘＤと送信データ端子ＴｘＤを相互に
接続できるようにするものである。
【０００７】
【課題を解決するための手段】本発明による第１の手段
は、受信データ端子ＲｘＤと送信データ端子ＴｘＤを有
するＣＰＵ１に対して、上記受信データ端子ＲｘＤを入
力側の外部受信データ端子ＩＲｘＤを設けてこれに接続
し、上記送信データ端子ＴｘＤを第１の切り換えスイッ
チ２の可動接点に接続し、この第１の切り換えスイッチ
２の第１の固定接点ａを出力側の外部送信データ端子Ｏ
ＴｘＤを設けてこれに接続すると共に、上記第１の切り
換えスイッチ２の第２の固定接点ｂを第２の切り換えス
イッチ３の第１の固定接点ａに接続し、この第２の切り
換えスイッチ３の第２の固定接点ｂを出力側の外部受信
データ端子ＯＲｘＤを設けてこれに接続すると共に、上
記第２の切り換えスイッチ３の可動接点を入力側の外部
送信データ端子ＩＴｘＤを設けてこれに接続するように
したことを特徴とする電子回路である。
は、受信データ端子ＲｘＤと送信データ端子ＴｘＤを有
するＣＰＵ１に対して、上記受信データ端子ＲｘＤを入
力側の外部受信データ端子ＩＲｘＤを設けてこれに接続
し、上記送信データ端子ＴｘＤを第１の切り換えスイッ
チ２の可動接点に接続し、この第１の切り換えスイッチ
２の第１の固定接点ａを出力側の外部送信データ端子Ｏ
ＴｘＤを設けてこれに接続すると共に、上記第１の切り
換えスイッチ２の第２の固定接点ｂを第２の切り換えス
イッチ３の第１の固定接点ａに接続し、この第２の切り
換えスイッチ３の第２の固定接点ｂを出力側の外部受信
データ端子ＯＲｘＤを設けてこれに接続すると共に、上
記第２の切り換えスイッチ３の可動接点を入力側の外部
送信データ端子ＩＴｘＤを設けてこれに接続するように
したことを特徴とする電子回路である。
【０００８】本発明による第２の手段は、３以上のＣＰ
Ｕを有し、その内の１以上のＣＰＵに第１の手段記載の
構成が設けられ、上記ＣＰＵの受信データ端子と送信デ
ータ端子が、上記入力側の外部送信データ端子と外部受
信データ端子及び上記出力側の外部送信データ端子と外
部受信データ端子を介して順次接続されるようにした電
子回路である。
Ｕを有し、その内の１以上のＣＰＵに第１の手段記載の
構成が設けられ、上記ＣＰＵの受信データ端子と送信デ
ータ端子が、上記入力側の外部送信データ端子と外部受
信データ端子及び上記出力側の外部送信データ端子と外
部受信データ端子を介して順次接続されるようにした電
子回路である。
【０００９】本発明による第３の手段は、第２の手段記
載の電子回路において、１または２以上の上記ＣＰＵが
それぞれ異なる機器に設けられ、これらの間が相互にラ
インで接続されるようにした電子回路である。
載の電子回路において、１または２以上の上記ＣＰＵが
それぞれ異なる機器に設けられ、これらの間が相互にラ
インで接続されるようにした電子回路である。
【００１０】
【作用】これによれば、１チャンネルのシリアルポート
しか使えないＣＰＵを用いていても、３個以上のＣＰＵ
の間で受信データ端子ＲｘＤと送信データ端子ＴｘＤを
相互に接続することができる。
しか使えないＣＰＵを用いていても、３個以上のＣＰＵ
の間で受信データ端子ＲｘＤと送信データ端子ＴｘＤを
相互に接続することができる。
【００１１】
【実施例】図１において、ＣＰＵ１の受信データ端子Ｒ
ｘＤが入力側の外部受信データ端子ＩＲｘＤに接続され
る。またＣＰＵ１の送信データ端子ＴｘＤが第１の切り
換えスイッチ２の可動接点に接続される。この切り換え
スイッチ２の第１の固定接点ａが出力側の外部送信デー
タ端子ＯＴｘＤに接続される。
ｘＤが入力側の外部受信データ端子ＩＲｘＤに接続され
る。またＣＰＵ１の送信データ端子ＴｘＤが第１の切り
換えスイッチ２の可動接点に接続される。この切り換え
スイッチ２の第１の固定接点ａが出力側の外部送信デー
タ端子ＯＴｘＤに接続される。
【００１２】さらに切り換えスイッチ２の第２の固定接
点ｂが第２の切り換えスイッチ３の第２の固定接点ｂに
接続される。この切り換えスイッチ３の第１の固定接点
ａが出力側の外部受信データ端子ＯＲｘＤに接続され
る。また切り換えスイッチ３の可動接点が入力側の外部
送信データ端子ＩＴｘＤに接続される。
点ｂが第２の切り換えスイッチ３の第２の固定接点ｂに
接続される。この切り換えスイッチ３の第１の固定接点
ａが出力側の外部受信データ端子ＯＲｘＤに接続され
る。また切り換えスイッチ３の可動接点が入力側の外部
送信データ端子ＩＴｘＤに接続される。
【００１３】そしてこの回路において、シリアル回線を
通じたデータが入力側の外部受信データ端子ＩＲｘＤに
供給されると、例えば図２に示すフローチャートに従っ
て処理が行われる。
通じたデータが入力側の外部受信データ端子ＩＲｘＤに
供給されると、例えば図２に示すフローチャートに従っ
て処理が行われる。
【００１４】すなわち図２において、ステップ〔１〕で
外部受信データ端子ＩＲｘＤからのデータがＣＰＵ１に
取り込まれる。このデータの取り込みは、例えばＣＰＵ
１に割り込み制御が掛けられることによって行われる。
このデータが取り込まれると、ステップ〔２〕でそのデ
ータ中のアドレスが確認され、ステップ〔３〕で確認さ
れたアドレスが自分のものか否か判断される。
外部受信データ端子ＩＲｘＤからのデータがＣＰＵ１に
取り込まれる。このデータの取り込みは、例えばＣＰＵ
１に割り込み制御が掛けられることによって行われる。
このデータが取り込まれると、ステップ〔２〕でそのデ
ータ中のアドレスが確認され、ステップ〔３〕で確認さ
れたアドレスが自分のものか否か判断される。
【００１５】ここでステップ〔３〕でアドレスが自分の
もののとき（イエス）は、ステップ〔４〕で切り換えス
イッチ２、３が第２の固定接点ｂ側に倒される。そして
ステップ〔５〕で受信データ端子ＲｘＤに供給されたデ
ータがデータエンドフラグ（例えばＦＦ）までストアさ
れ、ステップ〔６〕でストアされたデータが処理され
る。
もののとき（イエス）は、ステップ〔４〕で切り換えス
イッチ２、３が第２の固定接点ｂ側に倒される。そして
ステップ〔５〕で受信データ端子ＲｘＤに供給されたデ
ータがデータエンドフラグ（例えばＦＦ）までストアさ
れ、ステップ〔６〕でストアされたデータが処理され
る。
【００１６】さらにステップ〔７〕で処理結果のデータ
が送信データ端子ＴｘＤから出力されて、処理は終了
（エンド）される。なおこの出力データは、切り換えス
イッチ２、３が第２の固定接点ｂ側なので、出力側の外
部送信データ端子ＯＴｘＤに出力される。
が送信データ端子ＴｘＤから出力されて、処理は終了
（エンド）される。なおこの出力データは、切り換えス
イッチ２、３が第２の固定接点ｂ側なので、出力側の外
部送信データ端子ＯＴｘＤに出力される。
【００１７】またステップ〔３〕でアドレスが自分のも
のでないとき（ノー）は、ステップ〔８〕で切り換えス
イッチ２、３が第１の固定接点ａ側に倒される。これに
よってステップ
のでないとき（ノー）は、ステップ〔８〕で切り換えス
イッチ２、３が第１の固定接点ａ側に倒される。これに
よってステップ
〔９〕で供給されたデータはそのまま外
部送信データ端子ＯＴｘＤに出力される。
部送信データ端子ＯＴｘＤに出力される。
【００１８】さらにステップ〔１０〕でデータがデータ
エンドフラグか否か判断される。ここでデータがデータ
エンドフラグでないとき（ノー）は、ステップ
エンドフラグか否か判断される。ここでデータがデータ
エンドフラグでないとき（ノー）は、ステップ
〔９〕に
戻される。またデータがデータエンドフラグのとき（イ
エス）は、処理は終了（エンド）される。
戻される。またデータがデータエンドフラグのとき（イ
エス）は、処理は終了（エンド）される。
【００１９】そこで３個以上のＣＰＵを有する機器にお
いて、上述のような構成を持った電子回路を１個以上設
ける。すなわち図３において、例えば４個のＣＰＵを有
する機器で、中間の２個のＣＰＵに上述の構成が設けら
れる。
いて、上述のような構成を持った電子回路を１個以上設
ける。すなわち図３において、例えば４個のＣＰＵを有
する機器で、中間の２個のＣＰＵに上述の構成が設けら
れる。
【００２０】そしてこの図３において、例えばコントロ
ーラー１０を構成するＣＰＵ１１の送信データ端子Ｔｘ
Ｄ１及び受信データ端子ＲｘＤ１が、中間の１のＣＰＵ
２１を含むユニット２０の入力側の外部受信データ端子
ＩＲｘＤ２及び外部送信データ端子ＩＴｘＤ２に接続さ
れる。このユニット２０内には、上述の切り換えスイッ
チ２、３に相当する第１及び第２切り換えスイッチ２
２、２３の構成が設けられている。
ーラー１０を構成するＣＰＵ１１の送信データ端子Ｔｘ
Ｄ１及び受信データ端子ＲｘＤ１が、中間の１のＣＰＵ
２１を含むユニット２０の入力側の外部受信データ端子
ＩＲｘＤ２及び外部送信データ端子ＩＴｘＤ２に接続さ
れる。このユニット２０内には、上述の切り換えスイッ
チ２、３に相当する第１及び第２切り換えスイッチ２
２、２３の構成が設けられている。
【００２１】またこのユニット２０の出力側の外部受信
データ端子ＯＲｘＤ２及び外部送信データ端子ＯＴｘＤ
２が、中間の２のＣＰＵ３１を含むユニット３０の入力
側の外部受信データ端子ＩＲｘＤ３及び外部送信データ
端子ＩＴｘＤ３に接続される。このユニット３０内に
は、上述の切り換えスイッチ２、３に相当する第１及び
第２切り換えスイッチ３２、３３の構成が設けられてい
る。
データ端子ＯＲｘＤ２及び外部送信データ端子ＯＴｘＤ
２が、中間の２のＣＰＵ３１を含むユニット３０の入力
側の外部受信データ端子ＩＲｘＤ３及び外部送信データ
端子ＩＴｘＤ３に接続される。このユニット３０内に
は、上述の切り換えスイッチ２、３に相当する第１及び
第２切り換えスイッチ３２、３３の構成が設けられてい
る。
【００２２】さらにこのユニット３０の出力側の外部受
信データ端子ＯＲｘＤ３及び外部送信データ端子ＯＴｘ
Ｄ３が、例えばターミナル４０を構成するＣＰＵ４１の
送信データ端子ＴｘＤ４及び受信データ端子ＲｘＤ４に
接続される。
信データ端子ＯＲｘＤ３及び外部送信データ端子ＯＴｘ
Ｄ３が、例えばターミナル４０を構成するＣＰＵ４１の
送信データ端子ＴｘＤ４及び受信データ端子ＲｘＤ４に
接続される。
【００２３】従ってこの機器において、例えば中間の１
のＣＰＵ２１のアドレスを“１”、中間の２のＣＰＵ３
１のアドレスを“２”とする。これによって、ユニット
２０では、アドレスが“１”のデータのときのみスイッ
チ２２、２３が切り換えられてデータの処理が行われ、
他のときは次のユニット３０にデータが送られる。
のＣＰＵ２１のアドレスを“１”、中間の２のＣＰＵ３
１のアドレスを“２”とする。これによって、ユニット
２０では、アドレスが“１”のデータのときのみスイッ
チ２２、２３が切り換えられてデータの処理が行われ、
他のときは次のユニット３０にデータが送られる。
【００２４】またユニット３０では、アドレスが“２”
のデータのときのみスイッチ３２、３３が切り換えられ
てデータの処理が行われ、他のときはターミナル４０に
データが送られる。そしてターミナル４０では、アドレ
スが“１”“２”のいずれでもないデータのときのみ、
そのデータの処理が行われる。
のデータのときのみスイッチ３２、３３が切り換えられ
てデータの処理が行われ、他のときはターミナル４０に
データが送られる。そしてターミナル４０では、アドレ
スが“１”“２”のいずれでもないデータのときのみ、
そのデータの処理が行われる。
【００２５】こうして上述の回路によれば、１チャンネ
ルのシリアルポートしか使えないＣＰＵを用いていて
も、３個以上のＣＰＵの間で受信データ端子ＲｘＤと送
信データ端子ＴｘＤを相互に接続することができるもの
である。
ルのシリアルポートしか使えないＣＰＵを用いていて
も、３個以上のＣＰＵの間で受信データ端子ＲｘＤと送
信データ端子ＴｘＤを相互に接続することができるもの
である。
【００２６】なお上述の電子回路を応用することによっ
て、例えば図４に示すように、コントローラとしてのコ
ンピュータ１００とターミナルとしてのコンピュータデ
ィスプレイ４００との間に、スキンコンバータユニッ
ト、ユニフォミティ補正ユニット等の中間ユニット２０
０、３００を設けるような場合にも、中間ユニット２０
０、３００に上述の電子回路を設けることによって、相
互に接続を良好にし、ネットワーク化を容易に行うこと
ができる。
て、例えば図４に示すように、コントローラとしてのコ
ンピュータ１００とターミナルとしてのコンピュータデ
ィスプレイ４００との間に、スキンコンバータユニッ
ト、ユニフォミティ補正ユニット等の中間ユニット２０
０、３００を設けるような場合にも、中間ユニット２０
０、３００に上述の電子回路を設けることによって、相
互に接続を良好にし、ネットワーク化を容易に行うこと
ができる。
【００２７】
【発明の効果】この発明によれば、１チャンネルのシリ
アルポートしか使えないＣＰＵを用いていても、３個以
上のＣＰＵの間で受信データ端子ＲｘＤと送信データ端
子ＴｘＤを相互に接続することができるようになった。
アルポートしか使えないＣＰＵを用いていても、３個以
上のＣＰＵの間で受信データ端子ＲｘＤと送信データ端
子ＴｘＤを相互に接続することができるようになった。
【図面の簡単な説明】
【図１】本発明による電子回路の一例の構成図である。
【図２】その処理の説明のためのフローチャート図であ
る。
る。
【図３】本発明による電子回路を用いる機器の一例の構
成図である。
成図である。
【図４】本発明による電子回路を用いる機器の他の例の
構成図である。
構成図である。
【図５】従来の電子回路を用いる機器の構成図である。
１ ＣＰＵ ２ 第１の切り換えスイッチ ３ 第２の切り換えスイッチ ａ 第１の固定接点 ｂ 第２の固定接点 ＲｘＤ 受信データ端子 ＴｘＤ 送信データ端子 ＩＲｘＤ 入力側の外部受信データ端子 ＩＴｘＤ 入力側の外部送信データ端子 ＯＲｘＤ 出力側の外部受信データ端子 ＯＴｘＤ 出力側の外部送信データ端子
Claims (3)
- 【請求項１】 受信データ端子と送信データ端子を有す
るＣＰＵに対して、上記受信データ端子を入力側の外部
受信データ端子を設けてこれに接続し、上記送信データ
端子を第１の切り換えスイッチの可動接点に接続し、こ
の第１の切り換えスイッチの第１の固定接点を出力側の
外部送信データ端子を設けてこれに接続すると共に、上
記第１の切り換えスイッチの第２の固定接点を第２の切
り換えスイッチの第２の固定接点に接続し、この第２の
切り換えスイッチの第１の固定接点を出力側の外部受信
データ端子を設けてこれに接続すると共に、上記第２の
切り換えスイッチの可動接点を入力側の外部送信データ
端子を設けてこれに接続するようにしたことを特徴とす
る電子回路。 - 【請求項２】 ３以上のＣＰＵを有し、その内の１以上
のＣＰＵに請求項１記載の構成が設けられ、上記ＣＰＵ
の受信データ端子と送信データ端子が、上記入力側の外
部送信データ端子と外部受信データ端子及び上記出力側
の外部送信データ端子と外部受信データ端子を介して順
次接続されるようにした電子回路。 - 【請求項３】 請求項２記載の電子回路において、１ま
たは２以上の上記ＣＰＵがそれぞれ異なる機器に設けら
れ、これらの間が相互にラインで接続されるようにした
電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13791893A JPH06348640A (ja) | 1993-06-08 | 1993-06-08 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13791893A JPH06348640A (ja) | 1993-06-08 | 1993-06-08 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348640A true JPH06348640A (ja) | 1994-12-22 |
Family
ID=15209732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13791893A Pending JPH06348640A (ja) | 1993-06-08 | 1993-06-08 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348640A (ja) |
-
1993
- 1993-06-08 JP JP13791893A patent/JPH06348640A/ja active Pending
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