JPS62132456A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS62132456A JPS62132456A JP27288785A JP27288785A JPS62132456A JP S62132456 A JPS62132456 A JP S62132456A JP 27288785 A JP27288785 A JP 27288785A JP 27288785 A JP27288785 A JP 27288785A JP S62132456 A JPS62132456 A JP S62132456A
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- JP
- Japan
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- memory
- cpu
- data
- switches
- switch
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発8Aは、端末装置の相互間又は交換回路内のに)’
U (中央処理装置)相互間等にpけるデータ伝送装置
に関するものである。
U (中央処理装置)相互間等にpけるデータ伝送装置
に関するものである。
送受信回路にしPUとメモリドχ設け、CPUがメモ+
7 Y使用して送受信データケ処理し、送信データをメ
モIJ K一時格給し、メモリ71)MA (L)ir
ect Memory Access ) jII制御
してデータ乞送信する方式は既に知られている。
7 Y使用して送受信データケ処理し、送信データをメ
モIJ K一時格給し、メモリ71)MA (L)ir
ect Memory Access ) jII制御
してデータ乞送信する方式は既に知られている。
ところで、従来のl)MAメモII ケ有する送受信回
路においては、DMA、tモリがCPUに常に接続され
ている為に、メモリからDMAでデータを伝送している
期間には、CPUy7停出さぜるか、もしくはCPUに
よるメモリのアクセスヶ禁止スる必要があり、CPUの
情報処理効率が悪かった。
路においては、DMA、tモリがCPUに常に接続され
ている為に、メモリからDMAでデータを伝送している
期間には、CPUy7停出さぜるか、もしくはCPUに
よるメモリのアクセスヶ禁止スる必要があり、CPUの
情報処理効率が悪かった。
そこで、本発明の目的は、CPUの情報処理効率及び伝
送効率の向上を計ることができるデータ伝送装置ケ提供
することにある。
送効率の向上を計ることができるデータ伝送装置ケ提供
することにある。
上記問題廓ン解決し、上記目的ン達成するための本発明
は、送信データの処理機能を有するCPUと、前記CP
Uとデータ伝送回路との間に設けられ、前記CPUによ
るアクセスが可能であると共にLlMAVCよるデータ
転送が可能であるように構成された第1及び第2のメモ
IJと、前記CPUと前記第1のメモリとの間に接続さ
れた第1のスイッチと、前記第1のメモリと前記データ
伝送回路との間に接続されたm2のスイ゛ノチと、前記
Ck’Uと前記第2のメモリとの間に接続された第3の
スイッチと、前記第2のメモリと前記データ伝送回路と
の間に接続された第4のスイッチと、前記第1及び第4
のスイッチtオン制御している時には削Bピ第2及び第
3のスイ°ンチヶオフ別御し、逆に前記第2及びwJ3
のスイ′ノチχオン制御している時には前記第1及び第
4のスイッチをオフ制御するスイッチ制御回路とから成
るデータ伝送装置に係わるものである。
は、送信データの処理機能を有するCPUと、前記CP
Uとデータ伝送回路との間に設けられ、前記CPUによ
るアクセスが可能であると共にLlMAVCよるデータ
転送が可能であるように構成された第1及び第2のメモ
IJと、前記CPUと前記第1のメモリとの間に接続さ
れた第1のスイッチと、前記第1のメモリと前記データ
伝送回路との間に接続されたm2のスイ゛ノチと、前記
Ck’Uと前記第2のメモリとの間に接続された第3の
スイッチと、前記第2のメモリと前記データ伝送回路と
の間に接続された第4のスイッチと、前記第1及び第4
のスイッチtオン制御している時には削Bピ第2及び第
3のスイ°ンチヶオフ別御し、逆に前記第2及びwJ3
のスイ′ノチχオン制御している時には前記第1及び第
4のスイッチをオフ制御するスイッチ制御回路とから成
るデータ伝送装置に係わるものである。
上記発明にお−・ては、第1及び第2のメモリの一万が
伝送回路に接続され、l)MAでデータ転送可能な状態
になると、他力がCPUに接←さj。
伝送回路に接続され、l)MAでデータ転送可能な状態
になると、他力がCPUに接←さj。
CPUによるアクセス可能な状態になる。逆に、第1及
び第2のメモリの他方が伝送回路に接続され、DMAで
データ転送可能な状態になると、−万がCPUにwit
さrl、(、’l’UKよるアクセス可能な状態になる
。従って、DMA1!IJ御でデータケ伝送し、ている
期間であっても、第1及び第2のメモリの何れか一万−
yet’uでアクセスすること力s可能になり、CPU
のデータ処理効率Y:高めることができる。
び第2のメモリの他方が伝送回路に接続され、DMAで
データ転送可能な状態になると、−万がCPUにwit
さrl、(、’l’UKよるアクセス可能な状態になる
。従って、DMA1!IJ御でデータケ伝送し、ている
期間であっても、第1及び第2のメモリの何れか一万−
yet’uでアクセスすること力s可能になり、CPU
のデータ処理効率Y:高めることができる。
次に、図面ケ参照して本発明の実施例に係わるデータ伝
送装置ン説明1−る。図m1にp(・て、tl+は第1
の送受信回路、(2)は第2の送受信回路であり、これ
等は第1及び第2の伝送回路+31 (41Y介して相
互に接続されている。
送装置ン説明1−る。図m1にp(・て、tl+は第1
の送受信回路、(2)は第2の送受信回路であり、これ
等は第1及び第2の伝送回路+31 (41Y介して相
互に接続されている。
第1の送受信回路:1)は、epu(5ν、送信回路(
61゜受信回路(71、及び入出力装置(81ン有し、
C)’ U 15)で処理したデータを第1の伝送回路
(31に送出し、且つ第2の伝送回路(4)から入力し
たデータケ受信処即するように構成されている。
61゜受信回路(71、及び入出力装置(81ン有し、
C)’ U 15)で処理したデータを第1の伝送回路
(31に送出し、且つ第2の伝送回路(4)から入力し
たデータケ受信処即するように構成されている。
送信回路(61は、ml及び第2のメモリ+91 (1
(1と、第1のメモリ(91とCP U 151との間
に接Hされた第1のスイッチUυと、第1のメモ1月9
夛と第1の伝送回路(3)との間に接続された第2のス
イッチ(121と、第2のメモリaIとCP U +5
1との間に接続された第3のスイッチ(131と、第2
のメモリ(10Iと第1の伝送回路(31との間に接続
された第4のスイッチ1141と、第1〜第4のスイッ
チ(111〜(1410制御回路四とからル兄 る 。
(1と、第1のメモリ(91とCP U 151との間
に接Hされた第1のスイッチUυと、第1のメモ1月9
夛と第1の伝送回路(3)との間に接続された第2のス
イッチ(121と、第2のメモリaIとCP U +5
1との間に接続された第3のスイッチ(131と、第2
のメモリ(10Iと第1の伝送回路(31との間に接続
された第4のスイッチ1141と、第1〜第4のスイッ
チ(111〜(1410制御回路四とからル兄 る 。
受信IP!l路(7)ハ、第3及U 第4 ノl %
17111j(171ト、第3のメモIJ 1161と
(、: )’ U (51との間1c接続された第5の
スイッチ0均と、第3のメモリ(161と第2の伝送回
路(41との間に接続された第6のスイッチα9と、第
4のメモリαηとCP U +51との間に接続された
第7のスイッチ(4)と、第4のメモリ叩と第2の伝送
回路(4)との間に接続された第8のスイ゛ンチC1+
と、第5〜第8のスイッチt18)〜Qυの制御回路の
とから成る。なお、U 1− g 4 f) メモIJ
(91C101(161(lでは、C)’ TJ +
51でアクセスすることが可能であると共に、DMAで
データ転送することが可能なように構成されている。従
つ工、w41〜第4のメモリ(9)帥+11j1071
12 D M A Ill @回路奮内IL、C)’U
(51から6えられるDMA指令に応答してデータケ出
力する。
17111j(171ト、第3のメモIJ 1161と
(、: )’ U (51との間1c接続された第5の
スイッチ0均と、第3のメモリ(161と第2の伝送回
路(41との間に接続された第6のスイッチα9と、第
4のメモリαηとCP U +51との間に接続された
第7のスイッチ(4)と、第4のメモリ叩と第2の伝送
回路(4)との間に接続された第8のスイ゛ンチC1+
と、第5〜第8のスイッチt18)〜Qυの制御回路の
とから成る。なお、U 1− g 4 f) メモIJ
(91C101(161(lでは、C)’ TJ +
51でアクセスすることが可能であると共に、DMAで
データ転送することが可能なように構成されている。従
つ工、w41〜第4のメモリ(9)帥+11j1071
12 D M A Ill @回路奮内IL、C)’U
(51から6えられるDMA指令に応答してデータケ出
力する。
第2の送受信回路(2)は、第1の送受信回路中と実質
的に同一に構成されているので、その説明を省略する。
的に同一に構成されているので、その説明を省略する。
第1の送受信回路(11と第2の送受信回路(2)とは
バスで示される第1及び第2の伝送回路13114+で
接続されているが、必要に応じて変請回路、@!調回路
、交換機、多重化回路、ll′+jiilF回路等ケ介
在さぞることが可能である。
バスで示される第1及び第2の伝送回路13114+で
接続されているが、必要に応じて変請回路、@!調回路
、交換機、多重化回路、ll′+jiilF回路等ケ介
在さぞることが可能である。
まず、送信データを作成するために、第1及び第3のス
イッチullt131をオン状態に制御し、第1及び第
2のメモ1月910OIをC)’ U +51に接続す
る。この時、筐だ送信データがなければ第2及び第4の
スイッチUカ(141はオフ状態に!IJ御する。第1
及び第3のスイッチua31がオン状態の場合には、C
)’U151によって第1及び第2のメモ1月910G
の何れもアクセス可能であるが、例えは第1のメモリ(
91χデータ処理用に使用し、送信データケ作成し、こ
こに送信データを格納する。
イッチullt131をオン状態に制御し、第1及び第
2のメモ1月910OIをC)’ U +51に接続す
る。この時、筐だ送信データがなければ第2及び第4の
スイッチUカ(141はオフ状態に!IJ御する。第1
及び第3のスイッチua31がオン状態の場合には、C
)’U151によって第1及び第2のメモ1月910G
の何れもアクセス可能であるが、例えは第1のメモリ(
91χデータ処理用に使用し、送信データケ作成し、こ
こに送信データを格納する。
次に、第1のメモ1月91に格納されたデータケ第2の
送受信回路(21に透る時には、wJ2及び第3のスイ
ッチ++2+ u31ンオンl1flJ御し、第1及び
第4のスイッチauu41ケオフ制御する。これにより
、第1のメモリ(91はL: k’ [1(51から切
り離され、逆に第2のスイッチ(じを介して伝送(ロ)
路(31に接続され、L)MAでデータ伝送可能な状態
になり、D M A 1lI)御に基づ(・又メモリ(
9)のデータが伝送回路(31馨介して第2の送受信回
路(2;に送られる。この時、第2のメモリαtitは
第3のスイッチσJ1r:介してe P U 151に
接続されているので、これ馨使用して次に送るデータを
作成し、この第2のメモリQO1に格納する。
送受信回路(21に透る時には、wJ2及び第3のスイ
ッチ++2+ u31ンオンl1flJ御し、第1及び
第4のスイッチauu41ケオフ制御する。これにより
、第1のメモリ(91はL: k’ [1(51から切
り離され、逆に第2のスイッチ(じを介して伝送(ロ)
路(31に接続され、L)MAでデータ伝送可能な状態
になり、D M A 1lI)御に基づ(・又メモリ(
9)のデータが伝送回路(31馨介して第2の送受信回
路(2;に送られる。この時、第2のメモリαtitは
第3のスイッチσJ1r:介してe P U 151に
接続されているので、これ馨使用して次に送るデータを
作成し、この第2のメモリQO1に格納する。
次に、第2のメモリ叫のデータケ送信する時には、第1
及び第4のスイッチ[111141χオン制御し、第2
及び第3のスイッチq力(131をオフ制御される。
及び第4のスイッチ[111141χオン制御し、第2
及び第3のスイッチq力(131をオフ制御される。
これにより、第2のメモリ口■はCP U C51から
切り離され、逆に第4のスイッチu41乞介して伝送回
路(3Iに接続され、1)MA制御可能な状態となり、
DMAでデータ転送が竹われる。この時、第1のメ%
17 +91 G!第1の24ツチG]l’に介してc
PUI51Km続されているので、これケ使用して次に
送信するデータケ作成し、格納することが可能になる。
切り離され、逆に第4のスイッチu41乞介して伝送回
路(3Iに接続され、1)MA制御可能な状態となり、
DMAでデータ転送が竹われる。この時、第1のメ%
17 +91 G!第1の24ツチG]l’に介してc
PUI51Km続されているので、これケ使用して次に
送信するデータケ作成し、格納することが可能になる。
なお、スイッチ01+〜t141の制御は、所定のプロ
グラムK(flEつてシーケンシャルに行われる6筐た
、第2及び第4のスイッチしL1410オン駆動に同期
して第1及び第2のメモ1月9(0αがDMA動作ケ開
始する。
グラムK(flEつてシーケンシャルに行われる6筐た
、第2及び第4のスイッチしL1410オン駆動に同期
して第1及び第2のメモ1月9(0αがDMA動作ケ開
始する。
上述から明らかな如く、第1及び第4のスイッチ旧1u
41と第2及び第3のスイッチ(12111:lとは交
互にオン・オフ制御され、U P U 151に第1及
び第2のメモ1月910111の少なくとも一万が常に
接続されて(・る、この為、C)’[1151常にデー
タ処理に使用することができ、処理の効率ン同上さぜる
ことかできる。寸だ、第1及び第2のメモリ+91 (
101からDMAで交互にデータを転送することが出来
るので、データ伝送効率も向上する。
41と第2及び第3のスイッチ(12111:lとは交
互にオン・オフ制御され、U P U 151に第1及
び第2のメモ1月910111の少なくとも一万が常に
接続されて(・る、この為、C)’[1151常にデー
タ処理に使用することができ、処理の効率ン同上さぜる
ことかできる。寸だ、第1及び第2のメモリ+91 (
101からDMAで交互にデータを転送することが出来
るので、データ伝送効率も向上する。
受信回路(7)において、第3のメモリ(161にDM
Aで受信データを入力させる場合には、第6及び第7の
スイッチ09い1乞オン側御し、第5及び第8のス(ツ
チQ81[2]+ ’4 f 7 lff11御する。
Aで受信データを入力させる場合には、第6及び第7の
スイッチ09い1乞オン側御し、第5及び第8のス(ツ
チQ81[2]+ ’4 f 7 lff11御する。
こrにより、第3のメモIJ utJはePU15)か
ら切vg11され、伝送回路(41と第6のスイッチ0
11乞介して送られる受信データ71)MAで書き込t
・。この時、第4のメモリαηけ第7のスイッチ(21
)iヶ介してCP U 151に接結・さtて〜・るの
で、C)’U!51でアクセスされ、受信データの処理
ン行うことが可能になる。
ら切vg11され、伝送回路(41と第6のスイッチ0
11乞介して送られる受信データ71)MAで書き込t
・。この時、第4のメモリαηけ第7のスイッチ(21
)iヶ介してCP U 151に接結・さtて〜・るの
で、C)’U!51でアクセスされ、受信データの処理
ン行うことが可能になる。
次に、第4のメモIJ (171に1)MAで受信デー
タ馨人力さぜる場合には、第5及び第8のスイッチ(1
81CJIIをオン制御し、第6及び第7のスイッチQ
ICj11をオフ+110御する。これにより、第4の
メモリ口がC1’Ll151から切ジ離され、l) M
A lt!制御可能な状態になり、受信データがDM
Aで曹き込まれる。−万、wJ3のメモリ111)Iは
第5のスイッチttaを介してCPU(51に接続され
ているので、CPU15+でアクセスされ、第3のメモ
リublに既に曹き込まれている受信データを処理する
。受信回路(7)にお(・でも、−万のメモ+7 (l
blがl)MAでデータ受信中であっても、他方のメモ
+7 C1ηで受信データの処理を行うことが可能にな
り、CPU15+の処理効率の向上及び受信効率の向上
が可能になる。
タ馨人力さぜる場合には、第5及び第8のスイッチ(1
81CJIIをオン制御し、第6及び第7のスイッチQ
ICj11をオフ+110御する。これにより、第4の
メモリ口がC1’Ll151から切ジ離され、l) M
A lt!制御可能な状態になり、受信データがDM
Aで曹き込まれる。−万、wJ3のメモリ111)Iは
第5のスイッチttaを介してCPU(51に接続され
ているので、CPU15+でアクセスされ、第3のメモ
リublに既に曹き込まれている受信データを処理する
。受信回路(7)にお(・でも、−万のメモ+7 (l
blがl)MAでデータ受信中であっても、他方のメモ
+7 C1ηで受信データの処理を行うことが可能にな
り、CPU15+の処理効率の向上及び受信効率の向上
が可能になる。
本発明は上述の実施例に限5Eされるものではな(、変
形可能なものである。例えば、送信のみを行う場合にも
適用可能である。捷た、CP TJ 151を送受信で
共用ゼずに、独立に2つのCPUを設けてもよ(・。ま
た、送受信乞非シーケンシfルに行うように構成しても
よい。また、第1及び第2の伝送路+31141を独立
に朽成ゼずに、共通に構成し、この共通伝送路を送信と
受信の両方で時分割で使用するようにしてもよい。また
、C)’ U 151と名スイッチ(Ill(131賭
[株]に至るパスケ共通に構成することもできるつまた
、送信と受信のスイッチ制御回路(IF>+1221を
一体化した構成にしてもよい。
形可能なものである。例えば、送信のみを行う場合にも
適用可能である。捷た、CP TJ 151を送受信で
共用ゼずに、独立に2つのCPUを設けてもよ(・。ま
た、送受信乞非シーケンシfルに行うように構成しても
よい。また、第1及び第2の伝送路+31141を独立
に朽成ゼずに、共通に構成し、この共通伝送路を送信と
受信の両方で時分割で使用するようにしてもよい。また
、C)’ U 151と名スイッチ(Ill(131賭
[株]に至るパスケ共通に構成することもできるつまた
、送信と受信のスイッチ制御回路(IF>+1221を
一体化した構成にしてもよい。
上地から明らかな如く、第1及び第2のメモリの内の一
力がDMA制御されている時に他方が01−’Uに接続
さn”(t、・るりで、D M A III (IDI
によるデータ伝送中であるにもかかわらす、CPUで他
方のメモリケアクセスし、データ処理を行うことができ
る。従つ又、データ処理効率及び伝送効率を向上させる
ことができる。
力がDMA制御されている時に他方が01−’Uに接続
さn”(t、・るりで、D M A III (IDI
によるデータ伝送中であるにもかかわらす、CPUで他
方のメモリケアクセスし、データ処理を行うことができ
る。従つ又、データ処理効率及び伝送効率を向上させる
ことができる。
図面は本発明の1実施例に従うデータ伝送装置を下すブ
ロック図である。 (51・・t、:PU、(9+・・・第]のメモリ、(
1α・・・第2のメモリ、ulJ・・・第1のスイッチ
、 021・・・第2のスイッチ、u3・・第3のスイ
ッチ、■・・・第4のスイッチ、1151・・・制御回
路。
ロック図である。 (51・・t、:PU、(9+・・・第]のメモリ、(
1α・・・第2のメモリ、ulJ・・・第1のスイッチ
、 021・・・第2のスイッチ、u3・・第3のスイ
ッチ、■・・・第4のスイッチ、1151・・・制御回
路。
Claims (1)
- (1)送信データの処理機能を有するCPUと、前記C
PUとデータ伝送回路との間に設けられ、前記CPUに
よるアクセスが可能であると共にDMAによるデータ転
送が可能であるように構成された第1及び第2のメモリ
と、 前記CPUと前記第1のメモリとの間に接続された第1
のスイッチと、 前記第1のメモリと前記データ伝送回路との間に接続さ
れた第2のスイッチと、 前記CPUと前記第2のメモリとの間に接続された第3
のスイッチと、 前記第2のメモリと前記データ伝送回路との間に接続さ
れた第4のスイッチと、 前記第1及び第4のスイッチをオン制御している時には
前記第2及び第3のスイッチをオフ制御し、逆に前記第
2及び第3のスイッチをオン制御している時には前記第
1及び第4のスイッチをオフ制御するスイッチ制御回路
と から成るデータ伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27288785A JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27288785A JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62132456A true JPS62132456A (ja) | 1987-06-15 |
Family
ID=17520137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27288785A Pending JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62132456A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
JPH04131960A (ja) * | 1990-09-25 | 1992-05-06 | Hitachi Ltd | 計算機の運転方法及び計算機システム |
-
1985
- 1985-12-04 JP JP27288785A patent/JPS62132456A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
JPH0529180B2 (ja) * | 1987-07-15 | 1993-04-28 | Kanebo Ltd | |
JPH04131960A (ja) * | 1990-09-25 | 1992-05-06 | Hitachi Ltd | 計算機の運転方法及び計算機システム |
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