JPS62132456A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS62132456A JPS62132456A JP27288785A JP27288785A JPS62132456A JP S62132456 A JPS62132456 A JP S62132456A JP 27288785 A JP27288785 A JP 27288785A JP 27288785 A JP27288785 A JP 27288785A JP S62132456 A JPS62132456 A JP S62132456A
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- JP
- Japan
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- memory
- cpu
- data
- switches
- switch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
不発８Ａは、端末装置の相互間又は交換回路内のに）’
Ｕ （中央処理装置）相互間等にｐけるデータ伝送装置
に関するものである。
Ｕ （中央処理装置）相互間等にｐけるデータ伝送装置
に関するものである。
送受信回路にしＰＵとメモリドχ設け、ＣＰＵがメモ＋
７ Ｙ使用して送受信データケ処理し、送信データをメ
モＩＪ Ｋ一時格給し、メモリ７１）ＭＡ （Ｌ）ｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ） ｊＩＩ制御
してデータ乞送信する方式は既に知られている。
７ Ｙ使用して送受信データケ処理し、送信データをメ
モＩＪ Ｋ一時格給し、メモリ７１）ＭＡ （Ｌ）ｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ ） ｊＩＩ制御
してデータ乞送信する方式は既に知られている。
ところで、従来のｌ）ＭＡメモＩＩ ケ有する送受信回
路においては、ＤＭＡ、ｔモリがＣＰＵに常に接続され
ている為に、メモリからＤＭＡでデータを伝送している
期間には、ＣＰＵｙ７停出さぜるか、もしくはＣＰＵに
よるメモリのアクセスヶ禁止スる必要があり、ＣＰＵの
情報処理効率が悪かった。
路においては、ＤＭＡ、ｔモリがＣＰＵに常に接続され
ている為に、メモリからＤＭＡでデータを伝送している
期間には、ＣＰＵｙ７停出さぜるか、もしくはＣＰＵに
よるメモリのアクセスヶ禁止スる必要があり、ＣＰＵの
情報処理効率が悪かった。
そこで、本発明の目的は、ＣＰＵの情報処理効率及び伝
送効率の向上を計ることができるデータ伝送装置ケ提供
することにある。
送効率の向上を計ることができるデータ伝送装置ケ提供
することにある。
上記問題廓ン解決し、上記目的ン達成するための本発明
は、送信データの処理機能を有するＣＰＵと、前記ＣＰ
Ｕとデータ伝送回路との間に設けられ、前記ＣＰＵによ
るアクセスが可能であると共にＬｌＭＡＶＣよるデータ
転送が可能であるように構成された第１及び第２のメモ
ＩＪと、前記ＣＰＵと前記第１のメモリとの間に接続さ
れた第１のスイッチと、前記第１のメモリと前記データ
伝送回路との間に接続されたｍ２のスイ゛ノチと、前記
Ｃｋ’Ｕと前記第２のメモリとの間に接続された第３の
スイッチと、前記第２のメモリと前記データ伝送回路と
の間に接続された第４のスイッチと、前記第１及び第４
のスイッチｔオン制御している時には削Ｂピ第２及び第
３のスイ°ンチヶオフ別御し、逆に前記第２及びｗＪ３
のスイ′ノチχオン制御している時には前記第１及び第
４のスイッチをオフ制御するスイッチ制御回路とから成
るデータ伝送装置に係わるものである。
は、送信データの処理機能を有するＣＰＵと、前記ＣＰ
Ｕとデータ伝送回路との間に設けられ、前記ＣＰＵによ
るアクセスが可能であると共にＬｌＭＡＶＣよるデータ
転送が可能であるように構成された第１及び第２のメモ
ＩＪと、前記ＣＰＵと前記第１のメモリとの間に接続さ
れた第１のスイッチと、前記第１のメモリと前記データ
伝送回路との間に接続されたｍ２のスイ゛ノチと、前記
Ｃｋ’Ｕと前記第２のメモリとの間に接続された第３の
スイッチと、前記第２のメモリと前記データ伝送回路と
の間に接続された第４のスイッチと、前記第１及び第４
のスイッチｔオン制御している時には削Ｂピ第２及び第
３のスイ°ンチヶオフ別御し、逆に前記第２及びｗＪ３
のスイ′ノチχオン制御している時には前記第１及び第
４のスイッチをオフ制御するスイッチ制御回路とから成
るデータ伝送装置に係わるものである。
上記発明にお−・ては、第１及び第２のメモリの一万が
伝送回路に接続され、ｌ）ＭＡでデータ転送可能な状態
になると、他力がＣＰＵに接←さｊ。
伝送回路に接続され、ｌ）ＭＡでデータ転送可能な状態
になると、他力がＣＰＵに接←さｊ。
ＣＰＵによるアクセス可能な状態になる。逆に、第１及
び第２のメモリの他方が伝送回路に接続され、ＤＭＡで
データ転送可能な状態になると、−万がＣＰＵにｗｉｔ
さｒｌ、（、’ｌ’ＵＫよるアクセス可能な状態になる
。従って、ＤＭＡ１！ＩＪ御でデータケ伝送し、ている
期間であっても、第１及び第２のメモリの何れか一万−
ｙｅｔ’ｕでアクセスすること力ｓ可能になり、ＣＰＵ
のデータ処理効率Ｙ：高めることができる。
び第２のメモリの他方が伝送回路に接続され、ＤＭＡで
データ転送可能な状態になると、−万がＣＰＵにｗｉｔ
さｒｌ、（、’ｌ’ＵＫよるアクセス可能な状態になる
。従って、ＤＭＡ１！ＩＪ御でデータケ伝送し、ている
期間であっても、第１及び第２のメモリの何れか一万−
ｙｅｔ’ｕでアクセスすること力ｓ可能になり、ＣＰＵ
のデータ処理効率Ｙ：高めることができる。
次に、図面ケ参照して本発明の実施例に係わるデータ伝
送装置ン説明１−る。図ｍ１にｐ（・て、ｔｌ＋は第１
の送受信回路、（２）は第２の送受信回路であり、これ
等は第１及び第２の伝送回路＋３１ （４１Ｙ介して相
互に接続されている。
送装置ン説明１−る。図ｍ１にｐ（・て、ｔｌ＋は第１
の送受信回路、（２）は第２の送受信回路であり、これ
等は第１及び第２の伝送回路＋３１ （４１Ｙ介して相
互に接続されている。
第１の送受信回路：１）は、ｅｐｕ（５ν、送信回路（
６１゜受信回路（７１、及び入出力装置（８１ン有し、
Ｃ）’ Ｕ １５）で処理したデータを第１の伝送回路
（３１に送出し、且つ第２の伝送回路（４）から入力し
たデータケ受信処即するように構成されている。
６１゜受信回路（７１、及び入出力装置（８１ン有し、
Ｃ）’ Ｕ １５）で処理したデータを第１の伝送回路
（３１に送出し、且つ第２の伝送回路（４）から入力し
たデータケ受信処即するように構成されている。
送信回路（６１は、ｍｌ及び第２のメモリ＋９１ （１
（１と、第１のメモリ（９１とＣＰ Ｕ １５１との間
に接Ｈされた第１のスイッチＵυと、第１のメモ１月９
夛と第１の伝送回路（３）との間に接続された第２のス
イッチ（１２１と、第２のメモリａＩとＣＰ Ｕ ＋５
１との間に接続された第３のスイッチ（１３１と、第２
のメモリ（１０Ｉと第１の伝送回路（３１との間に接続
された第４のスイッチ１１４１と、第１〜第４のスイッ
チ（１１１〜（１４１０制御回路四とからル兄 る 。
（１と、第１のメモリ（９１とＣＰ Ｕ １５１との間
に接Ｈされた第１のスイッチＵυと、第１のメモ１月９
夛と第１の伝送回路（３）との間に接続された第２のス
イッチ（１２１と、第２のメモリａＩとＣＰ Ｕ ＋５
１との間に接続された第３のスイッチ（１３１と、第２
のメモリ（１０Ｉと第１の伝送回路（３１との間に接続
された第４のスイッチ１１４１と、第１〜第４のスイッ
チ（１１１〜（１４１０制御回路四とからル兄 る 。
受信ＩＰ！ｌ路（７）ハ、第３及Ｕ 第４ ノｌ ％
１７１１１ｊ（１７１ト、第３のメモＩＪ １１６１と
（、： ）’ Ｕ （５１との間１ｃ接続された第５の
スイッチ０均と、第３のメモリ（１６１と第２の伝送回
路（４１との間に接続された第６のスイッチα９と、第
４のメモリαηとＣＰ Ｕ ＋５１との間に接続された
第７のスイッチ（４）と、第４のメモリ叩と第２の伝送
回路（４）との間に接続された第８のスイ゛ンチＣ１＋
と、第５〜第８のスイッチｔ１８）〜Ｑυの制御回路の
とから成る。なお、Ｕ １− ｇ ４ ｆ） メモＩＪ
（９１Ｃ１０１（１６１（ｌでは、Ｃ）’ ＴＪ ＋
５１でアクセスすることが可能であると共に、ＤＭＡで
データ転送することが可能なように構成されている。従
つ工、ｗ４１〜第４のメモリ（９）帥＋１１ｊ１０７１
１２ Ｄ Ｍ Ａ Ｉｌｌ ＠回路奮内ＩＬ、Ｃ）’Ｕ
（５１から６えられるＤＭＡ指令に応答してデータケ出
力する。
１７１１１ｊ（１７１ト、第３のメモＩＪ １１６１と
（、： ）’ Ｕ （５１との間１ｃ接続された第５の
スイッチ０均と、第３のメモリ（１６１と第２の伝送回
路（４１との間に接続された第６のスイッチα９と、第
４のメモリαηとＣＰ Ｕ ＋５１との間に接続された
第７のスイッチ（４）と、第４のメモリ叩と第２の伝送
回路（４）との間に接続された第８のスイ゛ンチＣ１＋
と、第５〜第８のスイッチｔ１８）〜Ｑυの制御回路の
とから成る。なお、Ｕ １− ｇ ４ ｆ） メモＩＪ
（９１Ｃ１０１（１６１（ｌでは、Ｃ）’ ＴＪ ＋
５１でアクセスすることが可能であると共に、ＤＭＡで
データ転送することが可能なように構成されている。従
つ工、ｗ４１〜第４のメモリ（９）帥＋１１ｊ１０７１
１２ Ｄ Ｍ Ａ Ｉｌｌ ＠回路奮内ＩＬ、Ｃ）’Ｕ
（５１から６えられるＤＭＡ指令に応答してデータケ出
力する。
第２の送受信回路（２）は、第１の送受信回路中と実質
的に同一に構成されているので、その説明を省略する。
的に同一に構成されているので、その説明を省略する。
第１の送受信回路（１１と第２の送受信回路（２）とは
バスで示される第１及び第２の伝送回路１３１１４＋で
接続されているが、必要に応じて変請回路、＠！調回路
、交換機、多重化回路、ｌｌ′＋ｊｉｉｌＦ回路等ケ介
在さぞることが可能である。
バスで示される第１及び第２の伝送回路１３１１４＋で
接続されているが、必要に応じて変請回路、＠！調回路
、交換機、多重化回路、ｌｌ′＋ｊｉｉｌＦ回路等ケ介
在さぞることが可能である。
まず、送信データを作成するために、第１及び第３のス
イッチｕｌｌｔ１３１をオン状態に制御し、第１及び第
２のメモ１月９１０ＯＩをＣ）’ Ｕ ＋５１に接続す
る。この時、筐だ送信データがなければ第２及び第４の
スイッチＵカ（１４１はオフ状態に！ＩＪ御する。第１
及び第３のスイッチｕａ３１がオン状態の場合には、Ｃ
）’Ｕ１５１によって第１及び第２のメモ１月９１０Ｇ
の何れもアクセス可能であるが、例えは第１のメモリ（
９１χデータ処理用に使用し、送信データケ作成し、こ
こに送信データを格納する。
イッチｕｌｌｔ１３１をオン状態に制御し、第１及び第
２のメモ１月９１０ＯＩをＣ）’ Ｕ ＋５１に接続す
る。この時、筐だ送信データがなければ第２及び第４の
スイッチＵカ（１４１はオフ状態に！ＩＪ御する。第１
及び第３のスイッチｕａ３１がオン状態の場合には、Ｃ
）’Ｕ１５１によって第１及び第２のメモ１月９１０Ｇ
の何れもアクセス可能であるが、例えは第１のメモリ（
９１χデータ処理用に使用し、送信データケ作成し、こ
こに送信データを格納する。
次に、第１のメモ１月９１に格納されたデータケ第２の
送受信回路（２１に透る時には、ｗＪ２及び第３のスイ
ッチ＋＋２＋ ｕ３１ンオンｌ１ｆｌＪ御し、第１及び
第４のスイッチａｕｕ４１ケオフ制御する。これにより
、第１のメモリ（９１はＬ： ｋ’ ［１（５１から切
り離され、逆に第２のスイッチ（じを介して伝送（ロ）
路（３１に接続され、Ｌ）ＭＡでデータ伝送可能な状態
になり、Ｄ Ｍ Ａ １ｌＩ）御に基づ（・又メモリ（
９）のデータが伝送回路（３１馨介して第２の送受信回
路（２；に送られる。この時、第２のメモリαｔｉｔは
第３のスイッチσＪ１ｒ：介してｅ Ｐ Ｕ １５１に
接続されているので、これ馨使用して次に送るデータを
作成し、この第２のメモリＱＯ１に格納する。
送受信回路（２１に透る時には、ｗＪ２及び第３のスイ
ッチ＋＋２＋ ｕ３１ンオンｌ１ｆｌＪ御し、第１及び
第４のスイッチａｕｕ４１ケオフ制御する。これにより
、第１のメモリ（９１はＬ： ｋ’ ［１（５１から切
り離され、逆に第２のスイッチ（じを介して伝送（ロ）
路（３１に接続され、Ｌ）ＭＡでデータ伝送可能な状態
になり、Ｄ Ｍ Ａ １ｌＩ）御に基づ（・又メモリ（
９）のデータが伝送回路（３１馨介して第２の送受信回
路（２；に送られる。この時、第２のメモリαｔｉｔは
第３のスイッチσＪ１ｒ：介してｅ Ｐ Ｕ １５１に
接続されているので、これ馨使用して次に送るデータを
作成し、この第２のメモリＱＯ１に格納する。
次に、第２のメモリ叫のデータケ送信する時には、第１
及び第４のスイッチ［１１１１４１χオン制御し、第２
及び第３のスイッチｑ力（１３１をオフ制御される。
及び第４のスイッチ［１１１１４１χオン制御し、第２
及び第３のスイッチｑ力（１３１をオフ制御される。
これにより、第２のメモリ口■はＣＰ Ｕ Ｃ５１から
切り離され、逆に第４のスイッチｕ４１乞介して伝送回
路（３Ｉに接続され、１）ＭＡ制御可能な状態となり、
ＤＭＡでデータ転送が竹われる。この時、第１のメ％
１７ ＋９１ Ｇ！第１の２４ツチＧ］ｌ’に介してｃ
ＰＵＩ５１Ｋｍ続されているので、これケ使用して次に
送信するデータケ作成し、格納することが可能になる。
切り離され、逆に第４のスイッチｕ４１乞介して伝送回
路（３Ｉに接続され、１）ＭＡ制御可能な状態となり、
ＤＭＡでデータ転送が竹われる。この時、第１のメ％
１７ ＋９１ Ｇ！第１の２４ツチＧ］ｌ’に介してｃ
ＰＵＩ５１Ｋｍ続されているので、これケ使用して次に
送信するデータケ作成し、格納することが可能になる。
なお、スイッチ０１＋〜ｔ１４１の制御は、所定のプロ
グラムＫ（ｆｌＥつてシーケンシャルに行われる６筐た
、第２及び第４のスイッチしＬ１４１０オン駆動に同期
して第１及び第２のメモ１月９（０αがＤＭＡ動作ケ開
始する。
グラムＫ（ｆｌＥつてシーケンシャルに行われる６筐た
、第２及び第４のスイッチしＬ１４１０オン駆動に同期
して第１及び第２のメモ１月９（０αがＤＭＡ動作ケ開
始する。
上述から明らかな如く、第１及び第４のスイッチ旧１ｕ
４１と第２及び第３のスイッチ（１２１１１：ｌとは交
互にオン・オフ制御され、Ｕ Ｐ Ｕ １５１に第１及
び第２のメモ１月９１０１１１の少なくとも一万が常に
接続されて（・る、この為、Ｃ）’［１１５１常にデー
タ処理に使用することができ、処理の効率ン同上さぜる
ことかできる。寸だ、第１及び第２のメモリ＋９１ （
１０１からＤＭＡで交互にデータを転送することが出来
るので、データ伝送効率も向上する。
４１と第２及び第３のスイッチ（１２１１１：ｌとは交
互にオン・オフ制御され、Ｕ Ｐ Ｕ １５１に第１及
び第２のメモ１月９１０１１１の少なくとも一万が常に
接続されて（・る、この為、Ｃ）’［１１５１常にデー
タ処理に使用することができ、処理の効率ン同上さぜる
ことかできる。寸だ、第１及び第２のメモリ＋９１ （
１０１からＤＭＡで交互にデータを転送することが出来
るので、データ伝送効率も向上する。
受信回路（７）において、第３のメモリ（１６１にＤＭ
Ａで受信データを入力させる場合には、第６及び第７の
スイッチ０９い１乞オン側御し、第５及び第８のス（ツ
チＱ８１［２］＋ ’４ ｆ ７ ｌｆｆ１１御する。
Ａで受信データを入力させる場合には、第６及び第７の
スイッチ０９い１乞オン側御し、第５及び第８のス（ツ
チＱ８１［２］＋ ’４ ｆ ７ ｌｆｆ１１御する。
こｒにより、第３のメモＩＪ ｕｔＪはｅＰＵ１５）か
ら切ｖｇ１１され、伝送回路（４１と第６のスイッチ０
１１乞介して送られる受信データ７１）ＭＡで書き込ｔ
・。この時、第４のメモリαηけ第７のスイッチ（２１
）ｉヶ介してＣＰ Ｕ １５１に接結・さｔて〜・るの
で、Ｃ）’Ｕ！５１でアクセスされ、受信データの処理
ン行うことが可能になる。
ら切ｖｇ１１され、伝送回路（４１と第６のスイッチ０
１１乞介して送られる受信データ７１）ＭＡで書き込ｔ
・。この時、第４のメモリαηけ第７のスイッチ（２１
）ｉヶ介してＣＰ Ｕ １５１に接結・さｔて〜・るの
で、Ｃ）’Ｕ！５１でアクセスされ、受信データの処理
ン行うことが可能になる。
次に、第４のメモＩＪ （１７１に１）ＭＡで受信デー
タ馨人力さぜる場合には、第５及び第８のスイッチ（１
８１ＣＪＩＩをオン制御し、第６及び第７のスイッチＱ
ＩＣｊ１１をオフ＋１１０御する。これにより、第４の
メモリ口がＣ１’Ｌｌ１５１から切ジ離され、ｌ） Ｍ
Ａ ｌｔ！制御可能な状態になり、受信データがＤＭ
Ａで曹き込まれる。−万、ｗＪ３のメモリ１１１）Ｉは
第５のスイッチｔｔａを介してＣＰＵ（５１に接続され
ているので、ＣＰＵ１５＋でアクセスされ、第３のメモ
リｕｂｌに既に曹き込まれている受信データを処理する
。受信回路（７）にお（・でも、−万のメモ＋７ （ｌ
ｂｌがｌ）ＭＡでデータ受信中であっても、他方のメモ
＋７ Ｃ１ηで受信データの処理を行うことが可能にな
り、ＣＰＵ１５＋の処理効率の向上及び受信効率の向上
が可能になる。
タ馨人力さぜる場合には、第５及び第８のスイッチ（１
８１ＣＪＩＩをオン制御し、第６及び第７のスイッチＱ
ＩＣｊ１１をオフ＋１１０御する。これにより、第４の
メモリ口がＣ１’Ｌｌ１５１から切ジ離され、ｌ） Ｍ
Ａ ｌｔ！制御可能な状態になり、受信データがＤＭ
Ａで曹き込まれる。−万、ｗＪ３のメモリ１１１）Ｉは
第５のスイッチｔｔａを介してＣＰＵ（５１に接続され
ているので、ＣＰＵ１５＋でアクセスされ、第３のメモ
リｕｂｌに既に曹き込まれている受信データを処理する
。受信回路（７）にお（・でも、−万のメモ＋７ （ｌ
ｂｌがｌ）ＭＡでデータ受信中であっても、他方のメモ
＋７ Ｃ１ηで受信データの処理を行うことが可能にな
り、ＣＰＵ１５＋の処理効率の向上及び受信効率の向上
が可能になる。
本発明は上述の実施例に限５Ｅされるものではな（、変
形可能なものである。例えば、送信のみを行う場合にも
適用可能である。捷た、ＣＰ ＴＪ １５１を送受信で
共用ゼずに、独立に２つのＣＰＵを設けてもよ（・。ま
た、送受信乞非シーケンシｆルに行うように構成しても
よい。また、第１及び第２の伝送路＋３１１４１を独立
に朽成ゼずに、共通に構成し、この共通伝送路を送信と
受信の両方で時分割で使用するようにしてもよい。また
、Ｃ）’ Ｕ １５１と名スイッチ（Ｉｌｌ（１３１賭
［株］に至るパスケ共通に構成することもできるつまた
、送信と受信のスイッチ制御回路（ＩＦ＞＋１２２１を
一体化した構成にしてもよい。
形可能なものである。例えば、送信のみを行う場合にも
適用可能である。捷た、ＣＰ ＴＪ １５１を送受信で
共用ゼずに、独立に２つのＣＰＵを設けてもよ（・。ま
た、送受信乞非シーケンシｆルに行うように構成しても
よい。また、第１及び第２の伝送路＋３１１４１を独立
に朽成ゼずに、共通に構成し、この共通伝送路を送信と
受信の両方で時分割で使用するようにしてもよい。また
、Ｃ）’ Ｕ １５１と名スイッチ（Ｉｌｌ（１３１賭
［株］に至るパスケ共通に構成することもできるつまた
、送信と受信のスイッチ制御回路（ＩＦ＞＋１２２１を
一体化した構成にしてもよい。
上地から明らかな如く、第１及び第２のメモリの内の一
力がＤＭＡ制御されている時に他方が０１−’Ｕに接続
さｎ”（ｔ、・るりで、Ｄ Ｍ Ａ ＩＩＩ （ＩＤＩ
によるデータ伝送中であるにもかかわらす、ＣＰＵで他
方のメモリケアクセスし、データ処理を行うことができ
る。従つ又、データ処理効率及び伝送効率を向上させる
ことができる。
力がＤＭＡ制御されている時に他方が０１−’Ｕに接続
さｎ”（ｔ、・るりで、Ｄ Ｍ Ａ ＩＩＩ （ＩＤＩ
によるデータ伝送中であるにもかかわらす、ＣＰＵで他
方のメモリケアクセスし、データ処理を行うことができ
る。従つ又、データ処理効率及び伝送効率を向上させる
ことができる。
図面は本発明の１実施例に従うデータ伝送装置を下すブ
ロック図である。 （５１・・ｔ、：ＰＵ、（９＋・・・第］のメモリ、（
１α・・・第２のメモリ、ｕｌＪ・・・第１のスイッチ
、 ０２１・・・第２のスイッチ、ｕ３・・第３のスイ
ッチ、■・・・第４のスイッチ、１１５１・・・制御回
路。
ロック図である。 （５１・・ｔ、：ＰＵ、（９＋・・・第］のメモリ、（
１α・・・第２のメモリ、ｕｌＪ・・・第１のスイッチ
、 ０２１・・・第２のスイッチ、ｕ３・・第３のスイ
ッチ、■・・・第４のスイッチ、１１５１・・・制御回
路。
Claims (1)
- （１）送信データの処理機能を有するＣＰＵと、前記Ｃ
ＰＵとデータ伝送回路との間に設けられ、前記ＣＰＵに
よるアクセスが可能であると共にＤＭＡによるデータ転
送が可能であるように構成された第１及び第２のメモリ
と、 前記ＣＰＵと前記第１のメモリとの間に接続された第１
のスイッチと、 前記第１のメモリと前記データ伝送回路との間に接続さ
れた第２のスイッチと、 前記ＣＰＵと前記第２のメモリとの間に接続された第３
のスイッチと、 前記第２のメモリと前記データ伝送回路との間に接続さ
れた第４のスイッチと、 前記第１及び第４のスイッチをオン制御している時には
前記第２及び第３のスイッチをオフ制御し、逆に前記第
２及び第３のスイッチをオン制御している時には前記第
１及び第４のスイッチをオフ制御するスイッチ制御回路
と から成るデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27288785A JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27288785A JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132456A true JPS62132456A (ja) | 1987-06-15 |
Family
ID=17520137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27288785A Pending JPS62132456A (ja) | 1985-12-04 | 1985-12-04 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH04131960A (ja) * | 1990-09-25 | 1992-05-06 | Hitachi Ltd | 計算機の運転方法及び計算機システム |
-
1985
- 1985-12-04 JP JP27288785A patent/JPS62132456A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6420757A (en) * | 1987-07-15 | 1989-01-24 | Kanebo Ltd | Unidirectional synchronizing communication equipment |
| JPH0529180B2 (ja) * | 1987-07-15 | 1993-04-28 | Kanebo Ltd | |
| JPH04131960A (ja) * | 1990-09-25 | 1992-05-06 | Hitachi Ltd | 計算機の運転方法及び計算機システム |
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