JPH04142644A

JPH04142644A - Ｒａｍアクセス方法

Info

Publication number: JPH04142644A
Application number: JP26689690A
Authority: JP
Inventors: Kazuhiko Hasegawa; 和彦長谷川
Original assignee: Murata Machinery Ltd
Current assignee: Murata Machinery Ltd
Priority date: 1990-10-03
Filing date: 1990-10-03
Publication date: 1992-05-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ＲＡＭのアクセス方法に係り、更に詳しくは
、アクセス速度の速いＲＡＭを用いなくても、一連のデ
ータを高速に転送処理で−きるようにしたことに特徴を
有したものに間する。

［従来の技術］近時、ＣＰＵを用いた電子機器においては、技術革新と
ともに処理速度の向上したＣＰＵが搭載されるようにな
っており、データを記憶するためのメモリのアクセスス
ピードも格段に向上したものが開発されている。

第４図は、このようなＣＰＵ１００、外部機器２００、
ＲＡＭ３００およびＲＯＭ４００をアドレスバスＩＡ、
データバスＩＤおよびコントロールバスＺＣで接続した
信号処理回路の構成例を示したものである。

このような回路においては、ＣＰＵ１００からアドレス
バスＩＡを介してアトレスデｒりをＲＯＭ４００に伝送
して指定されたアドレスをアクセスし、ＲＯＭ４００で
は、アクセスされたアドレスに格納されたデータをデー
タバスｆＤを介してＣＰＵ１００側に返信してデータ（
プログラム）に従った必要な処理を行って外部機器２０
０を制御したり、ＲＡＭ３００に処理データを格納させ
るような処理動作を行うようになっている。

また、外部機器２００からＣＰＵを介さずに直接ＲＡＭ
３００との間で大量のデータを転送するような場合には
、外部機器２００からコントロールバスｌＣを介してＣ
ＰＵ１００側にホールド信号を伝送してアドレスバス！
Ａ、データバスＡＤを開放させ、外部機器２００からバ
スラインｆ　Ａ。

／　Ｄ、　　βＣにデータを送出して直接ＲＡＭ３００
との間でデータの書き込み、読み出しを行うようにして
転送処理速度の高速化を図ることができるようになって
いる。

このような信号処理回路に用いられるＲＡＭ３００は、
例えばデータを書き込む場合には、第５図（ａ）〜（ｅ
）に示したように、クロックパルスに同朋してＣＰＵ１
００からアドレスバスｆＡにアドレスデータを出力した
後にデータバスＩＤにデータを出力し、続いてコントロ
ールバスＩＣにライト信号（書込信号）を出力すると、
ＲＡＭ３００側ではライト信号を受けた時点でアドレス
データで指定されたアドレスにデータを書き込む。

また、不図示ではあるが、データの読み出しの場合も同
様にして、ＲＯＭ３００では、リード信号を受けて指定
されたアドレスのデータをデータバスに出力するように
なっている。

ところて、ＲＡＭ３００に安定してデータのり一ド／ラ
イトを行うためには、データのライト信号が入力された
時点に対してセットアツプ時間ＴＳだけ早くアドレスバ
スＩＡおよびデータバスｌＤのデータを安定させるとと
もに、ライト信号が入力されてからホールド時間ＴＨだ
け同様にバスラインのデータを安定させなければならな
い、このため、ＲＡＭ３００にデータを書き込むために
は、少なくともセットアツプ時間ＴＳとホールド時間Ｔ
Ｈの和の時間を要するため、上述した外部機器２００か
らＲＡＭ３００に大量のデータを転送するような場合に
は、ＲＡＭ３００のリード／ライトに要する時間にあわ
せて外部機器側で処理を待機させなければならず、デー
タ転送に多くの時間を要して処理速度の低下を招いてい
た。

そこで、セットアツプ時間ＴＳ、ホールド時間ＴＨの短
い高速アクセスの可能なＲＡＭを使用することによって
、リード／ライトに要する時間を短縮して信号処理速度
を向上させることが可能であるが、このようなＲＡＭは
高価であるため、般的なアクセス速度を有した廉価なＲ
ＡＭを用いて高速な転送処理を行うことのできる方法の
開発が望まれていた。

［発明が解決しようとする課題］上記事情に鑑みて提案される本発明は、外部機器側から
出力される一連のデータをラッチゲートを有した複数の
ＲＡＭに順次切換伝送し、次のデータが伝送されて来る
までに、保持されたデータに基づいて外部機器との間で
各ＲＡＭの書き込み、読み出し処理を実行させるように
して、外部機器側でＲＡＭの書き込み、読み出し処理に
要する時間にあわせて処理を待機させる必要をなくした
ＲＡＭアクセス方法を提供することを目的としている。

［課題を解決するための手段］上記目的を達成するために提案される本発明は、外部機
器とラッチゲートを有した複数のＲＡＭとの間でバスラ
インを順次切り換え接続し、各々のバスラインを伝送さ
れる一連のデータを上記各々のＲＡＭ側のラッチゲート
で順次保持し、次の一連のデータが同一のバスライン上
に伝送されるまでの期間に、保持されたデータに基づい
て上記外部機器との間で上記各々のＲＡＭの書き込みや
読み出し動作を行うようにされている。

このような外部機器としては、例えば、フロッピーディ
スクドライブやファクシミリ送受信装置の画像読取部な
どがあげられる。

［作用コ本発明では、外部機器からＲＡＭに一連のデータを転送
する場合には、外部機器では、アドレスバスおよびデー
タバスを介して各々のＲＡＭのラッチゲートに順番にア
ドレスデータと転送データとを送出して保持させ、各Ｒ
ＡＭでは、次のアドレスデータおよび転送データがラッ
チゲートを通じて伝送されるまでの間に、ラッチゲート
で保持された指定アドレスに転送データを書き込む。

また、ＲＡＭに記憶されている一連のデータを外部制御
機器側に読み込む場合には、外部機器では、アドレスバ
スを介して一つのＲＡＭのラッチゲートにアドレスデー
タを送出して保持させ、次のＲＡＭのラッチゲートに同
様にして次のアドレスデータを送出して保持させている
期間に、先に保持されたアドレスデータのアドレスに記
憶されている転送データをデータバスを介して外部機器
側に送出する。

従って、各々のＲＡＭでは、ラッチゲートに保持された
データに基づいて書き込み、読み出し処理を実行するこ
とができ、しかも、外部機器側では、ＲＡＭのアクセス
スピードで規制されることなくアドレスバスおよびデー
タバスを駆動することができるので、アクセス速度の低
いＲＡＭを使用して高速なデータ転送処理を実行させる
ことができる。

［実施例］以下に、図面を参照して本発明の詳細な説明する。

第１図は、本発明のＲＡＭアクセス方法を実施するため
の構成例をブロック図をもって示したものてあり、ＣＰ
Ｕ　１００、外部機器２００、ＲＡＭ３００およびＲ０
Ｍ４００で成る従来の構成に、信号切換ゲート１０と、
ラッチゲートを有したＲＡＭで成る２１ｄｌのメモリ部
２０．２１とを付加した構成とされており、同一部分に
は同一の符号を付して説明を省略する。

この構成では、信号切換ゲート１０と外部機器２００と
の間には、アドレスバスＩＡ、データバスＩＤおよびコ
ントロールバスＩＣが接続され、信号切換ゲート１０と
メモリ部２０との間には、アドレスバスｆＡ１、データ
バスＪＤＩおよびコントロールバスＡＣ１が接続される
とともに、信号切換ゲー）１０とメモリ部２１との間に
は、アドレスバスρＡ２、データバスＩＤ２およびコン
トロールバスｆｆ１ｃ２が接続されている。

信号切換ゲート１０は、外部機器２００からコントロー
ルバスＪＣを介して伝送される制御信号に応じて、アド
レスバスＩＡをアドレスバスＡＡ１、ｆＡ２に切換接続
するとともに、アドレスバスの切換接続とは独立して、
データバスＩＤをデータバスｌＤＩ、　　＃Ｄ２に切換
接続するようになっている。またコントロールバスＩＣ
の制御信号に応じて、コントロールバス１ＣＩＩ　ＩＣ
２に各々ライト信号およびリード信号を出力するように
なっている。

また、メモリ部２０はＲＡＭ（Ａ）２０ａとラッチゲー
ト（Ａ）２０ｂとをアドレスバスｆＤＩおよびデータバ
スｌＡ１で接続した構成とされており、同様に、メモリ
部２１はＲＡＭ　（Ｂ）　２１ａとラッチゲート（Ｂ）
２１ｂとをアドレスバスｊ！Ｄ２およびデータバスＩＡ
２で接続した構成とされている。

このような構成の信号処理回路において、ＣＰＵを介さ
ずに外部機器２００とＲＡＭ２０ａ、２１ａとの間でデ
ータ転送を行う場合（ダイレクトメモリアクセス、以下
、ＤＭＡと記載）の動作を、第２図および第３図のタイ
ムチャートを参照して説明する。

１、外部機器側からＲＡＭにデータ転送を行う場合の動
作（第２図（ａ）〜（ｋ）ＩＩ照）。

■外部機器２００からコントロールバスＡＣを介してＣ
ＰＵ側にＤＭＡ要求信号を伝送すると、ＣＰＵ１００て
は、アドレスバスＩ　Ａ、　　データバスＩＤの接続端
子を高インピーダンスにして外部機器２００側に開放す
る。

■外部機器２００では、コントロールバスＩＣを介して
信号切換ゲート１０に制御信号を伝送してアドレスバス
ｌＡ１およびデータバスＩＤ１を選択し、アドレスバス
ＩＡ、データバスＩＤを通じて信号切換ゲート】０にア
ドレスデータと転送データとを伝送する。

■信号切換ゲート１０ては、伝送されたアドレスデータ
および書込データをアドレスバスＩＡ１およびデータバ
スｊｌＤ１を介してメモリ部２０のラッチゲート（Ａ）
２０ｂに伝送してデータを保持させる。そして、ラッチ
ゲー）　（Ａ）２０ｂに保持されたデータは、次にラッ
チゲート（Ａ）２０ｂにデータが入力されるまでの間に
、コントロールバスＩＣ１を介してＲＡＭ　（Ａ）　２
０　ａに伝送されるライト信号によってアドレスデータ
て指定されたアドレスにデータの書き込みが行われる。

■引き続いて、外部機器２００では、コントロールバス
ＩＣを介して信号切換ゲート１０にコンドロール信号を
伝送してアドレスバスＩＡ２およびデータバスｆＤ２を
選択し、アドレスバスＩ　Ａ。

データバスＩＤを通じて信号切換ゲー）１０に次のアド
レスデータと転送データとを伝送する。

■信号切換ゲート１０ては、伝送されたアドレスデータ
および転送データをアドレスバスＪＡ２およびデータバ
スＩＤ２を介してメモリ部２１のラッチゲート（Ｂ）２
１ｂに伝送してデータを保持させる。そして、ラッチゲ
ー）（Ｂ）２ｘｂに保持されたデータは、次にラッチゲ
ート（Ｂ）２１ｂにデータが入力されるまでの間に、コ
ントロールバスｆｆｃ２を介してＲＡＭ（Ｂ）２１ａに
伝送されるライト信号によってアドレスデータて指定さ
れたアドレスにデータの書き込みが行われる。

■上記■〜■の動作を繰り返して行うことによって、外
部機器２００からＲＡＭ（Ａ）２０ａとＲＡＭ（Ｂ）２
１ａに交互にデータを転送する。

■データの転送が終了すれば、外部機器２００からコン
トロールバスｌＣを介してＣＰＵ　１００に伝送中のＤ
ＭＡ要求信号を停止すると、アドレスバスｌＡ、および
データバスＡＤが再びＣＰＵ　１００に接続されて制御
処理が行われる。

このように、外部機器側から伝送されたアドレスデータ
および転送データが交互にラッチゲート（Ａ）、　　（
Ｂ）に保持されるので、外部機器は、ＲＡＭ　（Ａ）、
　　（Ｂ）の書き込みに要する時間にあわせて処理の実
行を待機する必要がなくなるため、高速にデータの転送
処理を行うことが可能となる。

２、各ＲＡＭに記憶されたデータを外部機器側に転送す
る場合の動作（第３図（ａ）〜（ｋ）　１１照）。

■外部機器２００からコントロールバスｉＣを介してＣ
ＰＵ側にＤＭＡ要求信号を伝送すると、ＣＰＵ１００で
は、アドレスバスＩ　Ａ、　　データバスＡＤの接続端
子を高インピーダンスにして外部機器２００側に開放す
る。

■外部機器２００では、コントロールバスＩＣを介して
信号切換ゲート１０に制御信号を伝送してアドレスバス
ｐＡ１を選択してから、信号切換ゲート１０にアドレス
データを伝送する。

■信号切換ゲー）１０ては、伝送されたアドレスデータ
をアドレスバスＩＡ１を介してメモリ部２０のラッチゲ
ート（Ａ）２０ｂに伝送してを保持させる。

■引き続いて、外部機器２００では、コントロールバス
ＩＣを介して信号切換ゲート１０にコントロール信号を
伝送してアドレスバスｆＡ２とデータバスＩＤＩを選択
してから、信号切換ゲート１０に次のアドレスデータを
伝送する。

■信号切換ゲー）１０ては、伝送されたアドレスデータ
をアドレスバスｆｆ１Ａ２を介してメモリ部２１のラッ
チゲー）（Ｂ）２１ｂに伝送して保持させる。この期間
には、同時に、信号ゲート１０ではコントロールバスＩ
Ｃ１からＲＡＭ　（Ａ）２０ａにリード信号を送出して
、■の動作で保持されているアドレスのデータをＲＡＭ
　（Ａ）２０ａから読み込んでデータバスＩＤｌを介し
て受は外部機器２００側に送出する。

■外部機器２００では、コントロールバスＩＣを介して
信号切換ゲート１０にコントロール信号を伝送してアド
レスバスＩＬＡ１とデータバスＩＤ２を選択してから、
信号切換ゲート１０に次のアドレスデータな伝送する。

■信号切換ゲー）１０では、伝送されたアドレスデータ
をアドレスバスＩＡ１を介してメモリ部２０のラッチゲ
ート（Ａ）２０ｂに伝送して保持させる。この期間には
、同時に、信号切換ゲート１０ではコントロールバスＡ
Ｃ２からメモリ部２１にリード信号を送出して、■の動
作で保持されているアドレスのデータをＲＡＭ　（Ｂ）
２１　ａから読み込んでデータバスＪＤ２を介して受は
外部機器２００側に送出する。

■上記■から■の動作を繰り返して行うことによってＲ
ＡＭ（Ａ）２０ａおよびＲＡＭ　（Ｂ）　２１ａに記憶
されているデータを順次外部機器２００側に転送する。

■データの転送が終了すれば、外部機器２００からコン
トロールバスＡＣを介してＣＰＵ１００に伝送中のＤＭ
Ａ要求信号を停止すると、アドレスバスＩ　Ａ、　　お
よびデータバスＩＤが再びＣＰＵ　１００に接続されて
制御処理が行われる。

このように、外部機器側から伝送されたアドレスデータ
を一方のＲＡＭのラッチゲートで保持させている期間に
、同時に、他方のＲＡＭでは保持されているアドレスの
データを読み込んで外部機器側に伝送することが可能と
なるので、ＲＡＭのアクセス速度にあわせてデータを順
次読み込む場合に比べてデータ転送速度を大幅に向上さ
せることが可能となる。

尚、上記説明では、２つのＲＡＭを設けた構成として述
べているが、信号切換ゲートを複数のバスラインを切換
接続できる構成とすれば、３つ以上のＲＡＭを設けた構
成によって−Ｎ高速なデータ転送を行うことが可能であ
る。

［発明の効果コ以上の説明から理解されるように、本発明によれば、各
々のＲＡＭのラッチゲートで書き込み、読み出しするデ
ータを保持させているので、次のデータが伝送されて保
持されるまでの期間にＲＡＭの書き込み、読み出し処理
を行わせることが可能となり、アクセス速度の速い高価
なＲＡＭを用いなくても、高速なデータ転送処理を行う
ことのできるＲＡＭアクセス方法を提供できる。

【図面の簡単な説明】

第１図は本発明の方法を実施するためのブロック構成側
図、第２図はＲＡＭへのデータの書き込み動作を示した
タイムチャート、第３図はＲＡＭからのデータの読み込
み動作を示したタイムチャート、第４図は従来の信号処
理回路の構成例図、第５図はその動作を説明するタイム
チャートである。［符号の説明］２０．２１・・・メモリ部２０ａ、２１ａ１・ＲＡＭ２０ｂ、２１ｂ・・・ラッチゲート１００・・・ＣＰＵ２００・・・外部機器１Ａ・・・アドレスバスＡＤ・・・データバス

Claims

【特許請求の範囲】

（１）外部機器とラッチゲートを有した複数のＲＡＭと
の間でバスラインを順次切り換え接続し、各々のバスラ
インを伝送される一連のデータを上記各々のＲＡＭ側の
ラッチゲートで順次保持し、次の一連のデータが同一の
バスライン上に伝送されるまでの期間に、保持されたデ
ータに基づいて上記外部機器との間で上記各々のＲＡＭ
の書き込みや読み出し動作を行うようにしたＲＡＭアク
セス方法。