JP3321799B2

JP3321799B2 - シリアル・インターフェース回路

Info

Publication number: JP3321799B2
Application number: JP12249298A
Authority: JP
Inventors: 鉄郎藤本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-05-01
Filing date: 1998-05-01
Publication date: 2002-09-09
Anticipated expiration: 2018-05-01
Also published as: JPH11316673A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等に用いられるシリアル・インターフェース回路、
特に、転送速度が速く、データの連続転送機能を備えた
シリアル・インターフェース回路に関するものである。

【０００２】

【従来の技術】図３は従来例のシリアル・インターフェ
ース回路の概略構成を示す回路図である。図中、１００
はメモリ、１０１は１フレームのシフト・レジスタを示
している。メモリ１００のデータを転送する場合、図４
に示すようにシリアル・クロックに同期してシリアル・
データがシフト・レジスタ１０１に取り込まれ、外部に
転送される。また、メモリ１００にデータを転送する場
合は、同様にシリアル・クロックに同期してシリアル・
データがシフト・レジスタ１０１に取り込まれ、メモリ
１００に転送される。このようにしてダイレクトメモリ
アクセスを行っている。

【０００３】図３の回路では、１フレーム分のシフト・
レジスタ１０１しか持っていないので、多フレーム分の
データを送受信するためには、毎フレームの送受信終了
ごとにシフト・レジスタのデータの更新、もしくはデー
タの取り込みを行う必要がある。そのため、データ転送
間に隙間のない連続転送を行うとすると、転送速度が速
くなるにつれてシフト・レジスタへのデータの書き込
み、もしくはデータの読み込みを他の処理に対して優先
して行う必要があり、効率的に他の処理を行うことがで
きなかった。

【０００４】

【発明が解決しようとする課題】また、特開平１−２２
３６９５号公報に記載されているように複数のシフト・
レジスタを切り替えてメモリに入出力することにより、
データを連続送受信するメモリ装置も知られている。し
かしながら、同公報のメモリ装置では、単にシフト・レ
ジスタの入出力を切り替えているだけであるため、シフ
ト・レジスタのデータの書き込みや読み出しに要する時
間は短くなり、データの連続転送を高速で行うには限り
があった。

【０００５】本発明は、上記従来の問題点に鑑み、デー
タの連続転送を高速で行うことができ、また、ソフトウ
ェアにおける時間管理も容易に行うことが可能なシリア
ル・インターフェース回路を提供することを目的とす
る。

【０００６】

【課題を解決するための手段及び作用】本発明では、メ
モリのシリアル・データを転送し、あるいは前記メモリ
にシリアル・データを転送するシリアル・インターフェ
ース回路において、２つの多フレームのシフト・レジス
タと、前記２つのシフト・レジスタのデータの入出力を
切り替える手段とを備え、前記２つの多フレームのシフ
ト・レジスタのうち一方のシフト・レジスタのデータの
シフト動作と他方のシフト・レジスタのデータの書き込
み動作を同時に行うことによりデータの連続転送を行う
ことを特徴としている。これによって、シフト・レジス
タのシフト時間を長くできることからデータの連続転送
における転送速度を高速化でき、また、ソフトウェアに
おける時間管理を容易に行うことができる。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明による
シリアル・インターフェース回路の一実施形態の構成を
示す回路図である。図１において、１はメモリ、２及び
３はそれぞれ多フレームのシフト・レジスタである。こ
こで、１つのデータと認識できるデータ長を１フレーム
とし、例えば、１バイト長のデータを１つのデータと認
識するシリアル・インターフェースの場合、１バイトを
１フレームとしている。本実施形態においては、例えば
１バイトを１フレームとし、また、シフト・レジスタ
２、３は各々２フレームとしている。

【０００８】次に、本実施形態の動作について図２を参
照して説明する。まず、メモリ１のデータを転送する場
合、シフト・レジスタ２、３に対してそれぞれ最初に転
送するデータの設定を行う。即ち、シフト・レジスタ２
にメモリ１から１フレーム目と２フレーム目のデータが
取り込まれ、シフト・レジスタ３にメモリ１から３フレ
ーム目と４フレーム目のデータが取り込まれる。図２
（ａ）はシリアル・クロック、図２（ｂ）はメモリ１か
らシフト・レジスタ２、３に取り込まれるシリアル・デ
ータを示しており、メモリ１のデータがシフト・レジス
タ２、３にシリアル・クロックに同期して取り込まれ
る。

【０００９】このようにシフト・レジスタ２、３のデー
タの設定を終了すると、シフト・レジスタ２、３の動作
を制御する制御手段（図示せず）の制御動作によりシフ
ト・レジスタ２のデータのシフト動作が許可され、シフ
ト・レジスタ２の１フレーム目と２フレーム目のデータ
が転送される。シフト・レジスタ２のシフト動作が終了
すると、同様に制御手段の制御によりシフト・レジスタ
３のデータのシフト動作が開始され、シフト・レジスタ
３の２フレーム目と３フレーム目のデータが転送され
る。

【００１０】一方、このシフト・レジスタ３のデータの
シフト動作の間に、メモリ１から次に転送するデータが
シフト・レジスタ２に取り込まれ、シフト・レジスタ３
のデータの転送を完了すると、シフト・レジスタ２のデ
ータのシフト動作か開始される。また、このシフト・レ
ジスタ２のデータのシフト動作の間にメモリ１から次に
転送するデータがシフト・レジスタ３に取り込まれ、シ
フト・レジスタ２のデータのシフト動作を完了すると、
シフト・レジスタ３のデータのシフト動作が開始され
る。このように一方のシフト・レジスタがデータを転送
している間に他方のシフト・レジスタにデータを取り込
むことによりメモリ１のデータを連続的に転送してい
く。

【００１１】また、メモリ１に対してデータを転送する
場合は、以上の動作とは反対の動作を行う。即ち、一方
のシフト・レジスタがメモリ１にデータを転送している
間に他方のシフト・レジスタにデータを取り込み、２つ
のシフト・レジスタでデータの転送とデータの取り込み
を同時に行うことによりメモリ１に連続的にデータを転
送していく。

【００１２】このように本実施形態では、２つのシフト
・レジスタを用い、一方のシフト・レジスタのシフト動
作の間に他方のシフト・レジスタにデータの書き込みを
行うことにより、データとデータの間に隙間のないデー
タの連続転送を行うことができる。また、他フレームの
シフト・レジスタを用いているため、シフト・レジスタ
のシフト時間を長くすることができ、この結果、シフト
・レジスタにデータを書き込む時間を長くできるので、
速い転送速度においてデータの連続転送を行うことがで
きる。

【００１３】また、プログラムによりシフト・レジスタ
の動作を制御し、データの連続転送を行う場合、シフト
・レジスタへのデータの書き込みやデータの読み出しを
細かく管理する必要があるが、本実施形態では他フレー
ムのシフト・レジスタを用いているので、シフト・レジ
スタへのデータの書き込み時間を長くでき、ソフトウェ
アにおける時間管理が容易となってソフトウェア開発者
の負担を軽減することができる。

【００１４】

【発明の効果】以上説明したように本発明によれば、２
つの多フレームのシフト・レジスタを用いて２つのシフ
ト・レジスタのデータの入出力を切り替えているので、
データの連続転送における転送速度を従来に比べて高速
化することができ、また、ソフトウェアにおける時間管
理が容易となってソフトウェア開発者の負担を軽減する
ことができる。

【図面の簡単な説明】

【図１】本発明のシリアル・インターフェース回路の一
実施形態の構成を示す回路図である。

【図２】図１の実施形態の動作を説明するための信号波
形図である。

【図３】従来例のシリアル・インターフェース回路を示
す回路図である。

【図４】図３のシリアル・インターフェース回路の動作
を説明するための信号波形図である。

【符号の説明】

１メモリ２シフト・レジスタ３シフト・レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】メモリのシリアル・データを転送し、あ
るいは前記メモリにシリアル・データを転送するシリア
ル・インターフェース回路において、２つの多フレーム
のシフト・レジスタと、前記２つのシフト・レジスタの
データの入出力を切り替える手段とを備え、前記２つの
多フレームのシフト・レジスタのうち一方のシフト・レ
ジスタのデータのシフト動作と他方のシフト・レジスタ
のデータの書き込み動作を同時に行うことによりデータ
の連続転送を行うことを特徴とするシリアル・インター
フェース回路。