KR19990036276A - 모듈상에 배치된 버퍼 회로 - Google Patents

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Abstract

본 발명은 분산된 주변 부품, 즉 분산형 인터페이스 모듈(3)의 버퍼 회로에 관한 것이다. 상기 버퍼 회로는 본 발명에 따라 각각 3개의 입력 신호 기억 영역(10, 10', 10'') 및 3개의 출력 신호 기억 영역(11, 11', 11'')을 포함하며, 상기 영역들은 선택 회로(13)를 통해 버스 인터페이스(17) 또는 모듈 인터페이스(18)에 선택적으로 연결될 수 있다. 그럼으로써, 프로세스 신호가 상기 모듈(3)상에 배치된 인텔리전트 유니트(6)로부터 상기 모듈(3)의 상위 유니트(1)로 전송되는 것과 그 반대의 전송은 서로 완전히 분리될 수 있다.

Description

모듈상에 배치된 버퍼 회로
자동화 기술에서는 분산형 시스템의 사용이 점점 더 증가되고 있다. 상기 분산형 시스템에서는 제어된 테크니컬 프로세스 장치로부터 출력되는 입력 신호가 제어 기술의 인터페이스 모듈에 의해 판독되어 상기 모듈로부터 간격을 두고 배치된 상위 산술 유니트에 전송된다. 상기 산술 유니트는 예를 들어 프로그램 기억 가능한 제어부의 중앙 유니트일 수 있다. 산술 유니트는 입력 신호를 처리하고, 경우에 따라서는 산술 유니트 내부의 다른 값을 이용하여 상기 입력 신호로부터 출력 신호를 검출하며, 상기 출력 신호는 재차 필드 버스를 통해 분산형 인터페이스 모듈에 계속 제공된다. 그 다음에 상기 인터페이스 모듈이 상기 출력 신호를 제어된 테크니컬 프로세스 장치에 출력한다.
테크니컬 프로세스 장치로부터의 입력 신호의 판독 입력 및 상기 테크니컬 프로세스 장치로의 출력 신호의 출력은 인터페이스 모듈내에서 인텔리전트 유니트, 예를 들어 마이크로 프로세서에 의해 이루어진다. 이 경우 상기 인텔리전트 유니트는 특별히 신호의 판독 입력 및 출력이라는 단 하나의 과제만을 담당한다.
입력 신호를 판독 입력하고 출력 신호를 출력하기 위한 인터페이스 모듈의 인텔리전트 유니트가 필요로 하는 사이클 시간은 통상적으로, 입력 신호 및 출력 신호에 대한 상위 산술 유니트의 2개의 액세스 시간 사이에 경과되는 시간과 매우 상이하다. 따라서 상기 입력 신호 및 출력 신호는 즉시 인터페이스 모듈의 인텔리전트 유니트로부터 상위 산술 유니트에 그리고 그 반대로 계속해서 안내되지 않고, 오히려 분산형 인터페이스 모듈내에 중간 기억되어야 한다.
본 발명은 데이터를 중간 기억하기 위한, 모듈상에 배치된 버퍼 회로에 관한 것이다.
세부 사항은 실시예의 하기 명세서로부터 얻어진다.
도 1은 분산형 자동화 시스템을 개략적으로 도시한 개략도이고,
도 2는 버퍼 회로를 개략적으로 도시한 개략도이다.
본 발명의 목적은, 중간 기억에도 불구하고 상기 분산형 인터페이스 모듈의 상위 산술 유니트 및 인텔리전트 유니트가 한편으로는 서로 완전히 독립된 데이터를 중간 기억 장치에 기록 입력하거나 상기 중간 기억 장치로부터 판독 출력할 수 있고, 다른 한편으로는 안전하게 비상호적으로 블록화될 수 있는 회로를 제공하는 것이다.
상기 목적은 청구항 1의 특징을 갖는 버퍼 회로에 의해 달성된다.
상기 버퍼 회로는 통상적으로 집적 회로내에, 즉 커뮤니케이션-ASIC내에 배치된다. 커뮤니케이션-ASIC은 정상의 경우에 또다른 커뮤니케이션 과제를 담당하며, 또한 상기 과제를 위해 커뮤니케이션-ASIC은 기억 위치를 준비해야만 한다. ASIC의 기억 위치는 오늘날에도 여전히 비용이 많이 들면서도 자원이 불충분하기 때문에, 버퍼 회로의 기억 영역의 길이가 변동 가능하다면 다른 방도로 이용될 수 있을 정도로 기억 영역이 극대화될 수 있을 것이다.
도 1에 따라 프로그램 기억 가능한 제어부의 중앙 유니트(1)는 필드 버스(2)를 통해 분산형 인터페이스 모듈(3)에 연결된다. 개관을 명확히 하기 위해 도 1에는 단지 하나의 인터페이스 모듈(3)만을 도시하였다.
인터페이스 모듈(3)은, 한편으로 필드 버스(2)와 연결되고 다른 한편으로 모듈 내부의 연결부(5)를 통해 마이크로 프로세서(6)와 연결된 전용형 집적 회로(ASIC: Application-Specific Integrated Circuit)(4)를 포함한다. 상기 마이크로 프로세서(6)는 모듈(3)상에 배치된 인텔리전트 유니트이다.
마이크로 프로세서(6)는 입력 라인(7)을 통해 예를 들어 버너 제어부와 같은 테크니컬 프로세스 장치(8)의 도시되지 않은 프로세스 센서 소자와 연결된다. 마이크로 프로세서(6)는 또한 출력 라인(9)을 통해 마찬가지로 도시되지 않은 상기 테크니컬 프로세스 장치(8)의 프로세스 서보 부품과 연결된다.
도 2에 상세하게 도시된 커뮤니케이션-ASIC(4)은 입력 신호 및 출력 신호를 중간 기억하기 위한 버퍼 회로를 포함한다. 도 2에 따라 상기 ASIC(4)은 3개의 입력 신호 기억 영역(10, 10' 및 10'')과 3개의 출력 신호 기억 영역(11, 11' 및 11'')을 포함한다. 상기 기억 영역들(10, 10', 10'', 11, 11', 11'')은 버스(12)를 통해 선택 회로(13)와 연결되며, 상기 선택 회로(13)는 버스(14) 및 제어 라인(15, 16)을 통해 버스 인터페이스(17) 및 모듈 인터페이스(18)와 연결된다.
입력 신호 기억 영역(10, 10', 10'')내에 있는, 테크니컬 프로세스 장치(8)로부터 마이크로 프로세서(6)에 의해 판독 입력되는 입력 신호는 모듈 인터페이스(18) 및 버스(14-1)를 통해 선택 회로(13)에 제공되며, 그 다음에 상기 선택 회로가 입력 신호를 기억 영역(10, 10', 10'') 중의 한 영역내에 저장한다. 그 후에 입력 신호는 상기 입력 신호 기억 영역으로부터 선택 회로(13), 버스(14-2) 및 버스 인터페이스(17)를 통해 필드 버스(2) 및 중앙 유니트(1)에 전송된다. 그와 반대로 출력 신호는 중앙 유니트(1)로부터 필드 버스(2), 버스 인터페이스(17), 버스(14-3) 및 선택 회로(13)를 통해 출력 신호 기억 영역(11, 11', 11'')내에 저장된다. 그 후에 출력 신호는 선택 회로(13), 버스(14-4) 및 모듈 인터페이스(18)를 통해 마이크로 프로세서(6)로부터 호출되어 테크니컬 프로세스 장치(8)로 출력된다.
전술한 내용으로 볼 때, 모든 인터페이스(17, 18)는 상기 기억 영역들(10, 10', 10'', 11, 11', 11'')의 모든 영역과 연결될 수 있음을 알 수 있다. 그러나 버스 인터페이스(17)는 임의의 시점에서는 입력 신호 기억 영역(10, 10', 10'') 중 한 영역 및 출력 신호 기억 영역(11, 11', 11'') 중 한 영역과만 연결된다. 모듈 인터페이스(18)도 마찬가지로 입력 신호 기억 영역(10, 10', 10'') 중 다른 하나의 영역 및 출력 신호 기억 영역(11, 11', 11'') 중 다른 하나의 영역과 연결된다. 예를 들면, 임의의 시점에서 버스 인터페이스(17)는 기억 영역(10 및 11)과 연결될 수 있는 반면, 모듈 인터페이스(18)는 다른 기억 영역(10'' 및 11'')과 연결된다.
제어 기술에서 일반적으로 공지된 바와 같이, 데이터 전송시에는 개별 데이터들이 갱신되는 것이 아니라, 항상 전체 입력 신호 및 출력 신호만이 갱신된다. 상기 갱신 과정은 입력 신호 및 출력 신호를 서로 일치시키기 위해 필요하다. 따라서, 입력 신호 기억 영역(10, 10', 10'') 중에서 단 하나의 기억 영역만이 존재하는 경우에는, 마이크로 프로세서(6)에 의해 신호를 기록하는 동안 상기 기록 과정과 동시에 데이터들이 중앙 유니트(1)에 전송될 수 없다. 그래서 중앙 유니트(1)는 마이크로 프로세서(6)에 의한 기록 과정이 종결될 때까지 기다려야만 한다. 데이터들이 입력 신호 기억 영역(10)으로부터 직접 판독 출력되는 경우에도 마찬가지로 마이크로 프로세서(6)는 상기 판독 출력 과정이 종결될 때까지 기다려야만 한다. 따라서, 마이크로 프로세서(6) 및 중앙 유니트(1)는 입력 신호 전송시 차례로 순서를 기다릴 수밖에 없다. 중앙 유니트(1)로부터 마이크로 프로세서(6)로 출력 신호를 전송할 때에도 상기와 유사한 방식으로 동일하게 적용된다.
2개의 입력 신호 기억 영역이 존재하는 경우에는, 마이크로 프로세서가 상기 입력 신호 기억 영역 중에서 한 영역, 예를 들어 기억 영역(10')내에 입력 신호를 저장할 수 있는 한편, 다른 하나의 기억 영역, 예를 들어 기억 영역(10)으로부터는 신호들이 판독 출력되어 중앙 유니트(1)에 전송될 수 있다. 따라서, 마이크로 프로세서(6)로부터 기억 영역(10, 10')으로 그리고 계속해서 중앙 유니트(1)로의 데이터 전송 과정은 분리된 것처럼 보인다.
그러나 상기 전송 과정은 언급된 바와 같이 단지 분리된 것처럼 보일 뿐이다. 임의의 시점(t0)에서 입력 신호는 기억 영역(10)으로부터 판독 출력되어 중앙 유니트(1)에 전송되는 반면, 마이크로 프로세서(6)는 반대로 입력 신호를 기억 영역(10')내에 기록한다고 예로서 가정해 보자. 상기 시점에서는 입력 신호의 기록 입력 및 판독 출력이 서로 분리되었다. 그러나 기록 사이클 및 판독 사이클이 동시에 종결되는 경우는 거의 없다. 예컨대 시점(t1)에서는 마이크로 프로세서(6)의 기록 입력 사이클이 종결되는 반면, 중앙 유니트(1)로 출력되는 판독 출력 사이클은 계속 진행된다. 그 다음에 상기 시점(t1)에서 마이크로 프로세서(6)가 새로운 입력 신호를 판독 입력하여 중간 기억하고자 하는 경우에는, 중앙 유니트(1)가 판독 출력할 데이터가 출력되는 기억 영역, 즉 기억 영역(10)은 상기 시점에서 이용되지 않는데, 그 이유는 만약 상기 기억 영역을 사용한다면 데이터가 불일치할 위험이 있기 때문이다. 그와 반대로 마이크로 프로세서에 의해 방금 전에 기술된 장소인 제 2기억 영역, 즉 기억 영역(10')내로 마이크로 프로세서(6)가 기록 입력하는 경우에는, 상기 기록 입력 사이클 동안에 중앙 유니트(1)에 의한 판독 출력 과정이 종결될 위험이 있다. 그렇게 되면 중앙 유니트(1)가 다음 판독 출력 사이클을 시작할 수 없게 되는데, 그 이유는 상기 중앙 유니트가 이미 판독 출력된, 그리고 상기 유니트에 이미 알려진 데이터를 재차 판독해야만 하거나(이 과정은 필요가 없다), 또는 상기 중앙 유니트가 직접 오버 라이팅된 기억 영역으로부터 나오는 데이터를 판독해야만 하기 때문이다(이 과정은 데이터 불일치의 위험 때문에 신뢰할 수 없다). 또한, 전송 방향마다 존재하는 2개의 기억 영역에 의해서는 데이터 교류가 서로 분리되지 않는다.
전송 방향마다 제 3의 기억 영역이 제공됨으로써, 즉 각각 3개의 입력 신호 기억 영역(10, 10', 10'') 및 3개의 출력 신호 기억 영역(11, 11', 11')이 제공됨으로써 상기 문제는 해결된다. 다시 말해서 상기 경우에는, 방금 전에 기록된 데이터들에 겹쳐 쓰지 않고서도 새로운 데이터들을 기록할 수 있는 장소인 하나의 기억 영역을 이용할 수 있게 된다.
선택 회로(13)에 의한 기억 영역(10, 10', 10'', 11, 11', 11'')의 선택은 예를 들어, 새로운 판독 과정 및 기록 과정이 언제 시작되고 끝나는지가 제어 라인(15 및 16)을 통해 상기 선택 회로(13)에 전송됨으로써 이루어질 수 있다. 그 다음에 상기 선택 회로(13)에 의해, 예컨대 적합한 오프셋 번지를 순간적으로 판독될 기억 위치에 가산함으로써, 기억 영역(10, 10', 10'', 11, 11', 11'') 중에서 원하는 영역으로부터의 판독 출력이 보장될 수 있다.
이미 전술한 바와 같이, 버퍼 회로는 통상적으로 커뮤니케이션-ASIC(4)내에 배치된다. 커뮤니케이션-ASIC(4)은 통상적으로 프로세스 이미지 전송, 즉 입력 신호 및 출력 신호의 전송 외에, 마찬가지로 기억 위치를 요구하는 또 다른 커뮤니케이션 과제를 담당한다. 따라서 상기 커뮤니케이션-ASIC(4)을 최상화하기 위해서는, 상기 기억 영역들(10, 10', 10'', 11, 11', 11'')의 길이가 가변적인 것이 바람직하다. 다시 말해서 상기 경우에는 기억 길이가 실제로 필요한 요구에 매칭됨으로써, 결과적으로 불필요한 기억 영역이 다른 커뮤니케이션 과제에 할당될 수 없게 된다. 예를 들면, 모든 입력 신호 기억 영역(10, 10', 10'')이 얼마나 많은 바이트를 필요로 하는지, 모든 출력 신호 기억 영역(11, 11', 11'')은 또 얼마나 많은 바이트를 필요로 하는지를 선택 회로(13)가 사전 설정(preset)할 수 있다.

Claims (4)

  1. - 입력 신호를 중간 기억하기 위한 적어도 3개의 입력 신호 기억 영역(10, 10', 10''),
    - 출력 신호를 중간 기억하기 위한 적어도 3개의 출력 신호 기억 영역(11, 11', 11''),
    - 모듈(3)로부터 간격을 두고 배치된 상기 모듈(3)의 상위 유니트(1)와 하나의 버스(2)를 통해 커뮤니케이션 하기 위한 버스 인터페이스(17),
    - 상기 모듈상에 배치되고, 테크니컬 프로세스 장치(8)를 제어하기 위해 프로세스 센서 소자 및 프로세스 서보 부품과 연결될 수 있는 인텔리전트 유니트(6)와 커뮤니케이션 하기 위한 모듈 인터페이스(18), 및
    - 상기 버스 인터페이스(17), 모듈 인터페이스(18) 및 입력 신호 기억 영역(10, 10', 10'') 그리고 출력 신호 기억 영역(11, 11', 11'')과 연결되고, 모든 인터페이스(17, 18)는 모든 기억 영역들(10, 10', 10'', 11, 11', 11'')과 연결될 수 있도록 구성된 선택 유니트(13)를 포함하며, 이 경우 임의의 시점에서 상기 버스 인터페이스(17)는 각각 하나의 입력 신호 기억 영역(10, 10', 10'') 및 출력 신호 기억 영역(11, 11', 11'')과 연결되고, 상기 모듈 인터페이스(18)는 각각 다른 하나의 입력 신호 기억 영역(10, 10', 10'') 및 출력 신호 기억 영역(11, 11', 11'')과 연결되도록 구성된, 모듈(3)상에 배치된 버퍼 회로.
  2. 제 1항에 있어서,
    상기 기억 영역들(10, 10', 10'', 11, 11', 11'')의 길이는 가변적인 것을 특징으로 하는 버퍼 회로.
  3. 제 2항에 있어서,
    서로 상이한 2개의 기억 영역 길이 사이의 최소 차이는 1바이트인 것을 특징으로 하는 버퍼 회로.
  4. 제 1항, 2항 또는 제 3항에 있어서,
    상기 버퍼 회로는 집적 회로(4)내에 통합되는 것을 특징으로 하는 버퍼 회로.
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