JPH11265341A - 入出力バスブリッジ装置 - Google Patents
入出力バスブリッジ装置Info
- Publication number
- JPH11265341A JPH11265341A JP10065801A JP6580198A JPH11265341A JP H11265341 A JPH11265341 A JP H11265341A JP 10065801 A JP10065801 A JP 10065801A JP 6580198 A JP6580198 A JP 6580198A JP H11265341 A JPH11265341 A JP H11265341A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- bus
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 配線量軽減と回路規模抑制による集積化と動
作可能周波数拡張による回路全体動作の高速化を図る単
純化エンディアン変換機能による入出力バスブリッジ方
式を実現する。 【解決手段】 入／出力バス幅構成のレジスタ群１１で
入／出力バスのバイトレーン１〜４／５〜８の各バイト
単位データに対し、保持をするとともに、別途入力する
転送データ情報（幅／方向）により決定し生成する制御
回路１２による制御信号に従い、互いに隣合うバイトレ
ーン１〜８を保持する当該相互間でシフト操作によるエ
ンディアン変換を施すように、駆動・転送をする。
作可能周波数拡張による回路全体動作の高速化を図る単
純化エンディアン変換機能による入出力バスブリッジ方
式を実現する。 【解決手段】 入／出力バス幅構成のレジスタ群１１で
入／出力バスのバイトレーン１〜４／５〜８の各バイト
単位データに対し、保持をするとともに、別途入力する
転送データ情報（幅／方向）により決定し生成する制御
回路１２による制御信号に従い、互いに隣合うバイトレ
ーン１〜８を保持する当該相互間でシフト操作によるエ
ンディアン変換を施すように、駆動・転送をする。
Description
【０００１】
【発明の属する技術分野】この発明はデータ処理／伝達
装置バスデータのエンディアン変換をする入出力バスブ
リッジ装置に関する。
装置バスデータのエンディアン変換をする入出力バスブ
リッジ装置に関する。
【０００２】
【従来の技術】たとえば一般に示す従来の入出力バスブ
リッジ装置１０Ｃは図７のように、レジスタ１１ａは、
互いに異なるビッグエンディアン・データバスＡとリト
ルエンディアン・データバスＢを分割し表現するバイト
レーン１〜４と５〜８の各バイト単位データを保持・駆
動する。制御回路１２Ｃは、転送データ情報（幅／方
向）を指定する別途入力をする制御信号に従いセレクタ
１３の動作を決定する出力制御信号を生成する。セレク
タ１３は、制御回路１２Ｃによる制御信号に従い、レジ
スタ１１経由バイトレーン１〜４のデータに対し選択・
分配をする。セレクタ１３ａは、制御回路１２Ｃによる
出力制御信号に従い、セレクタ１３による各出力に対し
選択・分配をし、レジスタ１１経由バイトレーン５〜８
のデータとして出力する。
リッジ装置１０Ｃは図７のように、レジスタ１１ａは、
互いに異なるビッグエンディアン・データバスＡとリト
ルエンディアン・データバスＢを分割し表現するバイト
レーン１〜４と５〜８の各バイト単位データを保持・駆
動する。制御回路１２Ｃは、転送データ情報（幅／方
向）を指定する別途入力をする制御信号に従いセレクタ
１３の動作を決定する出力制御信号を生成する。セレク
タ１３は、制御回路１２Ｃによる制御信号に従い、レジ
スタ１１経由バイトレーン１〜４のデータに対し選択・
分配をする。セレクタ１３ａは、制御回路１２Ｃによる
出力制御信号に従い、セレクタ１３による各出力に対し
選択・分配をし、レジスタ１１経由バイトレーン５〜８
のデータとして出力する。
【０００３】上記従来の入出力バスブリッジ装置は、互
いに異なるエンディアン・データの入出力バス間で対象
データ幅に従いセレクタによるバイトレーン切替えをし
エンディアン変換をする方式を採る。
いに異なるエンディアン・データの入出力バス間で対象
データ幅に従いセレクタによるバイトレーン切替えをし
エンディアン変換をする方式を採る。
【０００４】上記図７に示す実施形態は図８のように、
入出力バスブリッジ装置１０Ｃに接続する互いに異なる
ビッグエンディアン・データバスＡとリトルエンディア
ン・データバスＢに対し図９（ａ）に示す互いに異なる
エンディアンデータをもつデバイスＡとＢを接続し、図
９（ｂ）に示す４つのバイトレーンＢＬ１とＢＬ２とＢ
Ｌ３とＢＬ４に対しデータバスＡとＢの１〜４と５〜８
にそれぞれ対応するものとし、図９（ｃ）と（ｄ）に示
すデバイスＡとＢのメモリイメージで３２ビットデータ
ＯｘＦＥＤＣＢＡ９８／１６ビットデータＯｘＡＢＣＤ
／１６ビットデータＯｘ１２３４／文字列データｘｙｚ
ＮＵＬＬに対しそれぞれアドレスＯｘ０００／Ｏｘ００
４／Ｏｘ００６／Ｏｘ００８に設定するものとすると、
データバスＡとＢ間におけるアドレスＯｘ０００の３２
ビットデータＯｘＦＥＤＣＢＡ９８転送時（図８
（ａ））は、３２ビット転送データ幅を指定する入力制
御信号に対し生成する制御回路１２Ｃによる出力制御信
号に従い、データバスＡのバイトレーンＢＬ１とＢＬ２
とＢＬ３とＢＬ４からデータバスＢのバイトレーンＢＬ
４とＢＬ３とＢＬ２とＢＬ１にそれぞれデータＯｘＦＥ
とＯｘＤＣとＯｘＢＡとＯｘ９８を出力するように、各
セレクタ１３間で転送する。アドレスＯｘ００４とＯｘ
００６の１６ビットデータＯｘＡＢＣＤとＯｘ１２３４
転送時（図８（ｂ））は、上記図８（ａ）と同じに制御
回路１２Ｃによる出力制御信号に従い、データバスＡの
バイトレーンＢＬ１とＢＬ２とＢＬ３とＢＬ４からデー
タバスＢのバイトレーンＢＬ２とＢＬ１とＢＬ４とＢＬ
３にそれぞれデータＯｘＡＢとＯｘＣＤとＯｘ１２とＯ
ｘ３４を出力するように、各セレクタ１３間で転送す
る。アドレスＯｘ００８の８ビットデータｘｙｚＮＵＬ
Ｌ転送時（図８（ｃ））は、上記図８（ａ）と同じに制
御回路１２Ｃによる出力制御信号に従い、データバスＡ
のバイトレーンＢＬ１とＢＬ２とＢＬ３とＢＬ４からデ
ータバスＢのバイトレーンＢＬ１とＢＬ２とＢＬ３とＢ
Ｌ４にそれぞれ文字列データｘとｙとｚとＮＵＬＬを出
力するように、各セレクタ間１３間で転送する。
入出力バスブリッジ装置１０Ｃに接続する互いに異なる
ビッグエンディアン・データバスＡとリトルエンディア
ン・データバスＢに対し図９（ａ）に示す互いに異なる
エンディアンデータをもつデバイスＡとＢを接続し、図
９（ｂ）に示す４つのバイトレーンＢＬ１とＢＬ２とＢ
Ｌ３とＢＬ４に対しデータバスＡとＢの１〜４と５〜８
にそれぞれ対応するものとし、図９（ｃ）と（ｄ）に示
すデバイスＡとＢのメモリイメージで３２ビットデータ
ＯｘＦＥＤＣＢＡ９８／１６ビットデータＯｘＡＢＣＤ
／１６ビットデータＯｘ１２３４／文字列データｘｙｚ
ＮＵＬＬに対しそれぞれアドレスＯｘ０００／Ｏｘ００
４／Ｏｘ００６／Ｏｘ００８に設定するものとすると、
データバスＡとＢ間におけるアドレスＯｘ０００の３２
ビットデータＯｘＦＥＤＣＢＡ９８転送時（図８
（ａ））は、３２ビット転送データ幅を指定する入力制
御信号に対し生成する制御回路１２Ｃによる出力制御信
号に従い、データバスＡのバイトレーンＢＬ１とＢＬ２
とＢＬ３とＢＬ４からデータバスＢのバイトレーンＢＬ
４とＢＬ３とＢＬ２とＢＬ１にそれぞれデータＯｘＦＥ
とＯｘＤＣとＯｘＢＡとＯｘ９８を出力するように、各
セレクタ１３間で転送する。アドレスＯｘ００４とＯｘ
００６の１６ビットデータＯｘＡＢＣＤとＯｘ１２３４
転送時（図８（ｂ））は、上記図８（ａ）と同じに制御
回路１２Ｃによる出力制御信号に従い、データバスＡの
バイトレーンＢＬ１とＢＬ２とＢＬ３とＢＬ４からデー
タバスＢのバイトレーンＢＬ２とＢＬ１とＢＬ４とＢＬ
３にそれぞれデータＯｘＡＢとＯｘＣＤとＯｘ１２とＯ
ｘ３４を出力するように、各セレクタ１３間で転送す
る。アドレスＯｘ００８の８ビットデータｘｙｚＮＵＬ
Ｌ転送時（図８（ｃ））は、上記図８（ａ）と同じに制
御回路１２Ｃによる出力制御信号に従い、データバスＡ
のバイトレーンＢＬ１とＢＬ２とＢＬ３とＢＬ４からデ
ータバスＢのバイトレーンＢＬ１とＢＬ２とＢＬ３とＢ
Ｌ４にそれぞれ文字列データｘとｙとｚとＮＵＬＬを出
力するように、各セレクタ間１３間で転送する。
【０００５】
【発明が解決しようとする課題】上記のような従来の入
出力バスブリッジ装置では、互いに異なるエンディアン
・データの入出力バス間で対象データ幅に従いセレクタ
によるバイトレーン切替えをしエンディアン変換をする
方式を採るから、バイト単位データを保持するレジスタ
とセレクタ間の配線量が多くなり、また回路の複雑さ増
大に伴う入出力信号を保持するフリップフロップ間の遅
延時間が大きくなり、回路全体の動作を高速化できない
問題点があった。
出力バスブリッジ装置では、互いに異なるエンディアン
・データの入出力バス間で対象データ幅に従いセレクタ
によるバイトレーン切替えをしエンディアン変換をする
方式を採るから、バイト単位データを保持するレジスタ
とセレクタ間の配線量が多くなり、また回路の複雑さ増
大に伴う入出力信号を保持するフリップフロップ間の遅
延時間が大きくなり、回路全体の動作を高速化できない
問題点があった。
【０００６】この発明が解決しようとする課題は、入出
力バスブリッジ装置で上記問題点を解消するように、互
いに異なるエンディアン・データの入出力バス間で対象
データ幅に従い互いに隣合うバイトレーンを保持するレ
ジスタによるデータシフト操作をしエンディアン変換を
する方式（単純化エンディアン変換機能による入出力バ
スブリッジ方式）を提供することにある。
力バスブリッジ装置で上記問題点を解消するように、互
いに異なるエンディアン・データの入出力バス間で対象
データ幅に従い互いに隣合うバイトレーンを保持するレ
ジスタによるデータシフト操作をしエンディアン変換を
する方式（単純化エンディアン変換機能による入出力バ
スブリッジ方式）を提供することにある。
【０００７】
【課題を解決するための手段】この発明の入出力バスブ
リッジ装置は、入出力バス幅構成のレジスタ群で互いに
異なるエンディアンの入出力バス間転送データに対し保
持をするとともに、別途入力する転送データ情報により
レジスタ群の動作を決定し生成する制御回路による制御
信号に従い駆動・転送をするもので、上記課題を解決す
るためつぎの手段を設け、単純化エンディアン変換機能
による入出力バスブリッジ方式を採ることを特徴とす
る。
リッジ装置は、入出力バス幅構成のレジスタ群で互いに
異なるエンディアンの入出力バス間転送データに対し保
持をするとともに、別途入力する転送データ情報により
レジスタ群の動作を決定し生成する制御回路による制御
信号に従い駆動・転送をするもので、上記課題を解決す
るためつぎの手段を設け、単純化エンディアン変換機能
による入出力バスブリッジ方式を採ることを特徴とす
る。
【０００８】制御回路は、互いに異なるエンディアンの
入出力バス間転送データに対し、当該データ幅に従いエ
ンディアン変換を施すようにレジスタ群の動作を決定す
る。または互いに異なるエンディアンかつデータ幅の入
出力バス間転送データに対し、エンディアン変換を施す
ようにレジスタ群の動作を決定する。または入出力バス
幅よりも大きい転送データに対し、エンディアン変換を
施すように別途設ける入出力バス幅よりも多い構成のレ
ジスタ群の動作を決定する。
入出力バス間転送データに対し、当該データ幅に従いエ
ンディアン変換を施すようにレジスタ群の動作を決定す
る。または互いに異なるエンディアンかつデータ幅の入
出力バス間転送データに対し、エンディアン変換を施す
ようにレジスタ群の動作を決定する。または入出力バス
幅よりも大きい転送データに対し、エンディアン変換を
施すように別途設ける入出力バス幅よりも多い構成のレ
ジスタ群の動作を決定する。
【０００９】バスマスタ機能をもつ手段は、別途設け、
互いに異なるエンディアンまたは互いに異なるエンディ
アンかつデータ幅のメモリバスと入出力バス間でダイレ
クトメモリ転送をする。
互いに異なるエンディアンまたは互いに異なるエンディ
アンかつデータ幅のメモリバスと入出力バス間でダイレ
クトメモリ転送をする。
【００１０】
【発明の実施の形態】この発明の実施の一形態を示す入
出力バスブリッジ装置１０は図１のように、制御回路１
２で対象データのバス幅を指定することにより、バイト
単位の転送データを保持するレジスタ１１相互間のデー
タシフト操作で動的にエンディアン変換（バイトの並び
順変換）をするとともに、入出力間でデータバス幅が異
なるときでも速度変換をするように構成する。レジスタ
１１は、一般的なレジスタとセレクタでも構成できる
が、２入力２出力構成とするのが望ましい。互いに異な
るビッグエンディアン・データバスＡとリトルエンディ
アン・データバスＢを分割し表現するバイトレーン１〜
４と５〜８における各バイト単位データに対し、保持を
するとともに、制御回路１２による出力制御信号に従
い、互いに隣合うバイトレーン１〜８を保持する当該相
互間でシフト操作によるエンディアン変換を施すように
し、駆動・転送をする。制御回路１２は、転送データ情
報（幅／方向）を指定する別途入力する制御信号（読出
し／書込みストローブ信号、下位ビットアドレス信号、
ソフトウェア設定によるデータ幅を示すレジスタ出力信
号等）により、レジスタ１１の動作を決定する出力制御
信号を生成する。従来のセレクタによるバイトレーン切
替えではなく、互いに隣合うバイトレーン間シフト操作
によるデータエンディアン変換をすることにより、配線
量軽減と回路規模抑制をし集積化でき、動作可能周波数
拡張をし回路全体の動作を高速化できる。
出力バスブリッジ装置１０は図１のように、制御回路１
２で対象データのバス幅を指定することにより、バイト
単位の転送データを保持するレジスタ１１相互間のデー
タシフト操作で動的にエンディアン変換（バイトの並び
順変換）をするとともに、入出力間でデータバス幅が異
なるときでも速度変換をするように構成する。レジスタ
１１は、一般的なレジスタとセレクタでも構成できる
が、２入力２出力構成とするのが望ましい。互いに異な
るビッグエンディアン・データバスＡとリトルエンディ
アン・データバスＢを分割し表現するバイトレーン１〜
４と５〜８における各バイト単位データに対し、保持を
するとともに、制御回路１２による出力制御信号に従
い、互いに隣合うバイトレーン１〜８を保持する当該相
互間でシフト操作によるエンディアン変換を施すように
し、駆動・転送をする。制御回路１２は、転送データ情
報（幅／方向）を指定する別途入力する制御信号（読出
し／書込みストローブ信号、下位ビットアドレス信号、
ソフトウェア設定によるデータ幅を示すレジスタ出力信
号等）により、レジスタ１１の動作を決定する出力制御
信号を生成する。従来のセレクタによるバイトレーン切
替えではなく、互いに隣合うバイトレーン間シフト操作
によるデータエンディアン変換をすることにより、配線
量軽減と回路規模抑制をし集積化でき、動作可能周波数
拡張をし回路全体の動作を高速化できる。
【００１１】上記実施の形態の入出力バスブリッジ装置
は、互いに異なるエンディアン・データの入出力バス間
で対象データ幅に従い互いに隣合うバイトレーンを保持
するレジスタによるデータシフト操作をしエンディアン
変換をする方式（単純化エンディアン変換機能による入
出力バスブリッジ方式）を採る。
は、互いに異なるエンディアン・データの入出力バス間
で対象データ幅に従い互いに隣合うバイトレーンを保持
するレジスタによるデータシフト操作をしエンディアン
変換をする方式（単純化エンディアン変換機能による入
出力バスブリッジ方式）を採る。
【００１２】上記図１に示す実施形態は図２のように、
データバスＡからＢへの３２ビットデータＯｘＦＥＤＣ
ＢＡ９８転送時は、３２ビット転送データ幅を指定する
入力制御信号に対し生成する制御回路１２による出力制
御信号に従い、各バイトレーン１〜４対応レジスタ１１
の各設定データＯｘＦＥとＯｘＤＣとＯｘＢＡとＯｘ９
８に対し、データの流れ１０１に沿って４回のシフト操
作によるエンディアン変換を施し、最終的に各バイトレ
ーン５〜６対応レジスタ１１の各設定データＯｘ９８と
ＯｘＢＡとＯｘＤＣとＯｘＦＥとして転送する。各バイ
トレーン４〜１と５〜８対応レジスタ１１の各データ
は、別途入力クロック信号Ａに対しデータの流れ１０１
に沿ってＢ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ→Ｈ→Ｉの時系列動作
をする。図３のように、データバスＡからＢへの１６ビ
ットデータＯｘＡＢＣＤ／Ｏｘ１２３４転送時は、上記
図２と同じに制御回路１２による制御信号に従い、各バ
イトレーン１〜４対応レジスタ１１の各設定データＯｘ
ＡＢとＯｘＣＤ／Ｏｘ１２とＯｘ３４に対し、データの
流れ１０２に沿って２系統２回のシフト操作によるエン
ディアン変換を施し、最終的に各バイトレーン５〜６対
応レジスタ１１の各設定データＯｘＣＤとＯｘＡＢとＯ
ｘ３４とＯｘ１２として転送する。各バイトレーン４／
３と７／８対応レジスタ１１の各データおよび各バイト
レーン２／１と５／６対応レジスタ１１の各データは、
別途入力クロック信号Ａに対しデータの流れ１０２に沿
ってＢ′→Ｃ′→Ｄ′→Ｅ′およびＦ′→Ｇ′→Ｈ′→
Ｉ′の時系列動作をする。図４のように、データバスＡ
からＢへの８ビット文字列データｘｙｚＮＵＬＬ転送時
は、上記図２と同じに制御回路１２による制御信号に従
い、各バイトレーン１〜４対応レジスタ１１の各設定文
字データｘとｙとｚとＮＵＬＬに対し、データの流れ１
０３に沿ってデータバスＡとＢの同一バイトレーン対応
レジスタ１１間のシフト操作によるエンディアン変換を
施し、最終的に各バイトレーン５〜８対応レジスタ１１
の各設定文字データｘとｙとｚとＮＵＬＬとして転送す
る。各バイトレーン４〜１と８〜５対応レジスタ１１の
各データは、別途入力クロック信号Ａに対しデータの流
れ１０３に沿ってＢ″→Ｃ″とＤ″→Ｅ″とＦ″→Ｇ″
とＨ″→Ｉ″の時系列動作をする。
データバスＡからＢへの３２ビットデータＯｘＦＥＤＣ
ＢＡ９８転送時は、３２ビット転送データ幅を指定する
入力制御信号に対し生成する制御回路１２による出力制
御信号に従い、各バイトレーン１〜４対応レジスタ１１
の各設定データＯｘＦＥとＯｘＤＣとＯｘＢＡとＯｘ９
８に対し、データの流れ１０１に沿って４回のシフト操
作によるエンディアン変換を施し、最終的に各バイトレ
ーン５〜６対応レジスタ１１の各設定データＯｘ９８と
ＯｘＢＡとＯｘＤＣとＯｘＦＥとして転送する。各バイ
トレーン４〜１と５〜８対応レジスタ１１の各データ
は、別途入力クロック信号Ａに対しデータの流れ１０１
に沿ってＢ→Ｃ→Ｄ→Ｅ→Ｆ→Ｇ→Ｈ→Ｉの時系列動作
をする。図３のように、データバスＡからＢへの１６ビ
ットデータＯｘＡＢＣＤ／Ｏｘ１２３４転送時は、上記
図２と同じに制御回路１２による制御信号に従い、各バ
イトレーン１〜４対応レジスタ１１の各設定データＯｘ
ＡＢとＯｘＣＤ／Ｏｘ１２とＯｘ３４に対し、データの
流れ１０２に沿って２系統２回のシフト操作によるエン
ディアン変換を施し、最終的に各バイトレーン５〜６対
応レジスタ１１の各設定データＯｘＣＤとＯｘＡＢとＯ
ｘ３４とＯｘ１２として転送する。各バイトレーン４／
３と７／８対応レジスタ１１の各データおよび各バイト
レーン２／１と５／６対応レジスタ１１の各データは、
別途入力クロック信号Ａに対しデータの流れ１０２に沿
ってＢ′→Ｃ′→Ｄ′→Ｅ′およびＦ′→Ｇ′→Ｈ′→
Ｉ′の時系列動作をする。図４のように、データバスＡ
からＢへの８ビット文字列データｘｙｚＮＵＬＬ転送時
は、上記図２と同じに制御回路１２による制御信号に従
い、各バイトレーン１〜４対応レジスタ１１の各設定文
字データｘとｙとｚとＮＵＬＬに対し、データの流れ１
０３に沿ってデータバスＡとＢの同一バイトレーン対応
レジスタ１１間のシフト操作によるエンディアン変換を
施し、最終的に各バイトレーン５〜８対応レジスタ１１
の各設定文字データｘとｙとｚとＮＵＬＬとして転送す
る。各バイトレーン４〜１と８〜５対応レジスタ１１の
各データは、別途入力クロック信号Ａに対しデータの流
れ１０３に沿ってＢ″→Ｃ″とＤ″→Ｅ″とＦ″→Ｇ″
とＨ″→Ｉ″の時系列動作をする。
【００１３】なお上記図１に示す発明の実施の形態で図
５のように、たとえばバイトレーン７と８対応レジスタ
１１を削除してもよい。互いに異なるデータバス幅のた
とえば３２ビットビッグエンディアン・データバスＡと
１６ビットリトルエンディアン・データバスＢ間データ
転送時に、上記と同じに互いに異なるバス幅の入出力デ
ータに対しエンディアン変換ができる。上記図５に示す
実施形態は、１６ビットデータ転送時でバイトレーン１
と２または３と４に有効データが存在するときは、制御
回路１２ａによる出力制御信号（下位２ビットアドレス
信号とデータ幅１６ビットを示す信号）に従い、バイト
レーン１と２または３と４対応レジスタ１１の設定デー
タに対し、バイトレーン２→１→５→６または４→３→
２→１→５→６対応レジスタ１１の順にシフト操作によ
るエンディアン変換を施し転送する。８ビットデータ転
送時は、制御回路１２ａによる出力制御信号（下位２ビ
ットアドレス信号）に従い有効な各バイトレーン１〜６
対応レジスタ１１のシフト操作によるエンディアン変換
を施し転送する。
５のように、たとえばバイトレーン７と８対応レジスタ
１１を削除してもよい。互いに異なるデータバス幅のた
とえば３２ビットビッグエンディアン・データバスＡと
１６ビットリトルエンディアン・データバスＢ間データ
転送時に、上記と同じに互いに異なるバス幅の入出力デ
ータに対しエンディアン変換ができる。上記図５に示す
実施形態は、１６ビットデータ転送時でバイトレーン１
と２または３と４に有効データが存在するときは、制御
回路１２ａによる出力制御信号（下位２ビットアドレス
信号とデータ幅１６ビットを示す信号）に従い、バイト
レーン１と２または３と４対応レジスタ１１の設定デー
タに対し、バイトレーン２→１→５→６または４→３→
２→１→５→６対応レジスタ１１の順にシフト操作によ
るエンディアン変換を施し転送する。８ビットデータ転
送時は、制御回路１２ａによる出力制御信号（下位２ビ
ットアドレス信号）に従い有効な各バイトレーン１〜６
対応レジスタ１１のシフト操作によるエンディアン変換
を施し転送する。
【００１４】また上記図１に示す発明の実施の形態で図
６（ａ）のように、バイトレーン１〜８対応レジスタ１
１に対しデータバス幅よりも多い構成たとえば４個のレ
ジスタ１１を追加してもよい。データバスＡからＢへの
６４ビット（データバス幅よりも２倍大きい）データ転
送時に、上記と同じにバス幅よりも大きい入出力データ
に対しエンディアン変換ができる。上記図６（ａ）に示
す実施形態は、６４ビットデータ転送時は、制御回路１
２ｂによる出力制御信号に従い、まずバイトレーン１〜
４対応レジスタ１１に保持する１回目の３２ビットデー
タ（０１，０２，０３，０４）に対しシフト操作による
エンディアン変換を施し、保持データ（０４，０３，０
２，０１）としてバイトレーン５〜８対応レジスタ１１
に移動する。つぎに上記と同じに２回目の３２ビットデ
ータ（０５，０６，０７，０８）に対しエンディアン変
換を施し保持データ（０８，０７，０６，０５）として
バイトレーン５〜８対応レジスタ１１に移動すると同時
に、１回目の保持データ（０４，０３，０２，０１）を
４個の追加レジスタ１１に移動する。さらにエンディア
ン変換された６４ビットデータ（０８，０７，０６，０
５，０４，０３，０２，０１）に対し、バイトレーン５
〜８対応レジスタ１１の保持データ（０８，０７，０
６，０５）出力に続き、４個の追加レジスタ１１の保持
データ（０４，０３，０２，０１）をバイトレーン５〜
８対応レジスタ１１に移動後出力をする。たとえば図６
（ｂ）のように、６４ビットデータＯｘ０１０２０３０
４０５０６０７０８の転送時、バスＡでは１回目と２回
目で３２ビットデータＯｘ０１０２０３０４とＯｘ０５
０６０７０８を転送し、バスＢでは１回目と２回目で３
２ビットデータＯｘ０５０６０７０８とＯｘ０１０２０
３０４を出力する。
６（ａ）のように、バイトレーン１〜８対応レジスタ１
１に対しデータバス幅よりも多い構成たとえば４個のレ
ジスタ１１を追加してもよい。データバスＡからＢへの
６４ビット（データバス幅よりも２倍大きい）データ転
送時に、上記と同じにバス幅よりも大きい入出力データ
に対しエンディアン変換ができる。上記図６（ａ）に示
す実施形態は、６４ビットデータ転送時は、制御回路１
２ｂによる出力制御信号に従い、まずバイトレーン１〜
４対応レジスタ１１に保持する１回目の３２ビットデー
タ（０１，０２，０３，０４）に対しシフト操作による
エンディアン変換を施し、保持データ（０４，０３，０
２，０１）としてバイトレーン５〜８対応レジスタ１１
に移動する。つぎに上記と同じに２回目の３２ビットデ
ータ（０５，０６，０７，０８）に対しエンディアン変
換を施し保持データ（０８，０７，０６，０５）として
バイトレーン５〜８対応レジスタ１１に移動すると同時
に、１回目の保持データ（０４，０３，０２，０１）を
４個の追加レジスタ１１に移動する。さらにエンディア
ン変換された６４ビットデータ（０８，０７，０６，０
５，０４，０３，０２，０１）に対し、バイトレーン５
〜８対応レジスタ１１の保持データ（０８，０７，０
６，０５）出力に続き、４個の追加レジスタ１１の保持
データ（０４，０３，０２，０１）をバイトレーン５〜
８対応レジスタ１１に移動後出力をする。たとえば図６
（ｂ）のように、６４ビットデータＯｘ０１０２０３０
４０５０６０７０８の転送時、バスＡでは１回目と２回
目で３２ビットデータＯｘ０１０２０３０４とＯｘ０５
０６０７０８を転送し、バスＢでは１回目と２回目で３
２ビットデータＯｘ０５０６０７０８とＯｘ０１０２０
３０４を出力する。
【００１５】また上記図１または図５に示す発明の実施
の形態で別途設けるＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒ
ｙ ａｃｃｅｓｓ）コントローラと組合せてバスマスタ
機能を付加し、制御回路１２または１２ａの入力制御信
号として予めソフトウェア設定をするＤＭＡコントロー
ラ等によるレジスタ等デバイス出力信号を用いてもよ
い。互いに異なるエンディアンまたは互いに異なるエン
ディアンかつデータ幅のメモリバスと入出力バス間でダ
イレクトメモリ転送ができる。
の形態で別途設けるＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏｒ
ｙ ａｃｃｅｓｓ）コントローラと組合せてバスマスタ
機能を付加し、制御回路１２または１２ａの入力制御信
号として予めソフトウェア設定をするＤＭＡコントロー
ラ等によるレジスタ等デバイス出力信号を用いてもよ
い。互いに異なるエンディアンまたは互いに異なるエン
ディアンかつデータ幅のメモリバスと入出力バス間でダ
イレクトメモリ転送ができる。
【００１６】また上記図１に示す発明の実施の形態で別
途設ける８ビットまたは１６ビットデータインタフェー
スデバイスをバイトレーン５〜８のいずれかのバスＢに
接続することにより、バスＡにおけるバイトレーン１〜
４の４つの１バイトデータを順次シフト操作でまたは２
つのバイトデータを２回ずつのシフト操作で、バスＢの
たとえば接続バイトレーン５または接続バイトレーン５
と６に１バイトずつまたは２バイトずつ出力してもよ
い。バスＡに接続する３２ビットデータインタフェース
デバイスとバスＢに接続する８ビットまたは１６ビット
データインタフェースデバイス間のＤＭＡ転送時に有効
である。
途設ける８ビットまたは１６ビットデータインタフェー
スデバイスをバイトレーン５〜８のいずれかのバスＢに
接続することにより、バスＡにおけるバイトレーン１〜
４の４つの１バイトデータを順次シフト操作でまたは２
つのバイトデータを２回ずつのシフト操作で、バスＢの
たとえば接続バイトレーン５または接続バイトレーン５
と６に１バイトずつまたは２バイトずつ出力してもよ
い。バスＡに接続する３２ビットデータインタフェース
デバイスとバスＢに接続する８ビットまたは１６ビット
データインタフェースデバイス間のＤＭＡ転送時に有効
である。
【００１７】
【発明の効果】上記のようなこの発明の入出力バスブリ
ッジ装置では、互いに異なるエンディアン・データの入
出力バス間で対象データ幅に従い互いに隣合うバイトレ
ーンを保持するレジスタによるデータシフト操作をしエ
ンディアン変換をする方式を採るから、従来のように対
象データ幅に従いセレクタによるバイトレーン切替えを
する方式に比べ、配線量軽減と回路規模抑制による集積
化ができ、動作可能周波数拡張による回路全体動作の高
速化ができるほか発明ごとにつぎの効果がある。 （１）互いに異なるバス幅の入出力データに対しエンデ
ィアン変換ができる。 （２）バス幅よりも大きい入出力データに対しエンディ
アン変換ができる。 （３）互いに異なるエンディアンまたは互いに異なるエ
ンディアンかつデータ幅のメモリバスと入出力バス間で
ダイレクトメモリ転送ができる。
ッジ装置では、互いに異なるエンディアン・データの入
出力バス間で対象データ幅に従い互いに隣合うバイトレ
ーンを保持するレジスタによるデータシフト操作をしエ
ンディアン変換をする方式を採るから、従来のように対
象データ幅に従いセレクタによるバイトレーン切替えを
する方式に比べ、配線量軽減と回路規模抑制による集積
化ができ、動作可能周波数拡張による回路全体動作の高
速化ができるほか発明ごとにつぎの効果がある。 （１）互いに異なるバス幅の入出力データに対しエンデ
ィアン変換ができる。 （２）バス幅よりも大きい入出力データに対しエンディ
アン変換ができる。 （３）互いに異なるエンディアンまたは互いに異なるエ
ンディアンかつデータ幅のメモリバスと入出力バス間で
ダイレクトメモリ転送ができる。
【図１】 この発明の実施の一形態を示す入出力バスブ
リッジ装置の構成ブロック図。
リッジ装置の構成ブロック図。
【図２】 図１に示す入出力バスブリッジ装置の３２ビ
ットデータ転送時動作を説明する系統図とタイミング
図。
ットデータ転送時動作を説明する系統図とタイミング
図。
【図３】 図１に示す入出力バスブリッジ装置の１６ビ
ットデータ転送時動作を説明する系統図とタイミング
図。
ットデータ転送時動作を説明する系統図とタイミング
図。
【図４】 図１に示す入出力バスブリッジ装置の８ビッ
トデータ転送時動作を説明する系統図とタイミング図。
トデータ転送時動作を説明する系統図とタイミング図。
【図５】 この発明の実施の他の一形態を示す構成ブロ
ック図。
ック図。
【図６】 この発明の実施の他の一形態を示す構成ブロ
ック図とメモリイメージ図。
ック図とメモリイメージ図。
【図７】 従来の技術を示す入出力バスブリッジ装置の
構成ブロック図。
構成ブロック図。
【図８】 図７に示す入出力バスブリッジ装置の３２／
１６／８ビットデータ転送時動作を説明する図。
１６／８ビットデータ転送時動作を説明する図。
【図９】 図８に示す入出力バスブリッジ装置の接続デ
バイスとバイトレーンとを説明する図および互いに異な
るエンディアンデータの配置とバイトレーン関係を示す
メモリイメージ図。
バイスとバイトレーンとを説明する図および互いに異な
るエンディアンデータの配置とバイトレーン関係を示す
メモリイメージ図。
１〜４ データバスＡのバイトレーン、５〜８ データ
バスＢのバイトレーン、１０、１０ａ、１０ｂ 入出力
バスブリッジ装置、１１ レジスタ、１２、１２ａ、１
２ｂ 制御回路。 なお図中、同一符号は同一または相当部分を示す。
バスＢのバイトレーン、１０、１０ａ、１０ｂ 入出力
バスブリッジ装置、１１ レジスタ、１２、１２ａ、１
２ｂ 制御回路。 なお図中、同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】 互いに異なるエンディアンの入出力バス
間転送データに対し保持をするとともに、制御回路によ
る制御信号に従い駆動・転送をする入出力バス幅構成の
レジスタ群と、別途入力する転送データ情報により前記
レジスタ群の動作を決定する前記制御信号を生成する制
御回路とを備える入出力バスブリッジ装置において、前
記制御回路で前記転送データに対し当該データ幅に従い
エンディアン変換を施すように前記レジスタ群の動作を
決定することを特徴とする入出力バスブリッジ装置。 - 【請求項２】 制御回路で互いに異なるエンディアンか
つデータ幅の入出力バス間転送データに対しエンディア
ン変換を施すようにレジスタ群の動作を決定することを
特徴とする請求項１記載の入出力バスブリッジ装置。 - 【請求項３】 制御回路で入出力バス幅よりも大きい転
送データに対しエンディアン変換を施すように別途設け
る入出力バス幅よりも多い構成のレジスタ群の動作を決
定することを特徴とする請求項１記載の入出力バスブリ
ッジ装置。 - 【請求項４】 互いに異なるエンディアンまたは互いに
異なるエンディアンかつデータ幅のメモリバスと入出力
バス間でダイレクトメモリ転送をするバスマスタ機能を
もつ手段を別途設けることを特徴とする請求項１または
２記載の入出力バスブリッジ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06580198A JP4134371B2 (ja) | 1998-03-16 | 1998-03-16 | 入出力バスブリッジ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06580198A JP4134371B2 (ja) | 1998-03-16 | 1998-03-16 | 入出力バスブリッジ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265341A true JPH11265341A (ja) | 1999-09-28 |
| JP4134371B2 JP4134371B2 (ja) | 2008-08-20 |
Family
ID=13297505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06580198A Expired - Fee Related JP4134371B2 (ja) | 1998-03-16 | 1998-03-16 | 入出力バスブリッジ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4134371B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
| JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
-
1998
- 1998-03-16 JP JP06580198A patent/JP4134371B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
| JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4134371B2 (ja) | 2008-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5961640A (en) | Virtual contiguous FIFO having the provision of packet-driven automatic endian conversion | |
| US4467447A (en) | Information transferring apparatus | |
| US5754191A (en) | Method and apparatus for optimizing pixel data write operations to a tile based frame buffer | |
| US20030028702A1 (en) | Data reordering mechanism for data transfer in computer systems | |
| US4837844A (en) | Image processing apparatus | |
| US5043935A (en) | Data transfer system for rearranging data units using intermediate temporary registers | |
| JP2008198218A (ja) | コンピュータシステム及びデータ転送方法 | |
| JPH11265341A (ja) | 入出力バスブリッジ装置 | |
| US6141716A (en) | Interbus data flow control system for realigning data by byte swapping and byte sampling | |
| JP2829043B2 (ja) | 転送ワード数決定方法及びその回路 | |
| JP3479847B2 (ja) | 入力装置、出力装置、及び入出力装置 | |
| KR100252508B1 (ko) | 통신처리시스템의 프로세서 보드에서 롬 인터페이스장치 | |
| JP2905989B2 (ja) | 入出力制御装置 | |
| JPH06332851A (ja) | データ転送方式 | |
| JPH09305530A (ja) | Ｄｍａコントローラ | |
| JP2553630B2 (ja) | データ処理装置 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH04333954A (ja) | 情報処理装置 | |
| JPH10312356A (ja) | データ転送装置 | |
| JPS63299519A (ja) | 圧縮伸長処理装置 | |
| JPH10269137A (ja) | メモリ・システム及びデータ処理システム | |
| JPH07117935B2 (ja) | 割込み検出方式 | |
| JPS61292766A (ja) | デ−タ入力方式 | |
| JPH11338818A (ja) | データ転送方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20010301 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040621 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050302 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050302 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070717 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080520 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |