KR19990043388A

KR19990043388A - 통신처리시스템의 프로세서 보드에서 롬 인터페이스장치

Info

Publication number: KR19990043388A
Application number: KR1019970064389A
Authority: KR
Inventors: 장래상
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1997-11-29
Filing date: 1997-11-29
Publication date: 1999-06-15
Also published as: KR100252508B1

Abstract

본 발명은 통신처리시스템에 있어서 다이나믹 버스 사이징이 제공되지 않은 프로세서를 이용하여 프로세서 보드를 구현할 경우 프로세서 버스에 롬(ROM)을 연결하기 위한 롬 인터페이스장치에 관한 것이다.

이러한 본 발명의 장치는 제1 멀티플랙서(304); 제2 멀티플랙서(306); 로컬 데이터 버퍼(302); 제1 래치(402); 제2 래치(404); 제3 멀티플랙서(406); 제4 멀티플랙서(408); 프로세서 데이터 버퍼(410); 및 프로세서가 롬에 라이트할 경우 한 번의 프로세서 버스 사이클로 프로세서 데이터 버스로 출력하는 32비트 데이터를 2번의 로컬 버스 사이클로 읽어 가고, 롬을 리드할 경우 두 번의 로컬 버스 사이클로 각각 출력되는 로컬 데이터 버스상의 데이터를 한 번의 프로세서 버스 사이클로 읽어 가도록 선택신호, 래치신호, 및 버퍼인에이블신호를 출력하는 제어신호 발생부(308)를 포함한다.

따라서 본 발명에 따라 프로세서 보드에서 로컬버스를 구현함에 있어 높은 집적도를 가질 수 있어 PCB 설계를 용이하게 하고, 제조비용을 절감할 수 있으며, 롬 실장시 보다 적은 공간이 점유된다.

Description

통신처리시스템의 프로세서 보드에서 롬 인터페이스장치(An apparatus for interfacing ROM to processor bus)

일반적으로 '다이나믹 버스 사이징(dynamic bus sizing)'이란 프로세서 기술의 급속한 진보에 의해 프로세서의 버스 사이즈는 넓어졌으나 주변장치들은 아직 좁은 포트 사이즈를 가지고 있을 경우, 버스 사이즈가 다른 주변장치를 프로세서 버스에 연결하기 위한 기술이다. 즉, 다이나믹 버스 사이징은 프로세서가 버스 사이즈가 다른 주변장치를 억세스할 경우에, 주변장치의 버스 사이즈에 맞게 프로세서 버스의 사이즈를 조절해 주는 기능이다.

예컨대, 모토롤라사에서 제조되는 MC68030은 32비트의 데이터 버스와 32비트의 어드레스 버스를 제공하는데, 주변장치의 포트 사이즈에 따라 적절한 버스 사이클을 수행한다. MC68030 프로세서 내부에서 32비트 데이터 버스를 구동하는 레지스터는 바이트단위로 구분되어 있고, 멀티플랙서는 레지스터의 출력을 포트 사이즈에 따라 적절히 조절하여 외부 데이터 버스를 활성화시킨다. 즉, 프로세서가 32비트 포트의 주변장치를 억세스할 경우에는 32비트 데이터 버스를 전부 사용하여 주변장치에 라이트 혹은 리드 사이클을 수행하고, 16비트 포트의 주변장치를 억세스할 경우에는 D31-D16까지의 버스만을 사용하여 첫 번째 어드레스 영역에 바이트0과 바이트1을 라이트/리드하고, 두 번째 어드레스에 바이트2와 바이트3을 라이트/리드한다. 그리고 프로세서가 8비트 포트의 주변장치를 억세스할 경우에는 D31-D24까지의 버스만을 사용하여 첫 번째 어드레스 영역에 바이트0, 두 번째 어드레스에 바이트1, 세 번째 어드레스에 바이트2, 네 번째 어드레스에 바이트3을 라이트/리드한다. 이와 같이 MC68030은 주변장치의 포트 사이즈에 따라 버스 사이클을 달리 수행하여 32비트 데이터 버스에 8비트, 16비트, 32비트의 주변장치를 용이하게 연결할 수 있도록 다이나믹 버스 사이징 기능을 제공한다.

한편, 컴퓨터 성능을 향상시키기 위한 기술이 점차적으로 프로세서의 동작 속도를 높이는 방향(즉, 클럭 주파수를 높이는 방향)으로 발전되어 왔다. 높은 주파수에서의 동작은 여러 딜레이 요소들에 의해 방해를 많이 받게 되어 기존의 비동기식 방식보다는 동기방식으로 프로세서 설계기술이 발전되었고, 이에 따라 일부 기능이 프로세서 밖으로 나온 경우가 생기게 되었다. 모토롤라사의 마이크로 프로세서에 있어서도 MC68040 이후부터는 프로세서가 더 이상 다이나믹 버스 사이징 기능을 제공하지 않게 되어 MC68040이나 MC68060으로 설계하는 보드에서는 주변 디바이스와 32비트로 인터페이스되거나 별도의 데이터 버스 조절 로직이 필요하게 되었다.

도 1은 다이나믹 버스 사이징이 지원되지 않은 프로세서(예컨대, MC68060)를 이용하여 32비트 롬(ROM)을 연결한 경우의 구조이다. 도 1을 참조하면, 32비트의 어드레스 버스(Add)는 어드레스 버퍼(112)를 통해 롬(116)에 연결되어 라이트 혹은 리드할 어드레스를 제공하고, 데이터 버스(MP_D[31..0])는 데이터 버퍼(114)를 통해 롬(ROM:116)에 연결되어 라이트 혹은 리드할 데이터를 전달한다.

그런데 롬(116)으로서 플래시 메모리(Flash ROM)를 사용할 경우, 플래시 롬은 16비트 폭의 디바이스가 없으므로 8비트 폭의 디바이스를 4개 사용하여 32비트 폭의 데이터 버스와 연결되었다. 이와 같이 32비트 포트 정합을 위하여 4개의 롬을 사용할 경우에 롬(ROM)의 수가 많게 되어 제조비용이 증가하게 되고, 롬(ROM) 실장시 보드의 공간이 점유되며 디버깅시 4개의 롬(ROM)을 가지고 다녀야 하므로 불편함 문제점이 있었다.

이에 본 발명은 상기와 같은 문제점을 해소하기 위하여 제안된 것으로, 다이나믹 버스 사이징 기능이 구비되지 않은 프로세서를 이용하여 프로세서 보드를 구현할 경우에 16비트 폭의 롬(ROM)을 프로세서 버스에 연결하기 위한 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 어드레스 버스와 데이터 버스 및 각종 제어신호선을 제공하되 다이나믹 버스 사이징이 지원되지 않은 프로세서를 이용하여 동일 셀프에 실장되는 다른 보드들을 제어하기 위한 프로세서 보드에서 상기 데이터 버스에 워드 포트의 롬을 연결하기 위한 장치에 있어서, 라이트 동작시 선택신호에 따라 프로세서 데이터 버스의 첫 번째 바이트와 세 번째 바이트 바이트 중 하나를 선택하기 위한 제1 멀티플랙서; 라이트 동작시 선택신호에 따라 프로세서 데이터 버스의 두 번째 바이트 혹은 네 번째 바이트중 하나를 선택하기 위한 제2 멀티플랙서; 라이트 동작시 상기 제1 멀티플랙서 및 제2 멀티플랙서의 출력과 프로세서 데이터 버스의 세 번째 및 네 번째 바이트를 버퍼인에이블신호에 따라 로컬 데이터 버스로 전달하기 위한 로컬 데이터 버퍼; 리드동작시 래치신호에 따라 로컬 데이터 버스의 첫 번째 바이트의 데이터를 래치하기 위한 제1 래치; 리드동작시 래치신호에 따라 로컬 데이터 버스의 두 번째 바이트를 선택하기 위한 제2 래치; 리드동작시 선택신호에 따라 로컬 데이터 버스의 첫 번째 바이트 혹은 세 번째 바이트를 선택하기 위한 제3 멀티플랙서; 리드동작시 선택신호에 따라 로컬 데이터 버스의 두번째 바이트 혹은 네번째 바이트 중 하나를 선택하기 위한 제4 멀티플랙서; 리드동작시 버퍼인에이블신호에 따라 상기 제1 래치, 제2 래치, 제3 멀티플랙서, 및 제4 멀티플랙서의 출력을 프로세서 데이터 버스에 전달하기 위한 프로세서 데이터 버퍼; 및 상기 프로세서가 상기 롬에 라이트할 경우 한 번의 프로세서 버스 사이클로 프로세서 데이터 버스로 출력하는 32비트 데이터를 2번의 로컬 버스 사이클로 읽어 가고 롬을 리드할 경우 두 번의 로컬 버스 사이클로 각각 출력되는 로컬 데이터 버스상의 데이터를 한 번의 프로세서 버스 사이클로 읽어 가도록 선택신호, 래치신호, 및 버퍼인에이블신호를 출력하는 제어신호 발생부를 포함하는 것을 특징으로 한다.

도 1은 종래의 프로세서 보드를 도시한 블록도,

도 2는 본 발명이 적용되는 프로세서 보드를 도시한 블록도,

도 3은 라이트시 본 발명의 롬 인터페이스 장치를 도시한 블록도,

도 4는 리드시 본 발명의 롬 인터페이스 장치를 도시한 블록도,

도 5는 본 발명의 롬 인터페이스 장치에서 라이트시 동작 타이밍도,

도 6은 본 발명의 롬 인터페이스 장치에서 리드시 동작 타이밍도이다.,

* 도면의 주요부분에 대한 부호의 설명

210: 메인 프로세서 212: 롬 인터페이스장치

216: 롬 302:로컬 데이터 버퍼

304,306,406,408: 멀티플랙서 308: 제어신호 발생부

402,404: 래치 410: 프로세서 데이터 버퍼

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

도 2는 본 발명이 적용되는 프로세서 보드를 도시한 블록도이고, 도 3은 라이트시 본 발명의 롬 인터페이스 장치를 도시한 블록도이며, 도 4는 리드시 본 발명의 롬 인터페이스 장치를 도시한 블록도이다.

다이나믹 버스 사이징 기능이 제공되지 않은 MC68040 프로세서를 이용하여 롬(ROM)을 인터페이스 하기 위해서 종래는 4개의 롬(ROM)을 이용하여 32비트로 정합하였으나 본 발명에서는 도 2에 도시된 바와 같이, 롬 인터페이스장치(212)를 이용하여 메인 프로세서(210)와 16비트 폭의 롬(216)을 연결한다. 따라서 본 발명에서 롬(216)은 8비트 폭의 롬 2개로 충분히 구현될 수 있다.

도 2를 참조하면, 본 발명의 실시예에서 메인 프로세서(210)는 MC68040으로서 32비트의 데이터 버스(MP_D[31..0]: 206)와 32비트의 어드레스 버스(Add:202) 및 각종 제어신호선(Cont:204)을 제공하고 동기식으로 동작된다. 그리고 롬 인터페이스장치(212)와 롬(216)은 로컬 어드레스 버스(MP_LA[31..16])와 로컬 데이터버스(MP_LD[31..16]), 인에이블신호선(/rom_en), 및 어드레스신호선(rom_a1)으로 연결된다.

본 발명의 롬 인터페이스장치(212)는 라이트 동작시의 인터페이스장치(212a)와 리드동작시의 인터페이스장치(212b)로 구분되는데, 라이트 동작시 인터페이스장치는 도 3에 도시된 바와 같이, 로컬 데이터 버퍼(302), 멀티플랙서(304,306), 제어신호 발생부(308)로 구성되고, 리드동작시 인터페이스장치(212b)는 도 4에 도시된 바와 같이 래치(402,404), 멀티플랙서(406,408), 프로세서 데이터 버퍼(410)로 구성되어 16비트 포트 롬(216)을 데이터 버스(MP_D[31..0])에 연결한다.

이어서, 상기와 같이 구성되는 롬 인터페이스장치의 동작을 라이트시와 리드시로 구분하여 타이밍도를 참조하여 설명하면 다음과 같다.

1. 롬 라이트 동작

먼저, 프로세서가 16비트폭의 주변장치를 억세스할 경우에 한 번의 프로세서 버스 사이클에 주변장치는 2번의 로컬 버스 사이클을 처리해야 한다. 즉, 라이트시 프로세서가 출력하는 32비트 데이터는 16비트 주변장치가 2번에 걸쳐 이를 가져가야 되고, 리드시에는 주변장치가 2번에 걸쳐 내놓은 데이터를 프로세서가 한 번에 읽어 간다. 그리고 16비트 주변장치는 로컬 데이터 버스의 첫 번째 워드(MP_LD[31..16])에 연결되어 있다.

도 3을 참조하면, 프로세서(210)가 16비트 폭의 롬(216)에 라이트할 경우, 프로세서 데이터 버스의 첫 번째 바이트(MP_D[31..24])는 제1 멀티플랙서(304)에 의해 선택되어 로컬 데이터 버퍼(302)를 통해 로컬 데이터 버스의 첫 번째 바이트(MP_LD[31..24])에 연결되고, 두 번째 바이트(MP_D[23..16])는 제2 멀티플랙서(306)에 의해 선택되어 로컬 데이터 버퍼(302)를 통해 로컬 데이터 버스의 두 번째 바이트(MP_LD[23..16])에 연결된다.

이때, 16비트 폭 롬(216)은 32비트 로컬 데이터 버스의 첫 번째 워드(MP_LD[31..16])에 연결되어 있으므로, 프로세서 데이터 버스의 첫 번째 워드(MP_D[31..16])는 로컬 데이터 버스의 첫 번째 워드(MP_LD[31..16])로 그대로 연결되나 프로세서의 두 번째 워드(MP_D[15..0])는 로컬 데이터 버스의 첫 번째 워드(MP_LD[31..16])로 스와핑해야 한다.

따라서 프로세서 데이터 버스의 세 번째 바이트(MP_D[15..8])는 제1 멀티플랙서(304)에 의해 선택되어 로컬 데이터 버퍼(302)를 통해 로컬 데이터 버스의 첫 번째 바이트(MP_LD[31..24])로 연결되고, 프로세서 데이터 버스의 네 번째 바이트(MP_D[7..0])는 제2 멀티플랙서(306)에 의해 선택되어 로컬 데이터 버퍼(302)를 통해 로컬 데이터 버스의 두 번째 바이트(MP_LD[23..16])로 연결된다.

도 5는 본 발명의 롬 인터페이스 장치에서 라이트시 동작 타이밍도이다. 도 5에서 PCLK는 프로세서의 동작 클럭을 나타내고, /rom_en은 로우 액티브의 롬 인에이블신호를 나타내며, second는 워드 동작에서 두 번째 워드를 억세스하는 것을 나타낸다. rom_a1은 로컬 프로세서 사이클에서 두 번째 워드 억세스시 어드레스를 1증가시키는 것을 나타내고, MP_D[31..16]은 프로세서 버스에서 첫 번째 워드 데이터를 나타내고, MP_D[15..0]은 프로세서 버스에서 두 번째 워드 데이터를 나타낸다. MP_LD[31..16]은 로컬 데이터 버스상에 두 번의 로컬 버스 사이클을 통해 워드데이터를 가져오는 것을 나타내고, /rom_wr은 롬 라이트신호이며, ta는 종료신호이다.

도 5를 참조하면, 프로세서가 플래시 롬에 라이트시에 32비트 프로세서 버스에 실린 2 워드 데이터가 두 번의 롬 라이트 신호(/rom_wr)에 의해 로컬 데이터 버스에 연결된 플래시 롬(216)의 2개 어드레스에 각각 저장되는 것을 알 수 있다. 이때 second신호와 rom_a1신호는 첫 번째 워드와 두 번째 워드의 데이터를 구분하여 처리하기 위한 것이다.

2. 롬 리드동작

프로세서(210)가 16비트 폭의 롬(216)을 리드할 경우, 롬이 출력하는 첫 번째 워드 데이터는 프로세서 버스의 첫 번째 워드로 출력하고, 롬이 출력하는 두 번째 워드 데이터는 프로세서 버스의 두 번째 워드로 출력한다.

16비트 롬(216)이 출력하는 첫 번째 로컬 버스 사이클의 첫 번째 바이트(MP_LD[31..24])는 래치(402)에 의해 래치되어 프로세서 데이터 버퍼(410)에서 대기하고 있고, 두 번째 바이트(MP_LD[23..16])는 래치(404)에 의해 래치되어 프로세서 데이터 버퍼에서 대기하고 있다. 이어 두 번째 로컬 버스 사이클에서 롬(216)이 출력하는 첫 번째 바이트(MP_LD[31..24])는 멀티플랙서(406)에 의해 선택되어 프로세서 데이터 버퍼에서 대기하고, 두 번째 바이트(MP_LD[23..16])는 멀티플랙서(408)에 의해 선택되어 프로세서 데이터 버퍼에서 대기한다. 이어 제어신호 발생기(308)에 의해 프로세서 데이터 버퍼(410)가 인에이블되면 프로세서 데이터 버퍼에서 대기중이던 32비트 데이터들이 프로세서 데이터 버스(MP_D[31..0])에 그대로 실리게 된다.

도 6은 본 발명의 롬 인터페이스 장치에서 리드시 동작 타이밍도이다. 도 6에서 PCLK는 프로세서의 동작 클럭을 나타내고, /rom_en은 로우 액티브의 롬 인에이블신호를 나타내며, /rom_oe은 롬 출력인에이블신호를 나타내며, second는 워드 동작에서 두 번째 워드를 억세스하는 것을 나타낸다. lat_en은 래치를 인에이블시키는 래치신호를 나타내고, rom_a1은 로컬 프로세서 사이클에서 두 번째 워드 억세스시 어드레스를 1증가시키는 것을 나타낸다. MP_LD[31..16]은 롬이 연결되는 로컬 데이터 버스에서 데이터의 타이밍을 나타내고, MP_D[31..16]은 프로세서 데이터 버스에서 첫 번째 워드가 전달된 것을 나타내며, MP_D[15..0]은 프로세서 버스에서 두 번째 워드 데이터를 나타낸다. ta는 종료신호이다.

도 6을 참조하면, 프로세서(210)가 롬(216)을 리드할 경우에 로컬 데이터 버스상에서 2번에 걸쳐 출력되는 롬 데이터가 프로세서 데이터 버스상에 각각 실려 한 번에 프로세서로 읽혀지는 것을 보여준다. 이때 첫 번째 워드 데이터는 래치신호에 의해 래치된 후, 두 번째 워드가 제공될 때 한 번의 프로세서 리드로 읽혀 지고, second신호와 rom_a1신호는 첫 번째 워드와 두 번째 워드의 데이터를 구분하여 처리할 수 있게 한다.

이상에서 살펴 본 바와 같이, 본 발명에 따른 롬 인터페이스장치는 다이나믹 버스 사이징이 지원되지 않은 MC68040 이상의 프로세서에서 16비트폭의 롬 인터페이스를 제공하여 주므로써 종래의 프로세서보드가 4개의 8비트 폭 롬으로 구현되었으나 본 발명에서는 2개의 롬으로 구현 가능하다. 따라서 프로세서 보드에서 로컬버스를 구현함에 있어 높은 집적도를 가질 수 있어 PCB 설계를 용이하게 하고, 제조비용을 절감할 수 있으며, 롬 실장시 보다 적은 공간이 점유된다.

Claims

어드레스버스와 데이터버스 및 각종 제어신호선을 제공하되 다이나믹 버스 사이징이 지원되지 않은 프로세서를 이용하여 동일 셀프에 실장되는 다른 보드들을 제어하기 위한 프로세서 보드에서 상기 데이터 버스에 워드 포트의 롬을 연결하기 위한 장치에 있어서,

라이트 동작시 선택신호에 따라 프로세서 데이터 버스의 첫 번째 바이트와 세 번째 바이트 바이트 중 하나를 선택하기 위한 제1 멀티플랙서(304);

라이트 동작시 선택신호에 따라 프로세서 데이터 버스의 두 번째 바이트 혹은 네 번째 바이트중 하나를 선택하기 위한 제2 멀티플랙서(306);

라이트 동작시 상기 제1 멀티플랙서 및 제2 멀티플랙서의 출력과 프로세서 데이터 버스의 세 번째 및 네 번째 바이트를 버퍼인에이블신호에 따라 로컬 데이터 버스로 전달하기 위한 로컬 데이터 버퍼(302);

리드동작시 래치신호에 따라 로컬 데이터 버스의 첫 번째 바이트의 데이터를 래치하기 위한 제1 래치(402);

리드동작시 래치신호에 따라 로컬 데이터 버스의 두 번째 바이트를 선택하기 위한 제2 래치(404);

리드동작시 선택신호에 따라 로컬 데이터 버스의 첫 번째 바이트 혹은 세 번째 바이트를 선택하기 위한 제3 멀티플랙서(406);

리드동작시 선택신호에 따라 로컬 데이터 버스의 두번째 바이트 혹은 네번째 바이트 중 하나를 선택하기 위한 제4 멀티플랙서(408);

리드동작시 버퍼인에이블신호에 따라 상기 제1 래치, 제2 래치, 제3 멀티플랙서, 및 제4 멀티플랙서의 출력을 프로세서 데이터 버스에 전달하기 위한 프로세서 데이터 버퍼(410); 및

상기 프로세서가 상기 롬에 라이트할 경우 한 번의 프로세서 버스 사이클로 프로세서 데이터 버스로 출력하는 32비트 데이터를 2번의 로컬 버스 사이클로 읽어 가고, 롬을 리드할 경우 두 번의 로컬 버스 사이클로 각각 출력되는 로컬 데이터 버스상의 데이터를 한 번의 프로세서 버스 사이클로 읽어 가도록 선택신호, 래치신호, 및 버퍼인에이블신호를 출력하는 제어신호 발생부(308)를 포함하는 것을 특징으로 하는 통신처리시스템의 프로세서 보드에서 롬 인터페이스장치.