JP2002123826A

JP2002123826A - データ処理方法および画像処理装置

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Publication number: JP2002123826A
Application number: JP2000314377A
Authority: JP
Inventors: Masataka Yasuda; 昌孝保田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-10-13
Filing date: 2000-10-13
Publication date: 2002-04-26
Anticipated expiration: 2020-10-13
Also published as: JP4514173B2

Abstract

(57)【要約】【課題】データ配列の方法が異なる画像処理などの回
路が混在する場合でも、ハードウェアで整合をとること
により、画像処理などの機能を拡張し易いシステムを提
供する。【解決手段】画像処理装置全体の制御を行うＣＰＵ１
０１と、プログラム作業領域を提供するＲＡＭ１０２
と、プログラムが格納されたＲＯＭ１０３とをＣＰＵバ
ス１１９に接続した。一方、プリンタ１０６に接続され
たプリンタＩ／Ｆ１０５と、スキャナ１０８に接続され
たスキャナＩ／Ｆ１０７と、ＨＤＤ１１０に接続された
ＩＤＥ−Ｉ／Ｆ１０９と、画像処理を行う圧縮伸張ブロ
ック１１１および解像度変換ブロック１１４とを内部バ
ス１２０に接続した。ＣＰＵバス１１９と内部バス１２
０は、ブリッジ回路１０４によって接続し、データの割
付を変換する変換回路１２１を内部バス１２０に接続し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理方法お
よび画像処理装置に関し、より詳細には、データ配列の
方法が異なる信号処理回路が混在する場合に、データ転
送の整合をはかるデータ処理方法および画像処理装置に
関する。

【０００２】

【従来の技術】各種のデータを保持するホストコンピュ
ータなどから、ビットマップやページ記述言語で記述さ
れた画像を、ネットワークを介して受信し、紙などの記
録媒体上に画像として記録するための画像形成装置が知
られている。

【０００３】画像形成装置である複写機には、デジタル
化された画像を扱うことができ、デジタル信号である画
像データに対して、解像度変換や圧縮伸張を行うことが
可能なものがある。また、画像データは、ＨＤＤ（Hard
Disk Drive）などの不揮発性記録媒体に記録される。
これら解像度変換回路、圧縮伸張回路、またはＨＤＤな
どを接続するためのインターフェース部分は、あらかじ
め定められている。

【０００４】複写機を構成する際に、いくつかの機能ブ
ロックに分割し、統一されたインタフェースを使用する
ことが行われている。これにより、１つの機能ブロック
を他の機種でも使用することができ、また、機能ブロッ
クを機種ごとに設定することによって、開発費の増加を
防ぎ、開発日程を短縮することが行われつつある。

【０００５】

【発明が解決しようとする課題】しかしながら、画像処
理などを行うＣＰＵには、Big EndianとLittle Endian
の２種類があり、両者は、データバス上のアドレスの割
付が異なっている。これに伴って、Little EndianのＣ
ＰＵ用に設計された機能ブロックと、Big EndianのＣＰ
Ｕ用に設計された機能ブロックとが存在する。Little E
ndianのＣＰＵ用に設計された画像処理を行う信号処理
回路と、Big EndianのＣＰＵ用に設計された画像処理を
行う信号処理回路が混在して使用された場合、ソフトウ
ェアでＣＰＵを介してアクセスしようとしたアドレス
と、信号処理回路が割り当てられたアドレスとに不一致
が発生するという問題があった。その結果、誤ったアド
レスにデータが書き込まれたり、また、誤ったアドレス
のデータが読み出されることになる。

【０００６】また、画像処理を行う信号処理回路によっ
て、１番目の画素を示すデータが、データバス上のＭＳ
Ｂ（Most Significant Bit）であるか、ＬＳＢ（Least
Significant Bit）であるかが異なっている場合があ
る。これにより、データバスを介して、画素を示すデー
タの読み出す順序が入れ替わり、結果的に誤ったデータ
を処理してしまうという問題があった。

【０００７】さらに、データバス上で画像データの整合
をそれぞれの信号処理回路ごとに行うために、ソフトウ
ェアによってデータの並びを変更する方法がある。しか
し、データバスを介したデータ送受信の度にデータ処理
を要し、複写機全体の処理時間が増大してしまうという
問題がある。

【０００８】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、データ配列の方法
が異なる信号処理回路が混在する場合でも、ハードウェ
アで整合をとることにより、画像処理などの機能を拡張
し易いシステムを提供することができるデータ処理方法
および画像処理装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、画像処
理を行う複数の信号処理手段が接続されたバスを介して
データを転送するためのデータ処理方法において、前記
信号処理手段からのデータを前記第１バスから受信する
ステップと、前記データの配列を変換する変換ステップ
と、該変換ステップで変換されたデータを前記バスへ送
信するステップとを備えることを特徴とする。

【００１０】請求項２に記載の発明は、請求項１におい
て、予め設定されたオフセット・アドレスから転送アド
レスを生成するステップと、前記転送アドレスに基づい
て前記データを転送するステップとを備えることを特徴
とする。

【００１１】請求項３に記載の発明は、請求項１におい
て、転送元アドレスと転送先アドレスとを設定するステ
ップと、前記転送元アドレスから前記転送先アドレスへ
予め設定された転送長の前記データを転送するステップ
とを備えることを特徴とする。

【００１２】請求項４に記載の発明は、請求項１、２ま
たは３のいずれかにおいて、前記データのデータ配列を
変換するか否かを制御するステップを備えることを特徴
とする。

【００１３】請求項５に記載の発明は、画像処理を行う
複数の信号処理手段が接続された第１バスを備えた画像
処理装置において、前記第１バスに接続された前記信号
処理手段がデータの送受信を行う際に、前記第１バス上
の前記データの配列を変換する変換手段を備えたことを
特徴とする画像処理装置。

【００１４】請求項６に記載の発明は、請求項５におい
て、前記信号処理手段を制御する制御部と、該制御部が
接続された第２バスと、前記第１バスと前記第２バスと
を接続し相互に前記データを転送するための相互接続手
段とを備えたことを特徴とする。

【００１５】請求項７に記載の発明は、請求項５または
６において、前記変換手段は、前記変換手段に割り当て
られたアドレスと、予め設定されたオフセット・アドレ
スとから転送アドレスを生成するアドレス生成手段を備
え、前記信号処理手段は、前記転送アドレスに基づいて
前記データを転送することを特徴とする。

【００１６】請求項８に記載の発明は、請求項５または
６において、前記変換手段は、転送元アドレスを設定す
る手段と、転送先アドレスを設定する手段とを備え、前
記信号処理手段は、前記転送元アドレスから前記転送先
アドレスへ、予め設定された転送長の前記データを転送
することを特徴とする。

【００１７】請求項９に記載の発明は、請求項５ないし
８のいずれか１項において、前記変換手段は、前記デー
タのデータ配列を変換するか否かを制御する手段を備え
たことを特徴とする。

【００１８】請求項１０に記載の発明は、画像処理を行
う複数の信号処理手段が接続されたバスを介してデータ
を転送する画像処理装置を制御するプログラムを記録し
た記録媒体であって、前記信号処理手段からのデータを
前記第１バスから受信するステップと、前記データの配
列を変換する変換ステップと、該変換ステップで変換さ
れたデータを前記バスへ送信するステップとをコンピュ
ータに実行させるためのプログラムを記録したコンピュ
ータ読み取り可能な記録媒体であることを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態について詳細に説明する。

【００２０】［第１の実施例］図１は、本発明にかかる
画像処理装置の全体構成の一例を示すブロック図であ
る。画像処理装置全体の制御を行うＣＰＵ１０１と、プ
ログラム作業領域を提供するＲＡＭ（Random Access Me
mory）１０２と、プログラムが格納されたＲＯＭ（Read
Only Memory）１０３とがＣＰＵバス１１９に接続され
ている。また、信号処理手段として、プリンタ１０６に
接続されたプリンタＩ／Ｆ１０５と、スキャナ１０８に
接続されたスキャナＩ／Ｆ１０７と、ＩＤＥ（Integrat
ed DeviceElectronics）方式のＨＤＤ１１０に接続され
たＩＤＥ−Ｉ／Ｆ１０９と、圧縮伸張回路１１３と第１
ＤＭＡＣ（Direct Memory Access Controller）１１２
を含む圧縮伸張ブロック１１１と、解像度変換回路１１
６と第２ＤＭＡＣ１１５を含む解像度変換ブロック１１
４とが内部バス１２０に接続されている。ＣＰＵバス１
１９と内部バス１２０は、相互接続手段であるブリッジ
回路１０４によって接続され、データの割付を変換する
変換手段である変換回路１２１が内部バス１２０に接続
されている。

【００２１】このような構成により、ＣＰＵ１０１は、
ＲＯＭ１０３に格納されたプログラムによって起動さ
れ、ＨＤＤ１１０内部に格納されているプログラムを順
次読み込むことで、画像形成装置内部の制御を行う。Ｃ
ＰＵ１０１は、必要なデータをＲＡＭ１０２に一時的に
記憶し、演算処理を行う。また、画像データもＲＡＭ１
０２に一時的に記憶される。

【００２２】ブリッジ回路１０４は、ＣＰＵ１０１が接
続されたＣＰＵバス１１９と、Ｉ／Ｏブロックが接続さ
れた内部バス１２０とを切り離すために用いられる。例
えば、プリンタＩ／Ｆ１０５と第２ＤＭＡＣ１１５との
間で、内部バス１２０を介して画像データを転送してい
る間に、ＣＰＵ１０１は、ＣＰＵバス１１９上でＲＡＭ
１０２に対して、演算処理のためのＲ／Ｗ動作を行うこ
と可能とする。

【００２３】プリンタＩ／Ｆ１０５は、ＲＡＭ１０２に
格納されている画像データを取り出し、プリンタ１０６
へ転送するためのＤＭＡＣ機能を含む。プリンタ１０６
は、現在バブルジェット（登録商標）や電子写真方式な
ど複数種類のものが製造されているが、プリンタＩ／Ｆ
１０５を改良することにより、他のＣＰＵ１０１やＲＡ
Ｍ１０２などの他の部分はそのまま使用することができ
る。

【００２４】スキャナＩ／Ｆ１０７は、スキャナ１０８
から受け取った画像データをＲＡＭ１０２へ転送するた
めのＤＭＡＣ機能を含む。仮に、スキャナの動作周波数
が異なるものが接続された場合であっても、スキャナＩ
／Ｆ１０７の内部に、同期用のＦＩＦＯを搭載すること
により、他のＣＰＵ１０１やＲＡＭ１０２などの他の部
分はそのまま使用することができる。

【００２５】ＩＤＥ−Ｉ／Ｆ１０９は、ＨＤＤ１１０を
接続するためのインタフェース回路である。ＣＰＵ１０
１が、ＨＤＤ１１０に対するＲ／Ｗ動作を行った場合に
は、ＨＤＤ１１０からデータを読み出しまたはデータを
書き込み、ＣＰＵ１０１へ応答する。また、ＣＰＵ１０
１を介さず、直接ＨＤＤ１１０とＲＡＭ１０２の間でデ
ータを送受信することも可能である。ＨＤＤ１１０に
は、ＣＰＵ１０１が制御動作をする上で必要なプログラ
ムが格納されており、また画像データなどの情報を記憶
するためにも用いられる。

【００２６】圧縮伸張ブロック１１１は、画像データの
圧縮、伸張を行う機能ブロックである。第１ＤＭＡＣ１
１２は、ＲＡＭ１０２内部に格納されている画像データ
を取り出し、圧縮伸張回路１１３へ転送する。圧縮伸張
回路１１３で圧縮または伸張し終わった画像データは、
第１ＤＭＡＣ１１２によって再び、ＲＡＭ１０２へ格納
される。

【００２７】解像度変換ブロック１１４は、画像データ
の解像度を変換する機能ブロックである。第２ＤＭＡＣ
１１５は、ＲＡＭ１０２内部に格納されている画像デー
タを取り出し、解像度変換回路１１６へ転送する。解像
度変換回路１１６で、解像度を変換し終わった画像デー
タは、第２ＤＭＡＣ１１５によって再び、ＲＡＭ１０２
へ格納される。

【００２８】ネットワークＩ／Ｆ１１７は、例えばEthe
rnetのプロトコルに対応し、ネットワーク上に接続され
ているホストコンピュータ１１８からのパケットデータ
を受信し、ホストコンピュータ１１８が送信してきたデ
ータを取り出して、やはり内蔵されているＤＭＡＣを使
用して、貯えたデータをＲＡＭ１０２へ転送するための
ものである。一時貯えられたデータは、ＣＰＵ２０１か
ら直接読みだすことも、他のＩ／Ｏブロックから読み出
すことも可能である。またＣＰＵ１０１からの書き込み
動作に応答して、ネットワーク上の任意のホストコンピ
ュータ１１８にパケットデータを送信することも可能で
ある。

【００２９】変換回路１２１は、データバス上のデータ
の割付を変換する。第１ＤＭＡＣ１１２と、第２ＤＭＡ
Ｃ１１５と、ＩＤＥ−Ｉ／Ｆ１０９と、スキャナＩ／Ｆ
１０７と、プリンタＩ／Ｆ１０５とから書き込まれたデ
ータに対して、データの割付を変換する。変換されたデ
ータは、予め設定されたアドレスに対して書き込まれ
る。また、第１ＤＭＡＣ１１２と、第２ＤＭＡＣ１１５
と、ＩＤＥ−Ｉ／Ｆ１０９と、スキャナＩ／Ｆ１０７
と、プリンタＩ／Ｆ１０５とからデータが読み出された
場合には、予め設定されたアドレスからデータを読み出
し、データの割付を変換した上で、第１ＤＭＡＣ１１
２、第２ＤＭＡＣ１１５、ＩＤＥ−Ｉ／Ｆ１０９、スキ
ャナＩ／Ｆ１０７、またはプリンタＩ／Ｆ１０５に返す
ことが可能である。

【００３０】図２は、本発明にかかるデータ転送方法の
一例を示したフローチャートである。ＣＰＵ１０１がLi
ttle Endianであり、内部バス１２０に接続された圧縮
伸張回路ブロック１１１もLittle EndianのＣＰＵ用に
設計されたものであると仮定する。この場合、ＣＰＵ１
０１がＲＡＭ１０２に書き込んだデータを圧縮伸張回路
ブロック１１１が読み出したり、逆に圧縮伸張回路ブロ
ック１１１がＲＡＭ１０２に書き込んだデータをＣＰＵ
１０１が読み出したとしても、図１のＣＰＵバス１１９
および内部バス１２０は、Little Endianであり、デー
タ配列の変換を行う必要がない。従って、圧縮伸張回路
ブロック１１１の第１ＤＭＡＣ１１２を使用して、ＲＡ
Ｍ１０２からデータを読み出す場合には、ＣＰＵ１０１
は、第１ＤＭＡＣ１１２に対して、圧縮伸張回路ブロッ
ク１１１で圧縮伸張処理を行う元の画像データが格納さ
れており、ブリッジ回路１０４を介してアクセスできる
ＲＡＭ１０２のアドレス設定を行う（Ｓ２０１）。次に
圧縮伸張回路ブロック１１１で圧縮伸張処理を施した画
像データを、再びＲＡＭ１０２に格納するための、ブリ
ッジ回路１０４を介してアクセス可能なアドレスを設定
する（Ｓ２０２）。

【００３１】次に、ＣＰＵ１０１は、圧縮伸張ブロック
１１１の第１ＤＭＡＣ１１２に転送するデータの長さを
設定し（Ｓ２０３）、第１ＤＭＡＣ１１２にＤＭＡ開始
の起動をかける（Ｓ２０４）。起動がかけられた第１Ｄ
ＭＡＣ１１２は、ブリッジ回路１０４を介して、データ
をＲＡＭ１０２へ書き込み、またはＲＡＭ１０２からデ
ータを読み出す。この動作をＣＰＵ１０１が予め第１Ｄ
ＭＡＣ１１２に指定した転送長分だけ転送し、転送が終
了した時点で、第１ＤＭＡＣ１１２は、ＣＰＵ１０１に
対して割り込みを出力する（Ｓ２０５）。第１ＤＭＡＣ
１１２からの割り込みを受信したＣＰＵ１０１は、デー
タ転送の動作を終了する。データ転送の方向に関して、
ＣＰＵ１０１が圧縮伸張ブロック１１１の第１ＤＭＡＣ
１１２に予め設定しておくことにより制御される。

【００３２】図３は、内部バス上のアドレス割付の一例
を示す図である。ＲＡＭ１０２のメモリ容量が２５６Ｂ
ｙｔｅであり、内部バス１２０でのアドレスバスが３２
ｂｉｔである場合ついて説明する。４Ｇｂｙｔｅのアド
レス空間のうち、００００＿００００ｈから０ＦＦＦ＿
ＦＦＦＦｈの空間が、内部バス１２０からＲＡＭ１０２
へデータ書き込み、またはＲＡＭ１０２からデータを読
み出しするために割り当てられたアドレス空間とする。
ＣＰＵ１０１は、０００＿００００ｈから０ＦＦＦ＿Ｆ
ＦＦＦｈまでの値を、圧縮伸張回路ブロック１１１の第
１ＤＭＡＣ１１２に設定する。

【００３３】ＣＰＵがLittle Endianであり、内部バス
１２０に接続された解像度変換回路ブロック１１４がBi
g EndianのＣＰＵ用に設計されたものであると仮定す
る。解像度変換ブロック１１４内部の第２ＤＭＡＣ１１
５を使用して、解像度変換回路１１６に１次記憶されて
いる解像度変換を行ったデータを、ＲＡＭ１０２へ転送
する場合について説明する。この場合には、変換回路１
２１を使用してデータ配列の変換を行う。本実施例にお
いては、データ配列の変換の考え方は、一例として、ア
クセスの種類により変換方法を変えることとした。

【００３４】図４は、バイト・アクセス時におけるデー
タ配列の変換を説明するための概略図である。変換回路
１２１において、Byte Laneを逆に変換することによ
り、データ配列の変換を行う。例えば、Big Endian系の
第２ＤＭＡＣ１１５が、ＲＡＭ１０２の０番地にＡＡｈ
を書き込んだ場合、Byte Laneが変換されて、Little En
dian系の０番地にＡＡｈが書き込まれることになる。

【００３５】図５は、ハーフワード・アクセス時におけ
るデータ配列の変換を説明するための概略図である。ハ
ーフワード・アクセス（１６ｂｉｔアクセス）が発生し
た場合は、変換回路１２１において、１６ｂｉｔ単位で
データ配列を変換する。例えば、Big Endian系の第２Ｄ
ＭＡＣ１１５が、ＲＡＭ１０２の０番地にＡＡＢＢｈを
書き込んだ場合、データ配列が変換されて、Little End
ian系の０番地にＡＡＢＢｈが書き込まれ、ソフトウェ
アからみて整合がとれていることになる。

【００３６】図６は、ワード・アクセス時におけるデー
タ配列の変換を説明するための概略図である。ワード・
アクセス（３２ｂｉｔアクセス）が発生した場合は、デ
ータ配列の変換動作は行わず、そのままデータを出力す
る。例えば、Big Endian系の第２ＤＭＡＣ・１１５が、
ＲＡＭ１０２の０番地にＡＡＢＢＣＣＤＤｈを書き込ん
だ場合、Little Endian系のやはり０番地にＡＡＢＢＣ
ＣＤＤｈが書き込まれることになり、ソフトウェアから
みて整合がとれていることになる。

【００３７】［第２の実施例］図７は、オフセット・ア
ドレスを使用した、本発明にかかるデータ転送方法の一
例を示したフローチャートである。解像度変換ブロック
１１４からＲＡＭ１０２にデータを転送する場合につい
て説明する。ＣＰＵ１０１は、変換回路１２１に対して
オフセット・アドレスを設定し（Ｓ７０１）、第２ＤＭ
ＡＣ１１５に対してデータを転送する先のアドレスを指
定する（Ｓ７０２）。このとき、第２ＤＭＡＣ１１５
は、変換回路１２１へデータを転送するように設定が行
われる。ＣＰＵ１０１は、第２ＤＭＡＣ１１５に対し
て、データの長さを設定した後（Ｓ７０３）、第２ＤＭ
ＡＣ１１５にＤＭＡ開始の起動をかける（Ｓ７０４）。
起動がかけられた第２ＤＭＡＣ１１５は、解像度変換回
路１１６からデータを引き抜き、ＣＰＵ１０１に指定さ
れた通りに変換回路１２１に対してデータを転送する。
この動作をＣＰＵ１０１が予め第２ＤＭＡＣ１１５に指
定した転送長分だけ転送し、転送が終了した時点で、第
２ＤＭＡＣ１１５は、ＣＰＵ１０１に対して割り込みを
出力する（Ｓ７０５）。割り込み信号を受信したＣＰＵ
１０１は、データ転送動作を終了する。

【００３８】図８は、本発明にかかる変換回路の一例を
示したブロック図である。変換回路１２１に割り当てら
れたアドレスを記憶するアドレスラッチ部８０２と、オ
フセット・アドレスを記憶するオフセットアドレスレジ
スタ８０３と、アドレスラッチ部８０２とオフセットア
ドレスレジスタ８０３の出力からアドレスを生成するア
ドレス生成ブロック８０４とが内部バス１２０に接続さ
れている。また、データ配列を変換するデータ転換部８
０５と、変換されたデータを一時的に保持するＦＩＦＯ
８０１とがデータバスに接続されている。

【００３９】このような構成により、ＣＰＵ１０１から
オフセット・アドレスを設定された変換回路１２１は、
オフセットアドレスレジスタ８０３にその値を記憶す
る。変換回路１２１が第２ＤＭＡＣ１１５などの他のデ
バイスから、データを転送された場合に、変換回路１２
１に割り当てられた内部バス１２０におけるアドレス３
２ｂｉｔをアドレスラッチ部８０２に一時的に記憶す
る。アドレス生成ブロック８０４は、アドレスラッチ部
８０２に記憶されたアドレスの下位２８ｂｉｔと、オフ
セットアドレスレジスタ８０３に記憶されたオフセット
・アドレス４ｂｉｔを、アドレスの上位４ｂｉｔとして
連結し、３２ｂｉｔのアドレスを生成する。

【００４０】例えば、図３に示した内部バス１２０上の
アドレス割付で、変換回路１２１が、２０００＿０００
０ｈから２ＦＦＦ＿ＦＦＦＦｈに割り当てられていたと
する。ＣＰＵ１０１が、オフセットアドレスレジスタ８
０３に０ｈを書き込んでおいた場合に、第２ＤＭＡＣ１
１５が２０００＿００００ｈへデータの書き込みを行う
と、変換回路１２１のアドレス生成ブロック８０４は、
００００＿００００ｈを生成する。このようにして、変
換回路１２１は、ＲＡＭ１０２の先頭アドレスへデータ
を転送することができる。

【００４１】変換回路１２１は、第２ＤＭＡＣ１１５か
ら転送されたデータを、データ変換部８０５にてデータ
配列を変換し、変換されたデータをＦＩＦＯ８０１に一
時的に保持する。データ変換部８０５では、図４、図
５、図６に示したデータ配列の変換を行い、ＦＩＦＯ８
０１へデータを送出する。第２ＤＭＡＣ１１５からのデ
ータ転送が終了すると、変換回路１２１は、内部バス１
２０のバスマスタとして動作を開始する。変換回路１２
１は、アドレス生成ブロック８０４で生成されたアドレ
スを内部バス１２０のアドレスバスに出力し、データバ
スにはＦＩＦＯ８０１に保持されたデータを送出する。
上述したように、アドレスは、ブリッジ回路１０４を介
して割り当てられたＲＡＭ１０２のアドレス空間を示し
ており、ＲＡＭ１０２へ第２ＤＭＡＣ１１５から転送さ
れたデータを、転送することができる。

【００４２】以上説明したように、Big Endian系で設計
された回路と、Little Endian系で設計された回路が混
在したシステムであっても、ＣＰＵと画像処理などを行
う回路回路が同じデータ配列である場合はそのままデー
タ転送を行い、ＣＰＵと画像処理などを行う回路回路が
異なるデータ配列である場合は、変換回路１２１をバス
上に挿入することにより、ハードウェアでデータ配列の
変換を行い、ソフトウェアからみてデータ配列の整合を
はかることが可能である。

【００４３】［第３の実施例］図９は、本発明にかかる
ＤＭＡ機能を搭載した変換回路の一例を示したブロック
図である。変換回路１２１内部にＤＭＡ機能を搭載する
ことにより、変換回路１２１のみが内部バス１２０上の
バスマスタとなってデータを転送することができる。変
換回路内部の各機能を制御する制御部９０１が、データ
の転送元のアドレスを保持する第１アドレス生成部９０
２とデータの転送先のアドレスを保持する第２アドレス
生成部９０３に接続されている。第１アドレス生成部９
０２と第２アドレス生成部９０３からのアドレスを選択
するマルチプレクサ９０４が、内部バス１２０に接続さ
れ、データ配列を変換するデータ転換部９０７と、変換
されたデータを一時的に保持するＦＩＦＯ９０６とがデ
ータバスに接続されている。また、データの転送長を保
持する転送長カウンタ９０５が、制御部９０１に接続さ
れている。

【００４４】このような構成により、第１アドレス生成
部９０２は、予めＣＰＵ１０１から設定されたデータの
転送元のアドレスを保持し、転送が行われるたびにアド
レスをインクリメントして、次のデータ転送元のアドレ
スを生成する。アドレス生成部２（９０３）は、予めＣ
ＰＵ１０１から設定されたデータの転送先のアドレスを
保持し、転送が行われるたびにアドレスをインクリメン
トして、次のデータ転送先のアドレスを生成する。マル
チプレクサ９０４は、制御部９０１によって制御され、
データを転送元から読み出す場合には、第１アドレス生
成部９０２で生成されたアドレスを内部バス１２０へ出
力する。読み出したデータを転送先に書き込む場合に
は、マルチプレクサ９０４は、第２アドレス生成部９０
３で生成されたアドレスを内部バス１２０へ出力する。

【００４５】転送長カウンタ９０５は、予めＣＰＵ１０
１から設定されたデータの転送長を保持し、データ転送
が行われるたびに設定された値をデクリメントし、カウ
ント値が０になった時点で制御部９０１へ通知を行う。
この転送長カウンタ９０５からの通知をうけて、制御部
９０１はＣＰＵ１０１に対して割り込み信号を出力し、
データの転送が終了したことを通知する。

【００４６】データ変換部９０７は、データ転送元から
読み込んだデータ配列を変換するものであり、図４、図
５、図６に示したデータ配列の変換を行い、ＦＩＦＯ９
０６へデータを送出する。ＦＩＦＯ９０６は、データの
転送元から読み込んだデータを保持し、次にデータの転
送先へ保持したデータを出力するものである。また、制
御部９０１からの設定により、データ配列の変換を行わ
ないようにすることも可能である。

【００４７】図１０は、ＤＭＡ機能を使用した、本発明
にかかるデータ転送方法の一例を示したフローチャート
である。解像度変換ブロック１１４の解像度変換回路１
１６から、ＲＡＭ１０２へデータを転送する場合につい
て説明する。ＣＰＵ１０１は、変換回路１２１の第１ア
ドレス生成部９０２に、転送元のアドレスを設定し（Ｓ
１００１）、第２アドレス生成部９０３にデータの転送
先のアドレスを設定する（Ｓ１００２）。次に、ＣＰＵ
１０１は、転送長カウンタ９０７に転送を行うデータの
長さを設定（Ｓ１００３）し、制御部９０１にデータ転
送開始の起動をかける（Ｓ１００４）。起動がかけられ
た制御部９０１は、マルチプレクサ９０４を制御して、
第１アドレス生成部９０２で生成されたデータの転送元
のアドレスを内部バス１２０上へ出力し、データ転送元
からデータを受信する。この動作を第１アドレス生成部
９０２および第２アドレス生成部９０３で生成されるア
ドレスをインクリメントしながら、予めＣＰＵ１０１が
設定した転送長分繰り返す。ＣＰＵ１０１は、転送が終
了したとこを示す割り込み信号が出力されるまで待機し
（Ｓ１００５）、制御部９０１が転送終了割り込みを出
力した時点でデータ転送動作を終了する。

【００４８】例えば、図３に示した内部バス１２０上の
アドレス割付で、解像度変換回路１１６が割り当てられ
ている３０００＿００００ｈからデータを読み込むこと
により、解像度変換回路１１６から解像度変換されたデ
ータを読み出す。この読み出されたデータは、データ転
換部によりデータ配列が変換され、ＦＩＦＯ９０６内部
に蓄えられる。制御部９０１は、マルチプレクサ９０４
を制御して、アドレス生成部２・９０３によって生成さ
れたデータ転送先のアドレスを、内部バス１２０上へ出
力し、ＦＩＦＯ９０６に蓄えられたデータ配列が変換さ
れたデータを内部バス１２０上へ出力する。このとき、
内部バス上へ出力されたアドレスは、ＲＡＭ１０２のア
ドレス空間を示す００００＿００００ｈから０ＦＦＦ＿
ＦＦＦＦｈまでの値であり、これによりデータ配列が変
換されたデータがブリッジ回路１０４を介してＲＡＭ１
０２へ書き込まれる。

【００４９】以上説明したように、Big EndianのＣＰＵ
用に設計された信号処理回路と、Little EndianのＣＰ
Ｕ用に設計された信号処理回路とが、画像処理装置のバ
スにそれぞれ接続されたとしても、変換回路１２１のＤ
ＭＡ機能を使用してデータの転送を行い、データ転送の
途中でデータ配列を変換することにより、ハードウェア
でデータ配列の変換を行い、ソフトウェアからみてデー
タ配列の整合をはかることが可能である。

【００５０】なお、本発明は、複数の機器（例えばホス
トコンピュータ、インターフェース機器、リーダ、プリ
ンタなど）から構成されるシステムに適用しても、一つ
の機器からなる装置（例えば、複写機、ファクシミリ装
置など）に適用してもよい。

【００５１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記録媒体と、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記録媒体に格納されたプログラムコードを
読み出し実行することによっても、達成されることは言
うまでもない。この場合、記録媒体から読み出されたプ
ログラムコード自体が本発明の新規な機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。プログラムコードを供給
するための記憶媒体としては、例えば、フロッピー（登
録商標）ディスク、ハードディスク、光ディスク、光磁
気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不
揮発性のメモリカード、ＲＯＭなどを用いることができ
る。

【００５２】また、コンピュータが読み出したプログラ
ムコードを実行することにより、前述した実施形態の機
能が実現されるだけでなく、そのプログラムコードの指
示に基づき、コンピュータ上で稼動しているＯＳなどが
実際の処理の一部または全部を行い、その処理によって
前述した実施形態の機能が実現される場合も含まれるこ
とは言うまでもない。

【００５３】さらに、記録媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された拡張機能ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードに指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵなどが実際の処理の一部または全部を行
い、その処理によって前述した実施形態の機能が実現さ
れる場合も含まれることは言うまでもない。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
データの並びを変換しかつハードウェアで自動的に転送
先のアドレスに変換したデータを書き込める変換回路を
設けることにより、Big EndianやLittle Endianといっ
た、アドレスの割り振りが異なるそれぞれのＣＰＵ用に
設計されたデバイスを混在させた場合であっても、ソフ
トウェアからみて整合をとりつつ、ソフトウェアでデー
タの並びを変換するよりも高速にデータ転送が行うこと
が可能となる。

【図面の簡単な説明】

【図１】本発明にかかる画像処理装置の全体構成の一例
を示すブロック図である。

【図２】本発明にかかるデータ転送方法の一例を示した
フローチャートである。

【図３】内部バス上のアドレス割付の一例を示す図であ
る。

【図４】バイト・アクセス時におけるデータ配列の変換
を説明するための概略図である。

【図５】ハーフワード・アクセス時におけるデータ配列
の変換を説明するための概略図である。

【図６】ワード・アクセス時におけるデータ配列の変換
を説明するための概略図である。

【図７】オフセット・アドレスを使用した、本発明にか
かるデータ転送方法の一例を示したフローチャートであ
る。

【図８】本発明にかかる変換回路の一例を示したブロッ
ク図である。

【図９】本発明にかかるＤＭＡ機能を搭載した変換回路
の一例を示したブロック図である。

【図１０】ＤＭＡ機能を使用した、本発明にかかるデー
タ転送方法の一例を示したフローチャートである。

【符号の説明】

１０１ＣＰＵ１０２ＲＡＭ１０３ＲＯＭ１０４ブリッジ回路１０５プリンタＩ／Ｆ１０６プリンタ１０７スキャナＩ／Ｆ１０８スキャナ１０９ＩＤＥ−Ｉ／Ｆ１１０ＨＤＤ１１１圧縮伸張ブロック１１２ＤＭＡＣ１１１３圧縮伸張回路１１４解像度変換ブロック１１５第２ＤＭＡＣ１１６解像度変換回路１１９ＣＰＵバス１２０内部バス１２１変換回路８０１，９０６ＦＩＦＯ８０２アドレスラッチ部８０３オフセットアドレスレジスタ８０４アドレス生成ブロック８０５，９０７データ転換部９０１制御部９０２アドレス生成部１９０３アドレス生成部２９０４マルチプレクサ９０５転送長カウンタ

Claims

【特許請求の範囲】

【請求項１】画像処理を行う複数の信号処理手段が接
続されたバスを介してデータを転送するためのデータ処
理方法において、前記信号処理手段からのデータを前記
第１バスから受信するステップと、前記データの配列を
変換する変換ステップと、該変換ステップで変換された
データを前記バスへ送信するステップとを備えることを
特徴とするデータ処理方法。
【請求項２】予め設定されたオフセット・アドレスか
ら転送アドレスを生成するステップと、前記転送アドレ
スに基づいて前記データを転送するステップとを備える
ことを特徴とする請求項１に記載のデータ処理方法。
【請求項３】転送元アドレスと転送先アドレスとを設
定するステップと、前記転送元アドレスから前記転送先
アドレスへ予め設定された転送長の前記データを転送す
るステップとを備えることを特徴とする請求項１に記載
のデータ処理方法。
【請求項４】前記データのデータ配列を変換するか否
かを制御するステップを備えることを特徴とする請求項
１、２または３のいずれかに記載のデータ処理方法。
【請求項５】画像処理を行う複数の信号処理手段が接
続された第１バスを備えた画像処理装置において、前記
第１バスに接続された前記信号処理手段がデータの送受
信を行う際に、前記第１バス上の前記データの配列を変
換する変換手段を備えたことを特徴とする画像処理装
置。
【請求項６】前記信号処理手段を制御する制御部と、
該制御部が接続された第２バスと、前記第１バスと前記
第２バスとを接続し相互に前記データを転送するための
相互接続手段とを備えたことを特徴とする請求項５に記
載の画像処理装置。
【請求項７】前記変換手段は、前記変換手段に割り当
てられたアドレスと、予め設定されたオフセット・アド
レスとから転送アドレスを生成するアドレス生成手段を
備え、前記信号処理手段は、前記転送アドレスに基づいて前記
データを転送することを特徴とする請求項５または６に
記載の画像処理装置。
【請求項８】前記変換手段は、転送元アドレスを設定
する手段と、転送先アドレスを設定する手段とを備え、前記信号処理手段は、前記転送元アドレスから前記転送
先アドレスへ、予め設定された転送長の前記データを転
送することを特徴とする請求項５または６に記載の画像
処理装置。
【請求項９】前記変換手段は、前記データのデータ配
列を変換するか否かを制御する手段を備えたことを特徴
とする請求項５ないし８のいずれか１項に記載の画像処
理装置。
【請求項１０】画像処理を行う複数の信号処理手段が
接続されたバスを介してデータを転送する画像処理装置
を制御するプログラムを記録した記録媒体であって、前
記信号処理手段からのデータを前記第１バスから受信す
るステップと、前記データの配列を変換する変換ステッ
プと、該変換ステップで変換されたデータを前記バスへ
送信するステップとをコンピュータに実行させるための
プログラムを記録したコンピュータ読み取り可能な記録
媒体。