JPH06266655A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH06266655A JPH06266655A JP5734293A JP5734293A JPH06266655A JP H06266655 A JPH06266655 A JP H06266655A JP 5734293 A JP5734293 A JP 5734293A JP 5734293 A JP5734293 A JP 5734293A JP H06266655 A JPH06266655 A JP H06266655A
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Abstract
(57)【要約】
【目的】 データ転送制御方式に関し、プロセッサおよ
びバスに関する固有情報を全く意識することなくデータ
転送を伴うプログラムを作成可能とするとともに、デー
タ転送によってメモリの使用効率が低下しないようにす
る。 【構成】 バウンダリの異なる複数のプロセッサが接続
されたバス間でデータ転送を行う場合、データ転送制御
部とデータバッファとをバス間に設けて、データ転送制
御部にはあらかじめプロセッサおよびバスに関する固有
情報を設定しておく。そして、データ転送制御部によ
り、データバッファを介してバス間を転送される転送デ
ータの調整および変換を行う。以上により、プロセッサ
およびバスに関する固有情報を意識せずにデータ転送を
伴うプログラムを作成でき、当該プログラムの融通性を
高められる。また、データ転送がバイト単位で行われる
ため、無効データが発生せずメモリの使用効率を高めら
れる。
びバスに関する固有情報を全く意識することなくデータ
転送を伴うプログラムを作成可能とするとともに、デー
タ転送によってメモリの使用効率が低下しないようにす
る。 【構成】 バウンダリの異なる複数のプロセッサが接続
されたバス間でデータ転送を行う場合、データ転送制御
部とデータバッファとをバス間に設けて、データ転送制
御部にはあらかじめプロセッサおよびバスに関する固有
情報を設定しておく。そして、データ転送制御部によ
り、データバッファを介してバス間を転送される転送デ
ータの調整および変換を行う。以上により、プロセッサ
およびバスに関する固有情報を意識せずにデータ転送を
伴うプログラムを作成でき、当該プログラムの融通性を
高められる。また、データ転送がバイト単位で行われる
ため、無効データが発生せずメモリの使用効率を高めら
れる。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送制御方式に係
り、特に互いにバウンダリの異なるプロセッサに接続さ
れている２つのバス間におけるデータ転送制御方式に関
する。
り、特に互いにバウンダリの異なるプロセッサに接続さ
れている２つのバス間におけるデータ転送制御方式に関
する。
【０００２】
【従来の技術】図９は従来のデータ転送制御方式の一例
を示すブロック図であり、１はバスＸに接続された入出
力部（Ｉ／Ｏ）、２はバスＹに接続されたメモリ、３は
データを一時的に保持するデータバッファ、４はバス
Ｘ，Ｙ間のデータ転送を制御するＤＭＡ制御部である。
同図中において、入出力部１からメモリ２に対してデー
タ転送しようとしたとき、入出力部１およびバスＸにお
けるバウンダリ（一時に入出力されるデータ長）とメモ
リ２およびバスＹにおけるバウンダリとが異なっていた
場合（例えば、バスＸ側が１６ビット＝２バイト，バス
Ｙ側が３２ビット＝４バイトなど）には、入出力部１か
ら転送されるデータをデータバッファ３に一旦保持させ
た後、メモリ２のバウンダリ毎にバスＹ側に一括的にＤ
ＭＡ転送してメモリ２に書き込むことによって、バスＹ
の使用回数を低減させて高速なＤＭＡ転送を実現してい
た。
を示すブロック図であり、１はバスＸに接続された入出
力部（Ｉ／Ｏ）、２はバスＹに接続されたメモリ、３は
データを一時的に保持するデータバッファ、４はバス
Ｘ，Ｙ間のデータ転送を制御するＤＭＡ制御部である。
同図中において、入出力部１からメモリ２に対してデー
タ転送しようとしたとき、入出力部１およびバスＸにお
けるバウンダリ（一時に入出力されるデータ長）とメモ
リ２およびバスＹにおけるバウンダリとが異なっていた
場合（例えば、バスＸ側が１６ビット＝２バイト，バス
Ｙ側が３２ビット＝４バイトなど）には、入出力部１か
ら転送されるデータをデータバッファ３に一旦保持させ
た後、メモリ２のバウンダリ毎にバスＹ側に一括的にＤ
ＭＡ転送してメモリ２に書き込むことによって、バスＹ
の使用回数を低減させて高速なＤＭＡ転送を実現してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ転送制御方式においては、転送元および転送
先の先頭アドレスを必ずバウンダリに合わせて指定する
必要があり、データ転送を伴うプログラムを常に上記バ
ウンダリを意識して作成しなければならなかったため、
プログラムの融通性が悪くなるという問題点があった。
また、データ転送はバウンダリ単位に行われる（例え
ば、バウンダリ＝４バイトの場合には必ず４バイト毎に
転送される）ため、データ長が上記バウンダリの整数倍
でないデータ（例えば、バウンダリ＝４バイトのメモリ
２に対してデータ長＝１３バイトのデータ）の転送頻度
が多いときなどには、メモリ中に無効データが多数含ま
れることになるため、メモリの使用効率が低下するとい
う問題点があった。
来のデータ転送制御方式においては、転送元および転送
先の先頭アドレスを必ずバウンダリに合わせて指定する
必要があり、データ転送を伴うプログラムを常に上記バ
ウンダリを意識して作成しなければならなかったため、
プログラムの融通性が悪くなるという問題点があった。
また、データ転送はバウンダリ単位に行われる（例え
ば、バウンダリ＝４バイトの場合には必ず４バイト毎に
転送される）ため、データ長が上記バウンダリの整数倍
でないデータ（例えば、バウンダリ＝４バイトのメモリ
２に対してデータ長＝１３バイトのデータ）の転送頻度
が多いときなどには、メモリ中に無効データが多数含ま
れることになるため、メモリの使用効率が低下するとい
う問題点があった。
【０００４】さらにまた、転送元および転送先のアドレ
シング方式が異なる（例えば、入出力部１側がリトルエ
ンディアン方式のプロセッサで制御され、メモリ２側が
ビッグエンディアン方式のプロセッサで制御されてい
る）場合には、アドレシング方式を意識してデータバッ
ファ３に転送デ−タを保持することが困難となるため、
さらにデータ転送を伴うプログラムの融通性が低下して
しまうという問題点があった。
シング方式が異なる（例えば、入出力部１側がリトルエ
ンディアン方式のプロセッサで制御され、メモリ２側が
ビッグエンディアン方式のプロセッサで制御されてい
る）場合には、アドレシング方式を意識してデータバッ
ファ３に転送デ−タを保持することが困難となるため、
さらにデータ転送を伴うプログラムの融通性が低下して
しまうという問題点があった。
【０００５】したがって本発明の目的は、上記の問題点
を解決して、バス幅やアドレシング方式が異なるメモリ
およびＩ／Ｏ間のバウンダリやアドレシング方式を全く
意識することなくデータ転送を伴うプログラムを作成で
きるとともに、データ転送によってメモリの使用効率が
低下しないデータ転送制御方式を提供することにある。
を解決して、バス幅やアドレシング方式が異なるメモリ
およびＩ／Ｏ間のバウンダリやアドレシング方式を全く
意識することなくデータ転送を伴うプログラムを作成で
きるとともに、データ転送によってメモリの使用効率が
低下しないデータ転送制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の請求項１は、互いにバウンダリの異なる複
数のプロセッサにそれぞれ対応するバス幅を有する複数
のバス間でデータ転送を行うデータ転送制御方式におい
て、データ転送制御部とデータバッファとを、前記複数
のバス間に具備する構成とし、前記複数のプロセッサの
各々の前記バウンダリおよびアドレシング方式と、前記
複数のバスの各々の前記バス幅とを、あらかじめ前記デ
ータ転送制御部に設定し、前記データ転送制御部によ
り、前記データバッファを介して前記複数のバス間で転
送される転送データの前記バウンダリおよび前記アドレ
シング方式の調整および変換を行うものである。
め、本発明の請求項１は、互いにバウンダリの異なる複
数のプロセッサにそれぞれ対応するバス幅を有する複数
のバス間でデータ転送を行うデータ転送制御方式におい
て、データ転送制御部とデータバッファとを、前記複数
のバス間に具備する構成とし、前記複数のプロセッサの
各々の前記バウンダリおよびアドレシング方式と、前記
複数のバスの各々の前記バス幅とを、あらかじめ前記デ
ータ転送制御部に設定し、前記データ転送制御部によ
り、前記データバッファを介して前記複数のバス間で転
送される転送データの前記バウンダリおよび前記アドレ
シング方式の調整および変換を行うものである。
【０００７】さらにまた、本発明の請求項２は、前記デ
ータバッファが、転送元バスのバス幅に対応する格納領
域を有する入力バッファと、転送先バスのバス幅に対応
する格納領域を有する出力バッファと、前記データ転送
制御部からのセレクタ制御信号に応じて前記入力バッフ
ァに格納された前記転送データの前記バウンダリおよび
前記アドレシング方式の調整および変換と前記出力バッ
ファへの格納を行うセレクタとを具備し、前記データ転
送制御部が、プログラムによって個別に指定される前記
転送データに関する情報に応じて前記セレクタ制御信号
の生成および出力を行うデコーダ部と、前記入力バッフ
ァおよび前記出力バッファに対して前記転送データの格
納のタイミングを指示するタイミング制御部と、前記転
送元バスおよび前記転送先バスに対して前記転送データ
の入出力を指示する転送要求制御部とを具備する構成と
したものである。
ータバッファが、転送元バスのバス幅に対応する格納領
域を有する入力バッファと、転送先バスのバス幅に対応
する格納領域を有する出力バッファと、前記データ転送
制御部からのセレクタ制御信号に応じて前記入力バッフ
ァに格納された前記転送データの前記バウンダリおよび
前記アドレシング方式の調整および変換と前記出力バッ
ファへの格納を行うセレクタとを具備し、前記データ転
送制御部が、プログラムによって個別に指定される前記
転送データに関する情報に応じて前記セレクタ制御信号
の生成および出力を行うデコーダ部と、前記入力バッフ
ァおよび前記出力バッファに対して前記転送データの格
納のタイミングを指示するタイミング制御部と、前記転
送元バスおよび前記転送先バスに対して前記転送データ
の入出力を指示する転送要求制御部とを具備する構成と
したものである。
【０００８】
【作用】上記構成に基づく作用を説明する。
【０００９】本発明では、複数のバス間に設けられたデ
ータ転送制御部に、各々のバスのバス幅とバスに接続さ
れたプロセッサのバウンダリおよびアドレシング方式を
あらかじめ設定し、データ転送制御部によって転送デー
タのバウンダリおよびアドレシング方式の調整および変
換を行うため、プロセッサ固有のバウンダリおよびアド
レシング方式に関わりなくデータ転送を伴うプログラム
を作成することが可能となり、プログラムの融通性を向
上させることができる。また、上記によって、いずれの
バス間におけるどちらの方向のデータ転送も、バウンダ
リ単位ではなくバイト単位で行われるため、無効データ
が発生せずメモリの使用効率を向上させることができ
る。
ータ転送制御部に、各々のバスのバス幅とバスに接続さ
れたプロセッサのバウンダリおよびアドレシング方式を
あらかじめ設定し、データ転送制御部によって転送デー
タのバウンダリおよびアドレシング方式の調整および変
換を行うため、プロセッサ固有のバウンダリおよびアド
レシング方式に関わりなくデータ転送を伴うプログラム
を作成することが可能となり、プログラムの融通性を向
上させることができる。また、上記によって、いずれの
バス間におけるどちらの方向のデータ転送も、バウンダ
リ単位ではなくバイト単位で行われるため、無効データ
が発生せずメモリの使用効率を向上させることができ
る。
【００１０】
【実施例】以下、本発明のデータ転送制御方式の一実施
例を図面を用いて詳細に説明する。 図１は、本発明の
データ転送制御方式の一実施例を示すブロック図であ
る。同図中、バスＸには、バス制御部１ａ，マイクロプ
ロセッサユニット（ＭＰＵ）１ｂ，メモリ１ｃ，入出力
部（Ｉ／Ｏ）１が接続されている。ＭＰＵ１ｂは、プロ
グラム，デ−タを格納するメモリ１ｃおよびデ−タの入
出力を行う入出力部１を制御し、デ−タ処理を行う。バ
ス制御部１ａは、ＭＰＵ１ｂ，メモリ１ｃ，入出力部１
のバスＸに対するバスインタフェ−スを制御する。ま
た、バスＹには、バス制御部２ａ，ＭＰＵ２ｂ，メモリ
２，入出力部２ｃが接続されている。ＭＰＵ２ｂは、プ
ログラム，デ−タを格納するメモリ２及びデ−タの入出
力を行う入出力部２ｃを制御し、デ−タ処理を行う。バ
ス制御部２ａは、ＭＰＵ２ｂ，メモリ２，入出力部２ｃ
のバスＹに対するバスインタフェ−スを制御する。デー
タバッファ３，ＤＭＡ制御部４，デ−タ転送制御部５に
よって構成される転送処理部６は、バスＸ−バスＹ相互
間（例えば、入出力部１−メモリ２相互間）におけるデ
ータ転送を制御する。そして例えば、ＭＰＵ１ｂはメイ
ンプロセッサとして、ＭＰＵ２ｂはサブプロセッサとし
て、それぞれ機能する。
例を図面を用いて詳細に説明する。 図１は、本発明の
データ転送制御方式の一実施例を示すブロック図であ
る。同図中、バスＸには、バス制御部１ａ，マイクロプ
ロセッサユニット（ＭＰＵ）１ｂ，メモリ１ｃ，入出力
部（Ｉ／Ｏ）１が接続されている。ＭＰＵ１ｂは、プロ
グラム，デ−タを格納するメモリ１ｃおよびデ−タの入
出力を行う入出力部１を制御し、デ−タ処理を行う。バ
ス制御部１ａは、ＭＰＵ１ｂ，メモリ１ｃ，入出力部１
のバスＸに対するバスインタフェ−スを制御する。ま
た、バスＹには、バス制御部２ａ，ＭＰＵ２ｂ，メモリ
２，入出力部２ｃが接続されている。ＭＰＵ２ｂは、プ
ログラム，デ−タを格納するメモリ２及びデ−タの入出
力を行う入出力部２ｃを制御し、デ−タ処理を行う。バ
ス制御部２ａは、ＭＰＵ２ｂ，メモリ２，入出力部２ｃ
のバスＹに対するバスインタフェ−スを制御する。デー
タバッファ３，ＤＭＡ制御部４，デ−タ転送制御部５に
よって構成される転送処理部６は、バスＸ−バスＹ相互
間（例えば、入出力部１−メモリ２相互間）におけるデ
ータ転送を制御する。そして例えば、ＭＰＵ１ｂはメイ
ンプロセッサとして、ＭＰＵ２ｂはサブプロセッサとし
て、それぞれ機能する。
【００１１】図１において、バスＸは１６ビット（２バ
イト）のバス幅を有しており、これにアドレシング方式
＝リトルエンディアン，バウンダリ＝２のＭＰＵ１ｂが
接続されている。すなわち、ＭＰＵ１ｂと入出力部１ま
たはメモリ１ｃとの間のデータの読み書きは一度に１６
ビット（２バイト）単位で行われ、その際に上下位バイ
トが入れ替わる。例えば、データ“0DＨ，0AＨ”は入出
力部１またはメモリ１ｃに書き込まれるときには“0A
Ｈ，0DＨ”となる。また、一度に読み書きされるアドレ
スは、必ず偶数→奇数アドレスの順に連続する。例え
ば、アドレス〔４，５〕に対する読み書きは一度のリー
ド／ライトでできるが、アドレス〔３，４〕に対する読
み書きはリード／ライトを２回行わなければならず、し
かも書き込みの場合にはアドレス〔２〕および〔５〕も
書き換えられてしまう。また、バスＹは３２ビット（４
バイト）のバス幅を有しており、これにアドレシング方
式＝ビッグエンディアン，バウンダリ＝４のＭＰＵ２ｂ
が接続されている。すなわち、ＭＰＵ２ｂとメモリ２ま
たは入出力部２ｃとの間のデータの読み書きは一度に３
２ビット（４バイト）単位で行われ、その際にバイトの
入れ替えは行われない。
イト）のバス幅を有しており、これにアドレシング方式
＝リトルエンディアン，バウンダリ＝２のＭＰＵ１ｂが
接続されている。すなわち、ＭＰＵ１ｂと入出力部１ま
たはメモリ１ｃとの間のデータの読み書きは一度に１６
ビット（２バイト）単位で行われ、その際に上下位バイ
トが入れ替わる。例えば、データ“0DＨ，0AＨ”は入出
力部１またはメモリ１ｃに書き込まれるときには“0A
Ｈ，0DＨ”となる。また、一度に読み書きされるアドレ
スは、必ず偶数→奇数アドレスの順に連続する。例え
ば、アドレス〔４，５〕に対する読み書きは一度のリー
ド／ライトでできるが、アドレス〔３，４〕に対する読
み書きはリード／ライトを２回行わなければならず、し
かも書き込みの場合にはアドレス〔２〕および〔５〕も
書き換えられてしまう。また、バスＹは３２ビット（４
バイト）のバス幅を有しており、これにアドレシング方
式＝ビッグエンディアン，バウンダリ＝４のＭＰＵ２ｂ
が接続されている。すなわち、ＭＰＵ２ｂとメモリ２ま
たは入出力部２ｃとの間のデータの読み書きは一度に３
２ビット（４バイト）単位で行われ、その際にバイトの
入れ替えは行われない。
【００１２】以下、本実施例においては、バスＸ側の入
出力部１内の転送元アドレス〔１〕〜〔７〕の７バイト
の格納領域に転送元データとして“ＡＢＣＤＥＦＧ”が
格納されており、これをバスＹ側のメモリ２内の転送先
アドレス〔２〕〜〔８〕に転送する場合を想定条件とし
て説明を行う。なお、図１中に示す矢印は転送処理部６
とバス制御部１ａ，２ａとの間でやりとりされる制御信
号であり、ＢＲＱＸ信号またはＢＲＱＹ信号は転送処理
部６からバス制御部１ａまたは２ａに対する転送要求信
号、ＡＣＫＸ信号またはＡＣＫＹ信号はバス制御部１ａ
または２ａから転送処理部６に対する転送確認信号、Ｒ
ＤＸ信号またはＲＤＹ信号は転送処理部６からバス制御
部１ａまたは２ａに対する転送データ出力指示信号、Ｗ
ＲＸ信号またはＷＲＹ信号は転送処理部６からバス制御
部１ａまたは２ａに対する転送データ入力指示信号であ
る。
出力部１内の転送元アドレス〔１〕〜〔７〕の７バイト
の格納領域に転送元データとして“ＡＢＣＤＥＦＧ”が
格納されており、これをバスＹ側のメモリ２内の転送先
アドレス〔２〕〜〔８〕に転送する場合を想定条件とし
て説明を行う。なお、図１中に示す矢印は転送処理部６
とバス制御部１ａ，２ａとの間でやりとりされる制御信
号であり、ＢＲＱＸ信号またはＢＲＱＹ信号は転送処理
部６からバス制御部１ａまたは２ａに対する転送要求信
号、ＡＣＫＸ信号またはＡＣＫＹ信号はバス制御部１ａ
または２ａから転送処理部６に対する転送確認信号、Ｒ
ＤＸ信号またはＲＤＹ信号は転送処理部６からバス制御
部１ａまたは２ａに対する転送データ出力指示信号、Ｗ
ＲＸ信号またはＷＲＹ信号は転送処理部６からバス制御
部１ａまたは２ａに対する転送データ入力指示信号であ
る。
【００１３】図２は、図１中のデータ転送制御部を詳細
に示すブロック図である。同図中、５１は制御レジスタ
であり、データ転送を伴うプログラムからの転送指示コ
マンドをデータ転送毎に保持する。５２ａ，５２ｂ，５
２ｃはそれぞれ転送元アドレスレジスタ，転送先アドレ
スレジスタ，転送バイトカウンタであり、上記想定条件
では初期値として“１”，“２”，“７”がそれぞれ設
定されて、１バイト転送される毎に前２者はインクリメ
ント（＋１）、後者はデクリメント（−１）される。５
３ａ，５３ｂ，５３ｃはそれぞれバウンダリ情報テーブ
ル，アドレシング方式情報テーブル，バス幅情報テーブ
ルであり、バスＸ，Ｙに関するバウンダリ，アドレシン
グ方式，バス幅の数値を常に保持する。５４，５５，５
６はそれぞれセレクタ制御信号（ＳＥＬＡ，ＳＥＬＢ）
を生成および出力するデコーダ部，入出力タイミング指
示信号（ＥＮＡ，ＥＮＢ，ＳＴＡ１，ＳＴＡ２，ＳＴＢ
１，ＳＴＢ２）を生成および出力するタイミング制御
部，バスＸ，Ｙとの間で転送要求信号（ＢＲＱＸ，ＢＲ
ＱＹ）および転送確認信号（ＡＣＫＸ，ＡＣＫＹ）の入
出力を行う転送要求制御部であり、これらについては後
述する。
に示すブロック図である。同図中、５１は制御レジスタ
であり、データ転送を伴うプログラムからの転送指示コ
マンドをデータ転送毎に保持する。５２ａ，５２ｂ，５
２ｃはそれぞれ転送元アドレスレジスタ，転送先アドレ
スレジスタ，転送バイトカウンタであり、上記想定条件
では初期値として“１”，“２”，“７”がそれぞれ設
定されて、１バイト転送される毎に前２者はインクリメ
ント（＋１）、後者はデクリメント（−１）される。５
３ａ，５３ｂ，５３ｃはそれぞれバウンダリ情報テーブ
ル，アドレシング方式情報テーブル，バス幅情報テーブ
ルであり、バスＸ，Ｙに関するバウンダリ，アドレシン
グ方式，バス幅の数値を常に保持する。５４，５５，５
６はそれぞれセレクタ制御信号（ＳＥＬＡ，ＳＥＬＢ）
を生成および出力するデコーダ部，入出力タイミング指
示信号（ＥＮＡ，ＥＮＢ，ＳＴＡ１，ＳＴＡ２，ＳＴＢ
１，ＳＴＢ２）を生成および出力するタイミング制御
部，バスＸ，Ｙとの間で転送要求信号（ＢＲＱＸ，ＢＲ
ＱＹ）および転送確認信号（ＡＣＫＸ，ＡＣＫＹ）の入
出力を行う転送要求制御部であり、これらについては後
述する。
【００１４】図３はデータ転送時における各転送制御信
号のタイミングチャートを示す図であり、図４〜図８は
データ転送中の各フェーズにおけるデータバッファの状
態を示す図である。図４〜図８において、３１ａはバス
Ｘのバス幅（＝２）に対応する２バイトの格納領域を有
する入力バッファ、３１ｂはバスＹのバス幅（＝４）に
対応する４バイトの格納領域を有する入力バッファであ
る。３２ａはバスＹのバス幅（＝４）に対応する４バイ
トの格納領域を有する出力バッファ、３２ｂはバスＸの
バス幅（＝２）に対応する２バイトの格納領域を有する
出力バッファである。３３ａまたは３３ｂは入力バッフ
ァ３１ａまたは３１ｂに格納された転送データのバウン
ダリおよびアドレシング方式の調整および変換と出力バ
ッファ３２ａまたは３２ｂへの格納を行うセレクタであ
る。３４ａまたは３４ｂは出力バッファ３２ａまたは３
２ｂからバスＹまたはバスＸに対するデータ出力をオン
・オフするゲートである。
号のタイミングチャートを示す図であり、図４〜図８は
データ転送中の各フェーズにおけるデータバッファの状
態を示す図である。図４〜図８において、３１ａはバス
Ｘのバス幅（＝２）に対応する２バイトの格納領域を有
する入力バッファ、３１ｂはバスＹのバス幅（＝４）に
対応する４バイトの格納領域を有する入力バッファであ
る。３２ａはバスＹのバス幅（＝４）に対応する４バイ
トの格納領域を有する出力バッファ、３２ｂはバスＸの
バス幅（＝２）に対応する２バイトの格納領域を有する
出力バッファである。３３ａまたは３３ｂは入力バッフ
ァ３１ａまたは３１ｂに格納された転送データのバウン
ダリおよびアドレシング方式の調整および変換と出力バ
ッファ３２ａまたは３２ｂへの格納を行うセレクタであ
る。３４ａまたは３４ｂは出力バッファ３２ａまたは３
２ｂからバスＹまたはバスＸに対するデータ出力をオン
・オフするゲートである。
【００１５】また、図３〜図８中、ＢＲＱＸ信号，ＡＣ
ＫＸ信号，ＲＤＸ信号，ＢＲＱＹ信号，ＡＣＫＹ信号，
ＷＲＹ信号の各制御信号については既述のため、その説
明を省略する。また、ＳＴＡ１信号またはＳＴＢ１信号
は、入力バッファ３１ａまたは３１ｂに対してバスＸま
たはバスＹからの転送データの入力を指示する転送元入
力タイミング指示信号であり、ＳＴＡ２信号またはＳＴ
Ｂ２信号は、出力バッファ３２ａまたは３２ｂに対して
バスＹまたはバスＸへの転送データの出力を指示する転
送先出力タイミング指示信号である。ＳＥＬＡ信号また
はＳＥＬＢ信号は、セレクタ３３ａまたは３３ｂに対し
て転送データのバウンダリおよびアドレシング方式の調
整および変換方法を指示するセレクタ制御信号であり、
ＥＮＡ信号またはＥＮＢ信号は、ゲート３４ａまたは３
４ｂのオン・オフ制御を行うイネーブル信号である。
ＫＸ信号，ＲＤＸ信号，ＢＲＱＹ信号，ＡＣＫＹ信号，
ＷＲＹ信号の各制御信号については既述のため、その説
明を省略する。また、ＳＴＡ１信号またはＳＴＢ１信号
は、入力バッファ３１ａまたは３１ｂに対してバスＸま
たはバスＹからの転送データの入力を指示する転送元入
力タイミング指示信号であり、ＳＴＡ２信号またはＳＴ
Ｂ２信号は、出力バッファ３２ａまたは３２ｂに対して
バスＹまたはバスＸへの転送データの出力を指示する転
送先出力タイミング指示信号である。ＳＥＬＡ信号また
はＳＥＬＢ信号は、セレクタ３３ａまたは３３ｂに対し
て転送データのバウンダリおよびアドレシング方式の調
整および変換方法を指示するセレクタ制御信号であり、
ＥＮＡ信号またはＥＮＢ信号は、ゲート３４ａまたは３
４ｂのオン・オフ制御を行うイネーブル信号である。
【００１６】以下、図２〜図８に基づいて、前述した想
定条件でのデータ転送における各制御信号およびデータ
バッファの状態を、各フェーズ毎に説明する。
定条件でのデータ転送における各制御信号およびデータ
バッファの状態を、各フェーズ毎に説明する。
【００１７】 フェーズ： “Ａ”の入力およびバッファリング 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔１〕から転送データ“Ａ”を
入力バッファ３１ａに入力した後、これを出力バッファ
３２ａ内のアドレス〔２〕に書き込む（図４参照）。
ンダリ＝２）のアドレス〔１〕から転送データ“Ａ”を
入力バッファ３１ａに入力した後、これを出力バッファ
３２ａ内のアドレス〔２〕に書き込む（図４参照）。
【００１８】サブフェーズ- Ｉ： バスＸ→“Ａ”→
入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔１〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔１〕からバウンダリ（＝
２）の終端アドレス（〔１〕）まで格納されているデー
タ（“Ａ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“Ａ”をアドレス〔１〕に格納する。デー
タ“Ａ”の入力バッファ３１ａへの書き込みが完了する
と、転送元アドレスレジスタ５２ａの値が転送バイト数
に応じてインクリメントされる（“１”→“２”）。
入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔１〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔１〕からバウンダリ（＝
２）の終端アドレス（〔１〕）まで格納されているデー
タ（“Ａ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“Ａ”をアドレス〔１〕に格納する。デー
タ“Ａ”の入力バッファ３１ａへの書き込みが完了する
と、転送元アドレスレジスタ５２ａの値が転送バイト数
に応じてインクリメントされる（“１”→“２”）。
【００１９】サブフェーズ- II： 入力バッファ→
“Ａ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス〔１〕と出力バッファ３２ａ
内のアドレス〔２〕が対応づけられる。そこで、データ
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス〔１〕に格納されたデータ“Ａ”
が、出力バッファ３２ａ内のアドレス〔２〕にコピーさ
れる。
“Ａ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス〔１〕と出力バッファ３２ａ
内のアドレス〔２〕が対応づけられる。そこで、データ
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス〔１〕に格納されたデータ“Ａ”
が、出力バッファ３２ａ内のアドレス〔２〕にコピーさ
れる。
【００２０】フェーズ： “ＢＣ”の入力，バッファ
リング，“ＡＢ”の出力 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔２，３〕から転送データ“Ｂ
Ｃ”を入力バッファ３１ａに入力した後、出力バッファ
３２ａ内のアドレス〔３〕に“Ｂ”を、アドレス
リング，“ＡＢ”の出力 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔２，３〕から転送データ“Ｂ
Ｃ”を入力バッファ３１ａに入力した後、出力バッファ
３２ａ内のアドレス〔３〕に“Ｂ”を、アドレス
〔０〕
に“Ｃ”を、それぞれ書き込む。この結果、出力バッフ
ァ３２ａ内の転送データのバウンダリが所望のバウンダ
リ（“−−ＡＢ”）となるので、“ＡＢ”をバスＹ上の
メモリ２（バス幅，バウンダリ＝４）内のアドレス
〔２，３〕に出力する（図５参照）。
に“Ｃ”を、それぞれ書き込む。この結果、出力バッフ
ァ３２ａ内の転送データのバウンダリが所望のバウンダ
リ（“−−ＡＢ”）となるので、“ＡＢ”をバスＹ上の
メモリ２（バス幅，バウンダリ＝４）内のアドレス
〔２，３〕に出力する（図５参照）。
【００２１】サブフェーズ- Ｉ： バスＸ→“ＢＣ”
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔２〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔２〕からバウンダリ（＝
２）の終端アドレス（〔３〕）まで格納されているデー
タ（“ＢＣ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＢＣ”を格納する。データ“ＢＣ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“２”→“４”）。
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔２〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔２〕からバウンダリ（＝
２）の終端アドレス（〔３〕）まで格納されているデー
タ（“ＢＣ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＢＣ”を格納する。データ“ＢＣ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“２”→“４”）。
【００２２】サブフェーズ- II： 入力バッファ→
“ＢＣ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
“ＢＣ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
〔０〕と出力バッファ３２ａ
内のアドレス〔３〕、入力バッファ３１ａ内のアドレス
〔１〕と出力バッファ３２ａ内のアドレス
内のアドレス〔３〕、入力バッファ３１ａ内のアドレス
〔１〕と出力バッファ３２ａ内のアドレス
〔０〕が、そ
れぞれ対応づけられる。そこで、データ転送制御部５内
のタイミング制御部５５が出力バッファ３２ａに対して
ＳＴＡ２信号を出力すると、入力バッファ３１ａ内のア
ドレス
れぞれ対応づけられる。そこで、データ転送制御部５内
のタイミング制御部５５が出力バッファ３２ａに対して
ＳＴＡ２信号を出力すると、入力バッファ３１ａ内のア
ドレス
〔０〕に格納されたデータ“Ｂ”が、出力バッフ
ァ３２ａ内のアドレス〔３〕に、入力バッファ３１ａ内
のアドレス〔１〕に格納されたデータ“Ｃ”が、出力バ
ッファ３２ａ内のアドレス
ァ３２ａ内のアドレス〔３〕に、入力バッファ３１ａ内
のアドレス〔１〕に格納されたデータ“Ｃ”が、出力バ
ッファ３２ａ内のアドレス
〔０〕に、それぞれコピーさ
れる。
れる。
【００２３】サブフェーズ-III： 出力バッファ→
“ＡＢ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“−−ＡＢ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔２〕）および残
り転送バイト数（現在の指定値は“７”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“７”がバ
ウンダリ（＝４）よりも大きいため、指示された転送先
アドレス〔２〕からバウンダリ（＝４）の終端アドレス
（〔３〕）までに対応する出力バッファ３２ａ内のアド
レス（〔２，３〕）からバスＹ上に出力されたＤＡＴＹ
信号（データ“ＡＢ”）を選択して、メモリ２内の上記
転送先アドレス（〔２，３〕）に格納する。データ“Ａ
Ｂ”のメモリ２への書き込みが完了すると、転送先アド
レスレジスタ５２ｂの値を転送バイト数に応じてインク
リメントする（“２”→“４”）とともに、転送バイト
カウンタ５２ｃの値を転送バイト数に応じてデクリメン
トする（“７”→“５”）。
“ＡＢ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“−−ＡＢ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔２〕）および残
り転送バイト数（現在の指定値は“７”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“７”がバ
ウンダリ（＝４）よりも大きいため、指示された転送先
アドレス〔２〕からバウンダリ（＝４）の終端アドレス
（〔３〕）までに対応する出力バッファ３２ａ内のアド
レス（〔２，３〕）からバスＹ上に出力されたＤＡＴＹ
信号（データ“ＡＢ”）を選択して、メモリ２内の上記
転送先アドレス（〔２，３〕）に格納する。データ“Ａ
Ｂ”のメモリ２への書き込みが完了すると、転送先アド
レスレジスタ５２ｂの値を転送バイト数に応じてインク
リメントする（“２”→“４”）とともに、転送バイト
カウンタ５２ｃの値を転送バイト数に応じてデクリメン
トする（“７”→“５”）。
【００２４】フェーズ： “ＤＥ”の入力およびバッ
ファリング 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔４，５〕から転送データ“Ｄ
Ｅ”を入力バッファ３１ａに入力した後、これを出力バ
ッファ３２ａ内のアドレス〔１，２〕に書き込む（図６
参照）。
ファリング 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔４，５〕から転送データ“Ｄ
Ｅ”を入力バッファ３１ａに入力した後、これを出力バ
ッファ３２ａ内のアドレス〔１，２〕に書き込む（図６
参照）。
【００２５】サブフェーズ- Ｉ： バスＸ→“ＤＥ”
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔４〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔４〕からバウンダリ（＝
２）の終端アドレス（〔４〕）まで格納されているデー
タ（“ＤＥ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＤＥ”を格納する。データ“ＤＥ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“４”→“６”）。
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔４〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔４〕からバウンダリ（＝
２）の終端アドレス（〔４〕）まで格納されているデー
タ（“ＤＥ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＤＥ”を格納する。データ“ＤＥ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“４”→“６”）。
【００２６】サブフェーズ- II： 入力バッファ→
“ＤＥ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
“ＤＥ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
〔０〕と出力バッファ３２ａ
内のアドレス〔１〕、入力バッファ３１ａ内のアドレス
〔１〕と出力バッファ３２ａ内のアドレス〔２〕が、そ
れぞれ対応づけられる。そこで、データ転送制御部５内
のタイミング制御部５５が出力バッファ３２ａに対して
ＳＴＡ２信号を出力すると、入力バッファ３１ａ内のア
ドレス
内のアドレス〔１〕、入力バッファ３１ａ内のアドレス
〔１〕と出力バッファ３２ａ内のアドレス〔２〕が、そ
れぞれ対応づけられる。そこで、データ転送制御部５内
のタイミング制御部５５が出力バッファ３２ａに対して
ＳＴＡ２信号を出力すると、入力バッファ３１ａ内のア
ドレス
〔０〕に格納されたデータ“Ｄ”が、出力バッフ
ァ３２ａ内のアドレス〔１〕に、入力バッファ３１ａ内
のアドレス〔１〕に格納されたデータ“Ｅ”が、出力バ
ッファ３２ａ内のアドレス〔２〕に、それぞれコピーさ
れる。
ァ３２ａ内のアドレス〔１〕に、入力バッファ３１ａ内
のアドレス〔１〕に格納されたデータ“Ｅ”が、出力バ
ッファ３２ａ内のアドレス〔２〕に、それぞれコピーさ
れる。
【００２７】フェーズ： “ＦＧ”の入力，バッファ
リング，“ＣＤＥＦ”の出力 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔６，７〕から転送データ“Ｆ
Ｇ”を入力バッファ３１ａに入力した後、入力バッファ
３１ａ内のアドレス
リング，“ＣＤＥＦ”の出力 当フェーズでは、バスＸ上の入出力部１（バス幅，バウ
ンダリ＝２）のアドレス〔６，７〕から転送データ“Ｆ
Ｇ”を入力バッファ３１ａに入力した後、入力バッファ
３１ａ内のアドレス
〔０〕に格納された“Ｆ”のみを出
力バッファ３２ａ内のアドレス〔３〕に書き込む。この
結果、出力バッファ３２ａ内の転送データのバウンダリ
が所望のバウンダリ（“ＣＤＥＦ”）となるので、“Ｃ
ＤＥＦ”をバスＹ上のメモリ２（バス幅，バウンダリ＝
４）内のアドレス〔４〜７〕に出力する（図７参照）。
力バッファ３２ａ内のアドレス〔３〕に書き込む。この
結果、出力バッファ３２ａ内の転送データのバウンダリ
が所望のバウンダリ（“ＣＤＥＦ”）となるので、“Ｃ
ＤＥＦ”をバスＹ上のメモリ２（バス幅，バウンダリ＝
４）内のアドレス〔４〜７〕に出力する（図７参照）。
【００２８】サブフェーズ- Ｉ： バスＸ→“ＦＧ”
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔６〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔６〕からバウンダリ（＝
２）の終端アドレス（〔７〕）まで格納されているデー
タ（“ＦＧ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＦＧ”を格納する。データ“ＦＧ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“６”→“８”）。
→入力バッファ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｘ信号を出力することにより、データ転送のためにバス
Ｘを使用することをバスＸ上のバス制御部１ａに対して
伝える。バス制御部１ａはバスＸを解放した後に、その
ことをＡＣＫＸ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＸ信号を確認してから、転送
元アドレス（現在の指定値は〔６〕）の指定および転送
データの読み出しを指示するＲＤＸ信号をバス制御部１
ａに伝える。バス制御部１ａはＲＤＸ信号を解析して、
指示された転送元アドレス〔６〕からバウンダリ（＝
２）の終端アドレス（〔７〕）まで格納されているデー
タ（“ＦＧ”）をＤＡＴＸ信号としてバスＸ上に出力す
る。図１中のＤＭＡ制御部４は、ＤＡＴＸ信号に対する
アドレシング方式の変換（リトルエンディアン→ビッグ
エンディアン）を行って、これを入力バッファ３１ａに
対して出力する。これを確認して、データ転送制御部５
内のタイミング制御部５５が入力バッファ３１ａに対し
てＳＴＡ１信号を出力する。入力バッファ３１ａはＳＴ
Ａ１信号を確認してから、変換されたＤＡＴＸ信号を受
領してデータ“ＦＧ”を格納する。データ“ＦＧ”の入
力バッファ３１ａへの書き込みが完了すると、転送元ア
ドレスレジスタ５２ａの値が転送バイト数に応じてイン
クリメントされる（“６”→“８”）。
【００２９】サブフェーズ- II： 入力バッファ→
“Ｆ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
“Ｆ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス
〔０〕と出力バッファ３２ａ
内のアドレス〔３〕が対応づけられる。そこで、データ
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス
内のアドレス〔３〕が対応づけられる。そこで、データ
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス
〔０〕に格納されたデータ“Ｆ”
が、出力バッファ３２ａ内のアドレス〔３〕にコピーさ
れる。
が、出力バッファ３２ａ内のアドレス〔３〕にコピーさ
れる。
【００３０】サブフェーズ-III： 出力バッファ→
“ＣＤＥＦ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“ＣＤＥＦ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔４〕）および残
り転送バイト数（現在の指定値は“５”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“５”がバ
ウンダリ（＝４）よりも大きいため、指示された転送先
アドレス〔４〕からバウンダリ（＝４）の終端アドレス
（〔７〕）までに対応する出力バッファ３２ａ内のアド
レス（〔０〜３〕）からバスＹ上に出力されたＤＡＴＹ
信号（データ“ＣＤＥＦ”）を選択して、メモリ２内の
上記転送先アドレス（〔４〜７〕）に格納する。データ
“ＣＤＥＦ”のメモリ２への書き込みが完了すると、転
送先アドレスレジスタ５２ｂの値を転送バイト数に応じ
てインクリメントする（“４”→“８”）とともに、転
送バイトカウンタ５２ｃの値を転送バイト数に応じてデ
クリメントする（“５”→“１”）。
“ＣＤＥＦ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“ＣＤＥＦ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔４〕）および残
り転送バイト数（現在の指定値は“５”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“５”がバ
ウンダリ（＝４）よりも大きいため、指示された転送先
アドレス〔４〕からバウンダリ（＝４）の終端アドレス
（〔７〕）までに対応する出力バッファ３２ａ内のアド
レス（〔０〜３〕）からバスＹ上に出力されたＤＡＴＹ
信号（データ“ＣＤＥＦ”）を選択して、メモリ２内の
上記転送先アドレス（〔４〜７〕）に格納する。データ
“ＣＤＥＦ”のメモリ２への書き込みが完了すると、転
送先アドレスレジスタ５２ｂの値を転送バイト数に応じ
てインクリメントする（“４”→“８”）とともに、転
送バイトカウンタ５２ｃの値を転送バイト数に応じてデ
クリメントする（“５”→“１”）。
【００３１】フェーズ： “Ｇ”の出力 当フェーズでは、入力バッファ３１ａ内のアドレス
〔１〕に格納された“Ｇ”を出力バッファ３２ａ内のア
ドレス
〔１〕に格納された“Ｇ”を出力バッファ３２ａ内のア
ドレス
〔０〕に書き込む。この結果、出力バッファ３２
ａ内の転送データのバウンダリが所望のバウンダリ
（“Ｇ−−−”）となるので、“Ｇ”をバスＹ上のメモ
リ２（バス幅，バウンダリ＝４）内のアドレス〔８〕に
出力する（図８参照）。
ａ内の転送データのバウンダリが所望のバウンダリ
（“Ｇ−−−”）となるので、“Ｇ”をバスＹ上のメモ
リ２（バス幅，バウンダリ＝４）内のアドレス〔８〕に
出力する（図８参照）。
【００３２】サブフェーズ- Ｉ： 入力バッファ→
“Ｇ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス〔１〕と出力バッファ３２ａ
内のアドレス
“Ｇ”→出力バッファ データ転送制御部５内のデコーダ部５４は、制御レジス
タ５１，バウンダリ情報テーブル５３ａ，バス幅情報テ
ーブル５３ｃの内容を参照してＳＥＬＡ信号を生成し、
セレクタ３３ａに対して出力する。これにより、入力バ
ッファ３１ａ内のアドレス〔１〕と出力バッファ３２ａ
内のアドレス
〔０〕が対応づけられる。そこで、データ
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス〔１〕に格納されたデータ“Ｇ”
が、出力バッファ３２ａ内のアドレス
転送制御部５内のタイミング制御部５５が出力バッファ
３２ａに対してＳＴＡ２信号を出力すると、入力バッフ
ァ３１ａ内のアドレス〔１〕に格納されたデータ“Ｇ”
が、出力バッファ３２ａ内のアドレス
〔０〕にコピーさ
れる。
れる。
【００３３】サブフェーズ- II： 出力バッファ→
“Ｇ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“ＧＤＥＦ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔８〕）および残
り転送バイト数（現在の指定値は“１”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“１”がバ
ウンダリ（＝４）よりも小さいため、指示された転送先
アドレス〔８〕から残り転送バイト数“１”に対応する
出力バッファ３２ａ内のアドレス（
“Ｇ”→バスＹ データ転送制御部５内の転送要求制御部５６からＢＲＱ
Ｙ信号を出力することにより、データ転送のためにバス
Ｙを使用することをバスＹ上のバス制御部２ａに対して
伝える。バス制御部２ａはバスＹを解放した後に、その
ことをＡＣＫＹ信号でデータ転送制御部５に伝える。デ
ータ転送制御部５はＡＣＫＹ信号を確認した後、タイミ
ング制御部５５によってゲート３４ａにＥＮＡ信号を出
力して、出力バッファ３２ａからバスＹへのＤＡＴＹ信
号の出力を有効とする。図１中のＤＭＡ制御部４は、出
力バッファ３２ａに格納されているデータ“ＧＤＥＦ”
を、ＤＡＴＹ信号としてバスＹ上に出力する。この状態
で、転送先アドレス（現在の指定値は〔８〕）および残
り転送バイト数（現在の指定値は“１”）を指定して、
転送データの書き込みを指示するＷＲＹ信号をデータ転
送制御部５がバス制御部２ａに伝える。バス制御部２ａ
はＷＲＹ信号を解析して、残り転送バイト数“１”がバ
ウンダリ（＝４）よりも小さいため、指示された転送先
アドレス〔８〕から残り転送バイト数“１”に対応する
出力バッファ３２ａ内のアドレス（
〔０〕）からバスＹ
上に出力されたＤＡＴＹ信号（データ“Ｇ”）を選択し
て、メモリ２内の上記転送先アドレス（〔８〕）に格納
する。
上に出力されたＤＡＴＹ信号（データ“Ｇ”）を選択し
て、メモリ２内の上記転送先アドレス（〔８〕）に格納
する。
【００３４】以上のように本実施例によれば、プロセッ
サ固有のバウンダリおよびアドレシング方式に関わりな
くデータ転送を伴うプログラムを作成することが可能と
なり、プログラムの融通性を向上させることができると
いう効果を得られる。また、上記によって、いずれのバ
ス間におけるどちらの方向のデータ転送も、バウンダリ
単位ではなくバイト単位で行われるため、無効データが
発生せずメモリの使用効率を向上させることができると
いう効果を得られる。
サ固有のバウンダリおよびアドレシング方式に関わりな
くデータ転送を伴うプログラムを作成することが可能と
なり、プログラムの融通性を向上させることができると
いう効果を得られる。また、上記によって、いずれのバ
ス間におけるどちらの方向のデータ転送も、バウンダリ
単位ではなくバイト単位で行われるため、無効データが
発生せずメモリの使用効率を向上させることができると
いう効果を得られる。
【００３５】なお、本実施例においては、データバッフ
ァ３として、入力バッファ３１ａ，出力バッファ３２
ａ，セレクタ３３ａ，ゲート３４ａ（Ａ系統）を使用し
てバスＸ側からバスＹ側へのデータ転送を行う場合につ
いて説明したが、入力バッファ３１ｂ，出力バッファ３
２ｂ，セレクタ３３ｂ，ゲート３４ｂ（Ｂ系統）を使用
してバスＹ側からバスＸ側へのデータ転送を行う場合に
ついても、ほぼ同様の動作が行われる。また、Ａ系統と
Ｂ系統とが同時に使用される（すなわち、バスＸ側とバ
スＹ側との間で同時に双方向のデータ転送が行われる）
ことはないため、上記のうち、入力バッファ，出力バッ
ファ，セレクタを１系統として、共用する構成としても
よい。
ァ３として、入力バッファ３１ａ，出力バッファ３２
ａ，セレクタ３３ａ，ゲート３４ａ（Ａ系統）を使用し
てバスＸ側からバスＹ側へのデータ転送を行う場合につ
いて説明したが、入力バッファ３１ｂ，出力バッファ３
２ｂ，セレクタ３３ｂ，ゲート３４ｂ（Ｂ系統）を使用
してバスＹ側からバスＸ側へのデータ転送を行う場合に
ついても、ほぼ同様の動作が行われる。また、Ａ系統と
Ｂ系統とが同時に使用される（すなわち、バスＸ側とバ
スＹ側との間で同時に双方向のデータ転送が行われる）
ことはないため、上記のうち、入力バッファ，出力バッ
ファ，セレクタを１系統として、共用する構成としても
よい。
【００３６】
【発明の効果】以上詳しく説明したように、本発明によ
れば、複数のバス間で転送されるデータのバウンダリお
よびアドレシング方式の調整を行うデータ転送制御部お
よびデータバッファを設けたことにより、プロセッサ固
有のバウンダリおよびアドレシング方式に関わりなくデ
ータ転送を伴うプログラムを作成することが可能とな
り、プログラムの融通性を向上させることができるとい
う効果を得られる。また、上記によってデータ転送がバ
ウンダリ単位ではなくバイト単位で転送されるため、無
効データが発生せずメモリの使用効率を向上させること
ができるという効果を得られる。
れば、複数のバス間で転送されるデータのバウンダリお
よびアドレシング方式の調整を行うデータ転送制御部お
よびデータバッファを設けたことにより、プロセッサ固
有のバウンダリおよびアドレシング方式に関わりなくデ
ータ転送を伴うプログラムを作成することが可能とな
り、プログラムの融通性を向上させることができるとい
う効果を得られる。また、上記によってデータ転送がバ
ウンダリ単位ではなくバイト単位で転送されるため、無
効データが発生せずメモリの使用効率を向上させること
ができるという効果を得られる。
【図１】本発明のデータ転送制御方式の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１中のデータ転送制御部を詳細に示すブロッ
ク図である。
ク図である。
【図３】データ転送時における各転送制御信号のタイミ
ングチャートを示す図である。
ングチャートを示す図である。
【図４】データ転送中のフェーズにおけるデータバッ
ファの状態を示す図である。
ファの状態を示す図である。
【図５】データ転送中のフェーズにおけるデータバッ
ファの状態を示す図である。
ファの状態を示す図である。
【図６】データ転送中のフェーズにおけるデータバッ
ファの状態を示す図である。
ファの状態を示す図である。
【図７】データ転送中のフェーズにおけるデータバッ
ファの状態を示す図である。
ファの状態を示す図である。
【図８】データ転送中のフェーズにおけるデータバッ
ファの状態を示す図である。
ファの状態を示す図である。
【図９】従来のデータ転送制御方式の一例を示すブロッ
ク図である。
ク図である。
１，２ｃ 入出力部（Ｉ／Ｏ） １ａ，２ａ バス制御部 １ｂ，２ｂ マイクロプロセッサユニット（ＭＰＵ） １ｃ，２ メモリ ３ データバッファ ３１ａ，３１ｂ 入力バッファ ３２ａ，３２ｂ 出力バッファ ３３ａ，３３ｂ セレクタ ３４ａ，３４ｂ ゲート ４ ＤＭＡ制御部 ５ データ転送制御部 ５１ 制御レジスタ ５２ａ 転送元アドレスレジスタ ５２ｂ 転送先アドレスレジスタ ５２ｃ 転送バイトカウンタ ５３ａ バウンダリ情報テーブル ５３ｂ アドレシング方式情報テーブル ５３ｃ バス幅情報テーブル ５４ デコーダ部 ５５ タイミング制御部 ５６ 転送要求制御部 ６ 転送処理部
Claims (2)
- 【請求項１】 互いにバウンダリの異なる複数のプロセ
ッサにそれぞれ対応するバス幅を有する複数のバス間で
データ転送を行うデータ転送制御方式において、 データ転送制御部とデータバッファとを、前記複数のバ
ス間に具備する構成とし、 前記複数のプロセッサの各々の前記バウンダリおよびア
ドレシング方式と、前記複数のバスの各々の前記バス幅
とを、あらかじめ前記データ転送制御部に設定し、 前記データ転送制御部により、前記データバッファを介
して前記複数のバス間で転送される転送データの前記バ
ウンダリおよび前記アドレシング方式の調整および変換
を行うことを特徴とするデータ転送制御方式。 - 【請求項２】 前記データバッファは、転送元バスのバ
ス幅に対応する格納領域を有する入力バッファと、転送
先バスのバス幅に対応する格納領域を有する出力バッフ
ァと、前記データ転送制御部からのセレクタ制御信号に
応じて前記入力バッファに格納された前記転送データの
前記バウンダリおよび前記アドレシング方式の調整およ
び変換と前記出力バッファへの格納を行うセレクタとを
具備し、 前記データ転送制御部は、プログラムによって個別に指
定される前記転送データに関する情報に応じて前記セレ
クタ制御信号の生成および出力を行うデコーダ部と、前
記入力バッファおよび前記出力バッファに対して前記転
送データの格納のタイミングを指示するタイミング制御
部と、前記転送元バスおよび前記転送先バスに対して前
記転送データの入出力を指示する転送要求制御部とを具
備する構成としたことを特徴とする請求項１記載のデー
タ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5734293A JPH06266655A (ja) | 1993-03-17 | 1993-03-17 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5734293A JPH06266655A (ja) | 1993-03-17 | 1993-03-17 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266655A true JPH06266655A (ja) | 1994-09-22 |
Family
ID=13052904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5734293A Pending JPH06266655A (ja) | 1993-03-17 | 1993-03-17 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
-
1993
- 1993-03-17 JP JP5734293A patent/JPH06266655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002123826A (ja) * | 2000-10-13 | 2002-04-26 | Canon Inc | データ処理方法および画像処理装置 |
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