JPH0635842A - Ｄｍａ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＭＡによるデータ転送において動作速度を
向上させることができるＤＭＡ装置を提供する。 【構成】 ＤＭＡ動作可能に接続され少なくとも一方向
へデータ転送が可能な複数の回路装置１,１２と、上記
回路装置間に接続され、ＤＭＡ動作に従い上記回路装置
の一つである第１回路装置が送出する第１データが供給
され、該第１データを該第１データとは異なるデータで
ある第２データに変換するデータ変換手段１１と、を備
えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特にファクシミリ装
置、プリンタ、スキャナ、表示装置等に使用可能であ
り、所定回路間でダイレクト メモリ アクセス動作を行
う場合に転送されるデータを該データとは異なるデータ
に変換する動作が可能なＤＭＡ装置に関する。

【０００２】

【従来の技術とその課題】ある回路装置Ａと回路装置Ｂ
との間でダイレクト メモリ アクセス(以下、ＤＭＡと
記す)動作によるデータの授受を行う装置において、例
えば、回路装置Ａ内で必要とするデータと回路装置Ｂ内
で必要とするデータとにおけるＭＳＢ(Most Significan
t Bit)、ＬＳＢ(Least Significant Bit)の重みが反転す
るような場合、従来、ＤＭＡによるデータ転送前又はデ
ータ転送後に回路装置Ａに含まれる中央演算処理装置
(以下、ＣＰＵと記す)又は回路装置Ｂに含まれるＣＰＵ
によってデータのＭＳＢとＬＳＢの重みをソフトウエア
にて反転させていた。このようにソフトウエアにてデー
タのＭＳＢ、ＬＳＢの重みを反転させようとすると、例
えば画像データのようにデータ量が膨大であるような情
報を処理するには非常に時間を要し、装置全体の動作速
度を低下させるという問題点があった。本発明はこのよ
うな問題点を解決するためになされたもので、ＤＭＡに
よるデータ転送において動作速度を向上させることがで
きるＤＭＡ装置を提供することを目的とする。

【０００３】

【課題を解決するための手段】本発明は、ＤＭＡ動作可
能に接続され少なくとも一方向へデータ転送が可能な複
数の回路装置と、上記回路装置間に接続され、ＤＭＡ動
作に従い上記回路装置の一つである第１回路装置が送出
する第１データが供給され、該第１データを該第１デー
タとは異なるデータである第２データに変換するデータ
変換手段と、を備えたことを特徴とする。

【０００４】

【作用】このように構成することで、回路装置間でデー
タのＤＭＡ転送が行なわれる場合、データ変換手段は、
転送中の第１データを第２データへ変換する。例えば画
像データのようにデータ量が膨大であるような情報をデ
ータ転送する場合であっても、回路装置及びデータ変換
手段は、データ転送と同時にデータ変換処理が行なわ
れ、装置全体の動作速度が低下するのを抑えるように作
用する。

【０００５】尚、上記データ変換手段は、上記第１回路
装置に接続され上記第１データを上記第２データへ変換
する変換回路と、入力側が上記変換回路に接続され出力
側が上記第１回路装置以外の他の回路装置の内、上記第
２データが転送される第２回路装置に接続され、上記第
２データを上記第１回路装置が送出する格納制御信号に
基づき格納する格納手段と、上記第１回路装置からリク
エスト制御信号が供給されることで、上記第２回路装置
が上記格納手段から上記第２データの読み出しを行うよ
うに上記第２回路装置へＤＭＡリクエスト信号を送出す
るＤＭＡリクエスト発生手段と、を備えることができ
る。

【０００６】

【実施例】本発明のＤＭＡ装置の一実施例を図１等を参
照し以下に説明する。１は、ＬＣＤ６に情報を可視的に
表示する動作を行う装置であり、一方、１２はファクシ
ミリ機能を有する装置であり、これら装置１及び装置１
２の間に本実施例によるデータ変換装置１１が接続され
る。

【０００７】装置１には、装置１の動作における演算処
理を行うＣＰＵ２、上記演算処理に必要なデータ等を記
憶するメモリ３、ＬＣＤ６の動作制御を行うＬＣＤコン
トローラ(図内ではＬＣＤＣと記す)５、及び装置１２と
ＤＭＡ動作を行う場合の動作制御を行うＤＭＡコントロ
ーラ(図内ではＤＭＡＣと記す)４が備わり、ＣＰＵ２、
メモリ３、ＤＭＡコントローラ４、ＬＣＤコントローラ
５は、互いにアドレスバス７、データバス８、コントロ
ールバス９にて接続される。又、データバス８及びコン
トロールバス９は、データ変換装置１１に接続される。

【０００８】一方、装置１２には、装置１２の動作にお
ける演算処理を行うＣＰＵ１３、上記演算処理に必要な
データ等を記憶するメモリ１４、装置１とＤＭＡ動作を
行う場合の動作制御を行うＤＭＡコントローラ(図内で
はＤＭＡＣと記す)１５、電話回線を通じて通信を行う
ためのモデム１９が備わり、これらＣＰＵ１３、メモリ
１４、ＤＭＡコントローラ１５、モデム１９は互いにア
ドレスバス１６、データバス１７、コントロールバス１
８にて接続されている。さらに、モデム１９はネットワ
ーク コントロール ユニット(図内ではＮＣＵと記す)２
１を介して電話回線２２に接続される。又、データバス
１７及びコントロールバス１８は、パラレル/シリアル
変換器２４を介して記録紙へ印字を行うサーマルプリン
トヘッド２５に接続され、又、紙面に描かれた情報を読
み取るイメージスキャナ２８がシリアル/パラレル変換
器２６を介してデータバス１７及びコントロールバス１
８に接続される。又、データバス１７及びコントロール
バス１８は、データ変換装置１１にも接続されている。

【０００９】次に、データ変換装置１１の構成を図２を
参照し説明する。データ変換装置１１は、装置１から装
置１２へデータを転送するＤＭＡ動作時に作用するフリ
ップロジック３０及びデータラッチ３１、及び装置１２
から装置１へデータを転送するＤＭＡ動作時に作用する
フリップロジック３２及びデータラッチ３３、並びにＤ
ＭＡリクエスト信号を発生するＤＭＡリクエスト発生回
路３４から構成される。

【００１０】装置１におけるデータバス８はフリップロ
ジック３０に接続される。装置１,１２にて扱われるデ
ータ幅が例えば８ビットである場合、フリップロジック
３０は、図３の(a)に示すように例えば、(D7 D6 D5 D4
D3 D2 D1 D0)にてなり装置１から供給される第１データ
のＭＳＢからＬＳＢ方向へ並ぶ各ビットデータをＬＳＢ
からＭＳＢ方向へ並べた第２データに変換する回路であ
る。即ち、第２データは、図３の(b)に示すように、(D0
D1 D2 D3 D4 D5 D6 D7)となり、D0 がＭＳＢのビット
データであり、D7 がＬＳＢのビットデータである。

【００１１】尚、上述した変換動作は装置１に備わるＣ
ＰＵ２によって格納値が書き替えられるレジスタ(図示
せず)の送出するフリップ信号がコントロールバス９を
介してフリップロジック３０へ供給されることで実行さ
れる。又、上記レジスタの格納値の書き替えは、上記Ｃ
ＰＵ２以外によって行なわれても良く、例えば装置１２
に備わるＣＰＵ１３が行っても良い。又、第１データか
ら第２データへの上述したような変換動作をフリップ動
作という。

【００１２】このようなフリップロジック３０はデータ
ラッチ３１に接続される。データラッチ３１は、フリッ
プロジック３０から送出される上記第２データを、ＤＭ
Ａコントローラ４から送出されコントロールバス９を介
して伝送されるライト信号(図内ではＡＷＲと記す)によ
りラッチする回路であり、データラッチ３１の出力側は
装置１２のデータバス１７に接続される。

【００１３】フリップロジック３２及びデータラッチ３
３についても上述したフリップロジック３０等と同様に
構成される。即ち、装置１２におけるデータバス１７は
フリップロジック３２に接続される。フリップロジック
３２は、上述したフリップロジック３０における変換動
作と同一の変換動作を行う回路であり、装置１２から供
給される第１'データを第２'データに変換する回路であ
る。尚、上述した変換動作は、上述したようにＣＰＵ２
によって格納値が書き替えられるレジスタの送出するフ
リップ信号がコントロールバス９を介してフリップロジ
ック３２へ供給されることで実行される。

【００１４】このようなフリップロジック３２はデータ
ラッチ３３に接続される。データラッチ３３は、フリッ
プロジック３２から送出される上記第２'データを、Ｄ
ＭＡコントローラ１５から送出されコントロールバス１
８を介して伝送されるライト信号(図内ではＢＷＲと記
す)によりラッチする回路であり、データラッチ３３の
出力側は装置１のデータバス８に接続される。

【００１５】装置１から装置１２へＤＭＡ動作にてデー
タを転送している場合には、ＤＭＡリクエスト発生回路
３４にはコントロールバス９を介してデータラッチ３１
へ供給されるライト信号ＡＷＲが供給され、該ライト信
号ＡＷＲの供給によりＤＭＡリクエスト発生回路３４は
装置１２に対してデータのＤＭＡ転送を行うように、装
置１２のＤＭＡコントローラ１５へコントロールバス１
８を介してＤＭＡリクエスト信号(図内ではＢＤＲＥＱ
と記す)を送出する。該ＤＭＡリクエスト信号ＢＤＲＥ
Ｑにより、ＤＭＡコントローラ１５は、データラッチ３
１に格納されている第２データを読み出す指令信号であ
るリード信号(図内ではＢＲＤと記す)をコントロールバ
ス１８を介してデータラッチ３１及びＤＭＡリクエスト
発生回路３４へ送出する。又、ＤＭＡリクエスト発生回
路３４は、上記リード信号ＢＲＤが供給されることで、
装置１のＤＭＡコントローラ４へコントロールバス９を
介してＤＭＡリクエスト信号(図内ではＡＤＲＥＱと記
す)を送出する。

【００１６】又、装置１２から装置１へＤＭＡ動作にて
データを転送している場合には、上述の場合と同様に、
ＤＭＡリクエスト発生回路３４にはコントロールバス１
８を介してデータラッチ３３へ供給されるライト信号Ｂ
ＷＲが供給され、該ライト信号ＢＷＲの供給によりＤＭ
Ａリクエスト発生回路３４は装置１に対してデータのＤ
ＭＡ転送を行うように、装置１のＤＭＡコントローラ４
へコントロールバス８を介してＤＭＡリクエスト信号
(図内ではＡＤＲＥＱと記す)を送出する。該ＤＭＡリク
エスト信号ＡＤＲＥＱにより、装置１のＤＭＡコントロ
ーラ４は、データラッチ３３に格納されている第２'デ
ータを読み出す指令信号であるリード信号(図内ではＡ
ＲＤと記す)をコントロールバス８を介してデータラッ
チ３３及びＤＭＡリクエスト発生回路３４へ送出する。
又、ＤＭＡリクエスト発生回路３４は,上記リード信号
ＡＲＤが供給されることで、装置１２のＤＭＡコントロ
ーラ１５へコントロールバス１８を介してＤＭＡリクエ
スト信号(図内ではＢＤＲＥＱと記す)を送出する。

【００１７】尚、上述した構成では、フリップロジック
３０等の次段にデータラッチ３１等が接続されている
が、これに限るものではなく、その逆にデータラッチの
次段にフリップロジックを接続するようにしても良い。

【００１８】このように構成されるＤＭＡ装置の動作を
以下に説明する。尚、装置１及び装置１２の全体動作に
ついては当該ＤＭＡ装置の動作説明に直接関係しないの
でその説明を省略する。又、以下の説明では装置１２か
ら装置１へデータのＤＭＡ転送を行う場合を例に説明
し、これと同様に動作する、装置１から装置１２へのデ
ータのＤＭＡ転送動作の説明については省略する。

【００１９】装置１２から装置１へデータのＤＭＡ転送
を行う場合、例えばイメージスキャナ２８から入力し公
知の動作にてメモリ１４へ蓄えられた第１データは、公
知のＤＭＡ動作にて装置１２のデータバス１７を介して
フリップロジック３２へパラレルに供給される。このと
き装置１のＣＰＵ２によって格納値が書き替えられるレ
ジスタからコントロールバス１８を介してフリップ信号
がフリップロジック３２へ供給されている場合には、フ
リップロジック３２は供給された第１'データについて
上述したようなフリップ動作を行い、変換後のデータで
ある第２'データをパラレルにデータラッチ３３へ送出
する。尚、上記フリップ信号がフリップロジック３２へ
供給されていないときには、フリップロジック３２は上
記第１データを何等変換することなくそのままデータラ
ッチ３３へ送出する。

【００２０】データラッチ３３には、装置１２のＤＭＡ
コントローラ１５からコントロールバス１８を介してラ
イト信号ＢＷＲが供給されており、該ライト信号ＢＷＲ
によってデータラッチ３３はフリップロジック３２が送
出する上記第２'データをラッチする。

【００２１】又、上記ライト信号ＢＷＲは、コントロー
ルバス１８を介してＤＭＡリクエスト発生回路３４にも
供給されており、ＤＭＡリクエスト発生回路３４は上記
ライト信号ＢＷＲの供給により、装置１のＤＭＡコント
ローラ４へコントロールバス９を介してＤＭＡリクエス
ト信号ＡＤＲＥＱを送出する。

【００２２】ＤＭＡリクエスト信号ＡＤＲＥＱが供給さ
れたＤＭＡコントローラ４は、データラッチ３３へリー
ド信号ＡＲＤをコントロールバス９を介して送出する。
よってデータラッチ３３は、格納している上記第２デー
タを装置１のデータバス８を介してパラレルに装置１の
メモリ３へ転送し、上記第２データはメモリ３に記憶さ
れる。

【００２３】又、ＤＭＡコントローラ４が送出するリー
ド信号ＡＲＤは、ＤＭＡリクエスト発生回路３４にも供
給され、該リード信号ＡＲＤの供給によりＤＭＡリクエ
スト発生回路３４は装置１２のＤＭＡコントローラ１５
へコントロールバス１８を介してＤＭＡリクエスト信号
ＢＤＲＥＱを送出する。

【００２４】よって、ＤＭＡリクエスト信号ＢＤＲＥＱ
が供給されたＤＭＡコントローラ１５は、データラッチ
３１へリード信号ＢＲＤをコントロールバス１８を介し
て送出する。よって、上述したデータラッチ３３の場合
と同様の動作にてフリップロジック３０が送出する第２
データをラッチしているデータラッチ３１は、上記第２
データを装置１２のデータバス１７を介してパラレルに
装置１２のメモリ１４へ転送する。

【００２５】所定バイト数のＤＭＡ転送が終了するま
で、上述した動作が繰り返し行なわれる。

【００２６】以上説明したように、本実施例ではデータ
変換装置１１によってデータのＤＭＡ動作時にフリップ
動作を合わせて行っているので、従来のようにソフトウ
エアにてフリップ動作を行う場合に比べ、処理すべきデ
ータ数が多量であるときでも、ＤＭＡによるデータ転送
において動作速度を向上させることができる。

【００２７】尚、上記実施例において、データ変換装置
はフリップ動作を行ったがこれに限るものではなく、上
述したフリップロジック回路部分を適宜な回路に構成す
ることで、従来ＤＭＡ転送を行った後にソフトウエアに
てデータ処理を行っているような動作を上記適宜な回路
にて行うようにすることができる。

【００２８】又、上記実施例では、装置１と装置１２の
間でＤＭＡ転送されるデータは双方向に転送可能なよう
に構成したが、これに限るものではなく、いずれか一方
向への転送のみが行えるように構成しても良い。このよ
うな場合には、データ変換装置１１は、例えば、フリッ
プロジック３０、データラッチ３１、ＤＭＡリクエスト
発生回路３４から構成される。

【００２９】又、上述した実施例では一つのデータ変換
装置を装置１と装置２との間に設けたが、これに限らず
互いに複数の装置間に一つのデータ変換装置を接続する
ようにしても良い。

【００３０】又、上述した実施例では、ライト信号ＡＷ
Ｒ,ＢＷＲがデータラッチ回路３１等、及びＤＭＡリク
エスト発生回路３４の両方へ送出されているが、これに
限らず、データラッチを行うためデータラッチ回路３１
等へ送出する信号と、ＤＭＡリクエスト信号ＡＤＲＥ
Ｑ、ＢＤＲＥＱを発生させるためＤＭＡリクエスト発生
回路３４へ送出する信号とを別個の信号としても良い。

【００３１】

【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡデータ転送と同時に転送されるデータ変換処理が行
なわれることより、従来のようにＤＭＡ転送後にデータ
の変換処理を行う場合に比べ、ＤＭＡによるデータ転送
において動作速度を向上させることができ装置全体の動
作速度低下を抑えることができる。

【図面の簡単な説明】

【図１】 本発明のＤＭＡ装置の一実施例における構成
を示すブロック図である。

【図２】 図１に示すデータ変換装置の一実施例におけ
る構成を示すブロック図である。

【図３】 図２に示すフリップロジックの動作を説明す
るための図である。

【符号の説明】

１１…データ変換装置、３０,３２…フリップロジッ
ク、３１,３３…データラッチ、３４…ＤＭＡリクエス
ト発生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＤＭＡ動作可能に接続され少なくとも一
   方向へデータ転送が可能な複数の回路装置と、 上記回路装置間に接続され、ＤＭＡ動作に従い上記回路
   装置の一つである第１回路装置が送出する第１データが
   供給され、該第１データを該第１データとは異なるデー
   タである第２データに変換するデータ変換手段と、を備
   えたことを特徴とするＤＭＡ装置。
2. 【請求項２】 上記データ変換手段は、 上記第１回路装置に接続され上記第１データを上記第２
   データへ変換する変換回路と、 入力側が上記変換回路に接続され出力側が上記第１回路
   装置以外の他の回路装置の内、上記第２データが転送さ
   れる第２回路装置に接続され、上記第２データを上記第
   １回路装置が送出する格納制御信号に基づき格納する格
   納手段と、 上記第１回路装置からリクエスト制御信号が供給される
   ことで、上記第２回路装置が上記格納手段から上記第２
   データの読み出しを行うように上記第２回路装置へＤＭ
   Ａリクエスト信号を送出するＤＭＡリクエスト発生手段
   と、を備えた請求項１記載のＤＭＡ装置。
3. 【請求項３】 上記変換回路は、上記第１データにおけ
   る最上位ビットから最下位ビット方向へのビットデータ
   の並びを最下位ビットから最上位ビット方向へのビット
   データに並び変えるフリップ動作を行い上記第２データ
   に変換するフリップ回路である、請求項２記載のＤＭＡ
   装置。