JPH02252046A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH02252046A JPH02252046A JP1072525A JP7252589A JPH02252046A JP H02252046 A JPH02252046 A JP H02252046A JP 1072525 A JP1072525 A JP 1072525A JP 7252589 A JP7252589 A JP 7252589A JP H02252046 A JPH02252046 A JP H02252046A
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- Japan
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- data
- signal
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- side device
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- 238000012790 confirmation Methods 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送装置に関し、特にハンドシェーク方
式によりデータ転送を行うデータ転送装置に関する。
式によりデータ転送を行うデータ転送装置に関する。
従来、この種のデータ転送装置はデータ出力側からデー
タ入力側へ送出されるデータ送り信号と、データ入力側
からデータ出力側へ送出されるデータ受取り確認信号と
の二つの制御信号を用いてデータ転送を行っている。
タ入力側へ送出されるデータ送り信号と、データ入力側
からデータ出力側へ送出されるデータ受取り確認信号と
の二つの制御信号を用いてデータ転送を行っている。
第３図はかかる従来の一例を説明するためのハンドシェ
ーク方式による転送信号およびデータのタイミング図で
ある。
ーク方式による転送信号およびデータのタイミング図で
ある。
第３図に示すように、従来のデータ転送装置はデータ出
力側からデータ入力側へ行くデータ送り信号ＲＱとデー
タ入力側からデータ出力側へ行くデータ受取り確認信号
ＡＣＫの二本の制御信号を用い連続したデータ１および
２を分割して転送している。尚、ここではいづれも反転
信号で示している。かかるデータ転送装置において、デ
ータ出力側はデータ送り信号ＲＱをアクティブにしてデ
ータ１を送り出したことをデータ入力側へ知らせバス上
にデータ１を送出する。一方、データ入力側はこのデー
タ送り信号ＲＱによりバス上のデータ１を取り込み、こ
のデータ１を受取ったらデータ受取り確認信号ＡＣＫを
アクティブにしてデータ１の受取り終了を出力側に通知
する０次に、出力側はこのデータ受取り確認信号ＡＣＫ
をみてデータ１の送出を停止するとともに、データ送り
信号ＲＱをインアクティブにする。これにより、入力側
ではデータ送り信号ＲＱがインアクティブに戻ったこと
をみて、データ受取り確認信号ＡＣＫをインアクティブ
に戻す、また、入力側では、この入力側からのデータ受
取り確認信号ＡＣＫがインアクティブに戻されたことに
より、データ１が確実に転送されたものと見なし、デー
タ２についても同じ手順で信号のやり取りが行われ、こ
れにより連続したデータ１および２の転送が完了する。
力側からデータ入力側へ行くデータ送り信号ＲＱとデー
タ入力側からデータ出力側へ行くデータ受取り確認信号
ＡＣＫの二本の制御信号を用い連続したデータ１および
２を分割して転送している。尚、ここではいづれも反転
信号で示している。かかるデータ転送装置において、デ
ータ出力側はデータ送り信号ＲＱをアクティブにしてデ
ータ１を送り出したことをデータ入力側へ知らせバス上
にデータ１を送出する。一方、データ入力側はこのデー
タ送り信号ＲＱによりバス上のデータ１を取り込み、こ
のデータ１を受取ったらデータ受取り確認信号ＡＣＫを
アクティブにしてデータ１の受取り終了を出力側に通知
する０次に、出力側はこのデータ受取り確認信号ＡＣＫ
をみてデータ１の送出を停止するとともに、データ送り
信号ＲＱをインアクティブにする。これにより、入力側
ではデータ送り信号ＲＱがインアクティブに戻ったこと
をみて、データ受取り確認信号ＡＣＫをインアクティブ
に戻す、また、入力側では、この入力側からのデータ受
取り確認信号ＡＣＫがインアクティブに戻されたことに
より、データ１が確実に転送されたものと見なし、デー
タ２についても同じ手順で信号のやり取りが行われ、こ
れにより連続したデータ１および２の転送が完了する。
上述した従来のデータ転送装置は、連続したデータを転
送する場合、入力側および出力側共に一回のデータ転送
ごとにデータ送り信号とデータ受取り確認信号とをイン
アクティブに戻している。
送する場合、入力側および出力側共に一回のデータ転送
ごとにデータ送り信号とデータ受取り確認信号とをイン
アクティブに戻している。
それ故、次のデータを転送する場合、再度データ送り信
号をアクティブに戻す必要がある。すなわち、従来のデ
ータ転送装置は一つのデータ転送が終了してから次のデ
ータを転送するまでに空き時間を必らず必要とするので
、転送に時間がかがり、高速化を制限するという欠点が
ある。
号をアクティブに戻す必要がある。すなわち、従来のデ
ータ転送装置は一つのデータ転送が終了してから次のデ
ータを転送するまでに空き時間を必らず必要とするので
、転送に時間がかがり、高速化を制限するという欠点が
ある。
本発明の目的は、かかる連続したデータの転送を行う際
、空き時間を生じさせずに連続転送を実現させるデータ
転送装置を提供することにある。
、空き時間を生じさせずに連続転送を実現させるデータ
転送装置を提供することにある。
本発明のデータ転送装置は、ハンドシェーク方式のデー
タの転送を行うデータ転送装置において、出力データを
格納するための第一のスタックメモリと前記第一のスタ
ックメモリの状態およびクロック同期で受け取った受け
取り確認信号の状態に応じてクロック同期でデータ送り
信号並びに出力データを変化させる手段とを有する出力
側装置と、入力データを格納す、るな、めの第二のスタ
ックメモリと前記第二のスタックメモリの状態とクロッ
ク同期で受け取ったデータ送り信号の状態に応じてクロ
ック同期でデータ受け取り確認信号を変化させ且つ入力
データを内部に取り込む手段とを有する入力側装置とを
備え、連続したデータを転送する際に転送毎にデータ送
り信号とデータ受け取り確認信号を変化させずに行うよ
うに構成される。
タの転送を行うデータ転送装置において、出力データを
格納するための第一のスタックメモリと前記第一のスタ
ックメモリの状態およびクロック同期で受け取った受け
取り確認信号の状態に応じてクロック同期でデータ送り
信号並びに出力データを変化させる手段とを有する出力
側装置と、入力データを格納す、るな、めの第二のスタ
ックメモリと前記第二のスタックメモリの状態とクロッ
ク同期で受け取ったデータ送り信号の状態に応じてクロ
ック同期でデータ受け取り確認信号を変化させ且つ入力
データを内部に取り込む手段とを有する入力側装置とを
備え、連続したデータを転送する際に転送毎にデータ送
り信号とデータ受け取り確認信号を変化させずに行うよ
うに構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すデータ転送装置のブロ
ック図である。
ック図である。
第１図に示すように、本実施例はデータを送出する出力
側装置１とデータを受信する入力側装置２０とで構成さ
れている。この出力側装置１は、出力データ８を記憶す
るスタックメモリ２と、このスタックメモリ２への書き
込みアドレスを書き込みアドレス信号９により指定する
書き込みアドレス回路３と、スタックメモリ２からの読
み出しアドレスを読み出しアドレス信号１０により指定
する読み出しアドレス回路４と、これら書き込みアドレ
ス回路３からの書き込みアドレス信号９および読み出し
アドレス回路４からの読み出しアドレス信号１０を比較
し比較信号１１を出力する比較器５と、この比較器５か
らの比較信号１１によりクロックの制御を受けてデータ
送り信号１２を出力するデータ送り信号発生部６と、前
述したクロックと同一のクロックの制御を受けてデータ
受取り確認信号３２を受信しデータ確認信号１３を読み
出しアドレス回路４に送出するデータ確認信号受信部７
とを有している。また、入力側装置２０は、出力側装置
１からの外部出力データ１４を受信して記憶するスタッ
クメモリ２１と、このスタックメモリ２１への書き込み
アドレスを書き込みアドレス信号７により指定する書き
込みアドレス回路２２およびスタックメモリ２１からの
読み出しアドレスを読み出しアドレス信号２８により指
定する読み出しアドレス回路２３と、スタックメモリ２
１からのフラグ信号２９を蓄積しフルフラグ信号３０を
出力するフルフラグレジスタ２４と、共に同一のクロッ
クで制御され、出力側装置１からのデータ送り信号１２
を受信してクロックと同期させた信号３１を出力するデ
ータ送り信号受信部２６およびフルフラグ信号３０に基
づきクロック同期信号３１の制御を受けてデータ受取り
確認信号３２を出力するデータ受取り確認信号発生部２
５とを有している。
側装置１とデータを受信する入力側装置２０とで構成さ
れている。この出力側装置１は、出力データ８を記憶す
るスタックメモリ２と、このスタックメモリ２への書き
込みアドレスを書き込みアドレス信号９により指定する
書き込みアドレス回路３と、スタックメモリ２からの読
み出しアドレスを読み出しアドレス信号１０により指定
する読み出しアドレス回路４と、これら書き込みアドレ
ス回路３からの書き込みアドレス信号９および読み出し
アドレス回路４からの読み出しアドレス信号１０を比較
し比較信号１１を出力する比較器５と、この比較器５か
らの比較信号１１によりクロックの制御を受けてデータ
送り信号１２を出力するデータ送り信号発生部６と、前
述したクロックと同一のクロックの制御を受けてデータ
受取り確認信号３２を受信しデータ確認信号１３を読み
出しアドレス回路４に送出するデータ確認信号受信部７
とを有している。また、入力側装置２０は、出力側装置
１からの外部出力データ１４を受信して記憶するスタッ
クメモリ２１と、このスタックメモリ２１への書き込み
アドレスを書き込みアドレス信号７により指定する書き
込みアドレス回路２２およびスタックメモリ２１からの
読み出しアドレスを読み出しアドレス信号２８により指
定する読み出しアドレス回路２３と、スタックメモリ２
１からのフラグ信号２９を蓄積しフルフラグ信号３０を
出力するフルフラグレジスタ２４と、共に同一のクロッ
クで制御され、出力側装置１からのデータ送り信号１２
を受信してクロックと同期させた信号３１を出力するデ
ータ送り信号受信部２６およびフルフラグ信号３０に基
づきクロック同期信号３１の制御を受けてデータ受取り
確認信号３２を出力するデータ受取り確認信号発生部２
５とを有している。
次に、かかるデータ転送装置の回路動作について説明す
る。
る。
まず、出力側装置１における出力データ８がスタックメ
モリ２に保管されるとき書き込みアドレス回路３が進み
、読み出しアドレス回路４との比較結果である比較信号
１１をアクティブにする。
モリ２に保管されるとき書き込みアドレス回路３が進み
、読み出しアドレス回路４との比較結果である比較信号
１１をアクティブにする。
これにより、データ送り信号発生部６からデータ送り信
号１２がアクティブとなり外部へ出力される。一方、入
力側袋Ｒ２０では、送出されてきたこのデータ送り信号
１２をデータ送り信号受信部２６で受け、クロックと同
期させた信号３１を出力する。このクロック同期のデー
タ送り信号３１は、前述したように、データ受取り確認
信号発生部２５と書き込みアドレス回路２２とに入力さ
れる。そこで、データ受取り確認信号発生部２５はこの
データ送り信号３１を受けて出力側装置１へ送出するた
めのデータ受取り確認信号３２をアクティブにする。こ
のデータ確認信号３２は出力側装置１のデータ受取り確
認信号受信部７に入力され、クロックに同期させて読み
出しアドレス回路４を進める。
号１２がアクティブとなり外部へ出力される。一方、入
力側袋Ｒ２０では、送出されてきたこのデータ送り信号
１２をデータ送り信号受信部２６で受け、クロックと同
期させた信号３１を出力する。このクロック同期のデー
タ送り信号３１は、前述したように、データ受取り確認
信号発生部２５と書き込みアドレス回路２２とに入力さ
れる。そこで、データ受取り確認信号発生部２５はこの
データ送り信号３１を受けて出力側装置１へ送出するた
めのデータ受取り確認信号３２をアクティブにする。こ
のデータ確認信号３２は出力側装置１のデータ受取り確
認信号受信部７に入力され、クロックに同期させて読み
出しアドレス回路４を進める。
この場合、書き込みアドレス回路３と読み出しアドレス
回路４との値が一致しているとき、すなわちデータ転送
要求のないときは、比較器５の出力である比較信号１１
をインアクティブとし、したがってデータ送り信号１２
もインアクティブとなる。また、入力側袋Ｗ２０におい
ても、インアクティブとなったデータ送り信号１２を受
けて、データ受取り確認信号３２をインアクティブとし
、これによりデータ転送が終了する。
回路４との値が一致しているとき、すなわちデータ転送
要求のないときは、比較器５の出力である比較信号１１
をインアクティブとし、したがってデータ送り信号１２
もインアクティブとなる。また、入力側袋Ｗ２０におい
ても、インアクティブとなったデータ送り信号１２を受
けて、データ受取り確認信号３２をインアクティブとし
、これによりデータ転送が終了する。
次に、出力側装置１における書き込みアドレス回路３と
読み出しアドレス回路４との値が一致しないとき、すな
わちデータ転送要求のあるときは、比較信号１１はアク
ティブのままである。従って、出力側装置１からのデー
タ送り信号１２と出力側装置２０からのデータ受取り確
認信号３２は共にアクティブのままとなりデータ転送を
続ける。このとき、入力側装置２０における書き込みア
ドレス回路２２は、クロック同期のデータ送り信号３１
が入力されると、アドレスを進める。すなわち、スタッ
クメモリ２１に出力側装置１からの出力データ１４が入
力されたことになる。
読み出しアドレス回路４との値が一致しないとき、すな
わちデータ転送要求のあるときは、比較信号１１はアク
ティブのままである。従って、出力側装置１からのデー
タ送り信号１２と出力側装置２０からのデータ受取り確
認信号３２は共にアクティブのままとなりデータ転送を
続ける。このとき、入力側装置２０における書き込みア
ドレス回路２２は、クロック同期のデータ送り信号３１
が入力されると、アドレスを進める。すなわち、スタッ
クメモリ２１に出力側装置１からの出力データ１４が入
力されたことになる。
第２図は第１図における転送信号およびデータのタイミ
ング図である。
ング図である。
第２図に示すように、上述の回路動作により得られる信
号およびデータ、特にデータ送り信号（ＲＱ）１２とデ
ータ受取り確認信号（ＡＣＫ）３２のタイミングは共に
途中で変化させずに、出力データ１４に示すようなデー
タ１とデータ２とを連続してデータ転送している。これ
により、データの高速転送が実現できる。尚、ここでは
２クロック幅で１つのデータを転送する場合を示してい
る。
号およびデータ、特にデータ送り信号（ＲＱ）１２とデ
ータ受取り確認信号（ＡＣＫ）３２のタイミングは共に
途中で変化させずに、出力データ１４に示すようなデー
タ１とデータ２とを連続してデータ転送している。これ
により、データの高速転送が実現できる。尚、ここでは
２クロック幅で１つのデータを転送する場合を示してい
る。
以上説明したように、本発明のデータ転送装置は、連続
してデータを転送する場合、入力側装置と出力側装置を
同一のクロックで動作させることにより、−回のデータ
転送毎にデータ送り信号ＲＱとデータ受取り確認信号Ａ
ＣＫを変化させずにデータの連続転送を行えるので、デ
ータの連続および高速転送を実現することができるとい
う効果がある。
してデータを転送する場合、入力側装置と出力側装置を
同一のクロックで動作させることにより、−回のデータ
転送毎にデータ送り信号ＲＱとデータ受取り確認信号Ａ
ＣＫを変化させずにデータの連続転送を行えるので、デ
ータの連続および高速転送を実現することができるとい
う効果がある。
第１図は本発明は一実施例を示すデータ転送装置のブロ
ック図、第２図は第１図における転送信号およびデータ
のタイミング図、第３図は従来の−例を説明するための
ハンドシェーク方式による転送信号およびデータのタイ
ミング図である。 １・・・出力側装置、２．２１・・・スタックメモリ、
３．２２・・・書き込みアドレス回路、４．２３・・・
読み出しアドレス回路、５・・・比較器、６・・・デー
タ送り信号発生部、７・・・データ確認信号受信部、８
・・・出力データ、９・・・書き込みアドレス信号、１
０・・・読み出しアドレス信号、１１・・・比較信号、
１２・・・データ送り信号（ＲＱ）、１３・・・データ
確認信号、１４・・・外部出力データ、２０・・・入力
側装置、２４・・・フルフラグレジスタ、２５・・・デ
ータ確認信号発生部、２６・・・データ送り信号受信部
、２７・・・書き込みアドレス信号、２８・・・読み出
しアドレス信号、２９・・・フラグ信号、３０・・・フ
ルフラグ信号、３１・・・クロックと同期させた信号、
３２・・・データ受取り確認信号。
ック図、第２図は第１図における転送信号およびデータ
のタイミング図、第３図は従来の−例を説明するための
ハンドシェーク方式による転送信号およびデータのタイ
ミング図である。 １・・・出力側装置、２．２１・・・スタックメモリ、
３．２２・・・書き込みアドレス回路、４．２３・・・
読み出しアドレス回路、５・・・比較器、６・・・デー
タ送り信号発生部、７・・・データ確認信号受信部、８
・・・出力データ、９・・・書き込みアドレス信号、１
０・・・読み出しアドレス信号、１１・・・比較信号、
１２・・・データ送り信号（ＲＱ）、１３・・・データ
確認信号、１４・・・外部出力データ、２０・・・入力
側装置、２４・・・フルフラグレジスタ、２５・・・デ
ータ確認信号発生部、２６・・・データ送り信号受信部
、２７・・・書き込みアドレス信号、２８・・・読み出
しアドレス信号、２９・・・フラグ信号、３０・・・フ
ルフラグ信号、３１・・・クロックと同期させた信号、
３２・・・データ受取り確認信号。
Claims (1)
- ハンドシェーク方式のデータの転送を行うデータ転送装
置において、出力データを格納するための第一のスタッ
クメモリと前記第一のスタックメモリの状態およびクロ
ック同期で受け取った受け取り確認信号の状態に応じて
クロック同期でデータ送り信号並びに出力データを変化
させる手段とを有する出力側装置と、入力データを格納
するための第二のスタックメモリと前記第二のスタック
メモリの状態とクロック同期で受け取ったデータ送り信
号の状態に応じてクロック同期でデータ受け取り確認信
号を変化させ且つ入力データを内部に取り込む手段とを
有する入力側装置とを備え、連続したデータを転送する
際に転送毎にデータ送り信号とデータ受け取り確認信号
を変化させずに行うことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072525A JPH02252046A (ja) | 1989-03-24 | 1989-03-24 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072525A JPH02252046A (ja) | 1989-03-24 | 1989-03-24 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252046A true JPH02252046A (ja) | 1990-10-09 |
Family
ID=13491838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072525A Pending JPH02252046A (ja) | 1989-03-24 | 1989-03-24 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000035944A (ja) * | 1999-05-17 | 2000-02-02 | Hitachi Ltd | バス制御方法 |
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
-
1989
- 1989-03-24 JP JP1072525A patent/JPH02252046A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US6643720B2 (en) | 1994-01-21 | 2003-11-04 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
| JP2000035944A (ja) * | 1999-05-17 | 2000-02-02 | Hitachi Ltd | バス制御方法 |
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