JP2002278826A - 排他アクセス制御回路 - Google Patents
排他アクセス制御回路Info
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- JP2002278826A JP2002278826A JP2001079855A JP2001079855A JP2002278826A JP 2002278826 A JP2002278826 A JP 2002278826A JP 2001079855 A JP2001079855 A JP 2001079855A JP 2001079855 A JP2001079855 A JP 2001079855A JP 2002278826 A JP2002278826 A JP 2002278826A
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- Japan
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- firmware
- hardware
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- clock
- control circuit
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Abstract
(57)【要約】
【課題】 異なる周波数のクロックで独立して動作する
２種類のハードウェアまたはファームウェアとメモリと
の排他的なアクセスを可能とすることで、簡易でコンパ
クトな構成の排他アクセス制御回路を提供する。 【解決手段】 クロックＸを供給するクロック供給パッ
ケージ１０２と、クロックＹを供給する１０４と、ファ
ームウェア１０６と、ハードウェア１０８と、セレクタ
１１０ａ〜１１０ｄと、セレクタ制御部１１２と、メモ
リ１１４と、を含んで構成する。そして、クロックＸ、
Ｙと同期しているクロックＺに基づきセレクタ制御部１
１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、フ
ァームウェア１０６またはハードウェア１０８とメモリ
１１４との排他的なアクセスを可能とする。
２種類のハードウェアまたはファームウェアとメモリと
の排他的なアクセスを可能とすることで、簡易でコンパ
クトな構成の排他アクセス制御回路を提供する。 【解決手段】 クロックＸを供給するクロック供給パッ
ケージ１０２と、クロックＹを供給する１０４と、ファ
ームウェア１０６と、ハードウェア１０８と、セレクタ
１１０ａ〜１１０ｄと、セレクタ制御部１１２と、メモ
リ１１４と、を含んで構成する。そして、クロックＸ、
Ｙと同期しているクロックＺに基づきセレクタ制御部１
１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、フ
ァームウェア１０６またはハードウェア１０８とメモリ
１１４との排他的なアクセスを可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる周波数のク
ロックで独立して動作する２種類のハードウェアまたは
ファームウェアからの信号を選択的に出力させる排他ア
クセス制御回路に関し、特に前記２種類のハードウェア
またはファームウェアのうちの何れかを選択して排他的
に一つの記憶手段とのアクセスを可能とするものであ
る。
ロックで独立して動作する２種類のハードウェアまたは
ファームウェアからの信号を選択的に出力させる排他ア
クセス制御回路に関し、特に前記２種類のハードウェア
またはファームウェアのうちの何れかを選択して排他的
に一つの記憶手段とのアクセスを可能とするものであ
る。
【０００２】
【従来の技術】従来、異なる周波数のクロックで独立し
て動作するファームウェア、ハードウェア相互間で信号
の送受信を行う場合には、それぞれの信号の伝送速度が
異なるため、それらの間にデュアルポートメモリを介し
て行っていた。例えば、周波数Ａで動作するファ−ムウ
ェア５０２から周波数Ｂで動作するハードウェア５０４
に対してデータを送る場合、図５に示すように、いった
んファ−ムウェア５０２からのデータをデュアルポート
メモリ５０６に書き込み、ここに書き込まれたデータを
ハードウェア５０４が読み出すことによって行われてい
た。このようにすることで、異なる周波数で動作するフ
ァームウェア、ハードウェア間で信号の送受信が可能で
あった。
て動作するファームウェア、ハードウェア相互間で信号
の送受信を行う場合には、それぞれの信号の伝送速度が
異なるため、それらの間にデュアルポートメモリを介し
て行っていた。例えば、周波数Ａで動作するファ−ムウ
ェア５０２から周波数Ｂで動作するハードウェア５０４
に対してデータを送る場合、図５に示すように、いった
んファ−ムウェア５０２からのデータをデュアルポート
メモリ５０６に書き込み、ここに書き込まれたデータを
ハードウェア５０４が読み出すことによって行われてい
た。このようにすることで、異なる周波数で動作するフ
ァームウェア、ハードウェア間で信号の送受信が可能で
あった。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うにデュアルポートメモリ５０６を用いて信号の送受信
を行う場合、障害の発生を防止するため、ファ−ムウェ
ア５０２とハードウェア５０４が同一のタイミングでデ
ュアルポートメモリ５０６の同一のアドレス領域にアク
セスしないように、アクセスタイミングを制御する機能
等を設ける必要があり、制御回路が複雑で大型になると
ともにコスト高を招くという問題がある。
うにデュアルポートメモリ５０６を用いて信号の送受信
を行う場合、障害の発生を防止するため、ファ−ムウェ
ア５０２とハードウェア５０４が同一のタイミングでデ
ュアルポートメモリ５０６の同一のアドレス領域にアク
セスしないように、アクセスタイミングを制御する機能
等を設ける必要があり、制御回路が複雑で大型になると
ともにコスト高を招くという問題がある。
【０００４】そこで、本発明は、上記のような従来技術
の有する問題点に鑑みなされたものであり、その目的
は、異なる周波数のクロックで独立して動作する２種類
のハードウェアまたはファームウェアとメモリとの排他
的なアクセスを可能とすることで、簡易でコンパクトな
構成の排他アクセス制御回路を提供することにある。
の有する問題点に鑑みなされたものであり、その目的
は、異なる周波数のクロックで独立して動作する２種類
のハードウェアまたはファームウェアとメモリとの排他
的なアクセスを可能とすることで、簡易でコンパクトな
構成の排他アクセス制御回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の排他アクセス制御回路は、異なる周波数の
クロックで独立して動作する２種類のハードウェアまた
はファームウェアと複数のセレクタ手段を備え、前記２
種類のハードウェアまたはファームウェアからの出力信
号を前記セレクタ手段を介して選択して排他的に送出す
るようにした。
め、本発明の排他アクセス制御回路は、異なる周波数の
クロックで独立して動作する２種類のハードウェアまた
はファームウェアと複数のセレクタ手段を備え、前記２
種類のハードウェアまたはファームウェアからの出力信
号を前記セレクタ手段を介して選択して排他的に送出す
るようにした。
【０００６】また、本発明の排他アクセス制御回路は、
記憶手段を備え、この記憶手段を介することにより前記
２種類のハードウェアまたはファームウェア相互間で信
号の送受信を行うようにした。特に、前記記憶手段には
シングルポートメモリを用いることができる。
記憶手段を備え、この記憶手段を介することにより前記
２種類のハードウェアまたはファームウェア相互間で信
号の送受信を行うようにした。特に、前記記憶手段には
シングルポートメモリを用いることができる。
【０００７】さらに、本発明の排他アクセス制御回路
は、前記２種類のハードウェアまたはファームウェアの
うちの一方の動作クロックの周波数をＸ、他の一方の動
作クロックの周波数をＹとしたとき、ＸとｎＹ（ｎは自
然数）との最大公約数を満たす周波数Ｚに基づき前記セ
レクタ手段を動作させ、周波数Ｚの信号レベルが"Ｈｉ
ｇｈ"のときには前記２種類のハードウェアまたはファ
ームウェアのうちの一方からの信号を前記セレクタ手段
より出力させ、周波数Ｚの信号レベルが"Ｌｏｗ"のとき
には前記２種類のハードウェアまたはファームウェアの
うちの他の一方からの信号を前記セレクタ手段より出力
させるようにしている。
は、前記２種類のハードウェアまたはファームウェアの
うちの一方の動作クロックの周波数をＸ、他の一方の動
作クロックの周波数をＹとしたとき、ＸとｎＹ（ｎは自
然数）との最大公約数を満たす周波数Ｚに基づき前記セ
レクタ手段を動作させ、周波数Ｚの信号レベルが"Ｈｉ
ｇｈ"のときには前記２種類のハードウェアまたはファ
ームウェアのうちの一方からの信号を前記セレクタ手段
より出力させ、周波数Ｚの信号レベルが"Ｌｏｗ"のとき
には前記２種類のハードウェアまたはファームウェアの
うちの他の一方からの信号を前記セレクタ手段より出力
させるようにしている。
【０００８】
【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明の排他アク
セス制御回路の構成を示すブロック図である。本発明の
排他アクセス制御回路は、クロック供給パッケージ１０
２、１０４と、ファームウェア１０６と、ハードウェア
１０８と、セレクタ１１０ａ〜１１０ｄと、セレクタ制
御部１１２と、シングルポートメモリ１１４と、を含み
構成される。
て本発明を詳細に説明する。図１は、本発明の排他アク
セス制御回路の構成を示すブロック図である。本発明の
排他アクセス制御回路は、クロック供給パッケージ１０
２、１０４と、ファームウェア１０６と、ハードウェア
１０８と、セレクタ１１０ａ〜１１０ｄと、セレクタ制
御部１１２と、シングルポートメモリ１１４と、を含み
構成される。
【０００９】クロック供給パッケージ１０２は、ファー
ムウェア１０６に対してクロックＸを供給する。また、
クロック供給パッケージ１０２は、ファームウェア１０
６に対して、クロックＸを分周しそれに同期するクロッ
クＺを供給する。クロック供給パッケージ１０４は、ハ
ードウェア１０８に対して、ＰＬＬ制御によりクロック
供給パッケージ１０２から供給されるクロックＸに従属
して同期するクロックＹを供給する。また、クロック供
給パッケージ１０２で生成されたクロックＺはセレクタ
制御部１１２へ供給される。
ムウェア１０６に対してクロックＸを供給する。また、
クロック供給パッケージ１０２は、ファームウェア１０
６に対して、クロックＸを分周しそれに同期するクロッ
クＺを供給する。クロック供給パッケージ１０４は、ハ
ードウェア１０８に対して、ＰＬＬ制御によりクロック
供給パッケージ１０２から供給されるクロックＸに従属
して同期するクロックＹを供給する。また、クロック供
給パッケージ１０２で生成されたクロックＺはセレクタ
制御部１１２へ供給される。
【００１０】ファームウェア１０６から出力される、ア
ドレス信号、データ、ライトイネーブル信号（ＷＥ）お
よびリードイネーブル信号（ＲＥ）は、速度Ｘでそれぞ
れセレクタ１１０ａ〜１１０ｄへ送られる。また、ハー
ドウェア１０８から出力される、アドレス信号、デー
タ、ライトイネーブル信号（ＷＥ）およびリードイネー
ブル信号（ＲＥ）も、同様に速度Ｙでそれぞれセレクタ
１１０ａ〜１１０ｄへ送られる。そして、セレクタ制御
部１１２ではクロックＸ、Ｙに同期したクロックＺに基
づいてセレクタ１１０ａ〜１１０ｄを周期的に切替える
ことで、ファームウェア１０６とメモリ１１４とのアク
セスは速度Ｘで、ハードウェア１０８とメモリ１１４と
のアクセスは速度Ｙで行うことができる。
ドレス信号、データ、ライトイネーブル信号（ＷＥ）お
よびリードイネーブル信号（ＲＥ）は、速度Ｘでそれぞ
れセレクタ１１０ａ〜１１０ｄへ送られる。また、ハー
ドウェア１０８から出力される、アドレス信号、デー
タ、ライトイネーブル信号（ＷＥ）およびリードイネー
ブル信号（ＲＥ）も、同様に速度Ｙでそれぞれセレクタ
１１０ａ〜１１０ｄへ送られる。そして、セレクタ制御
部１１２ではクロックＸ、Ｙに同期したクロックＺに基
づいてセレクタ１１０ａ〜１１０ｄを周期的に切替える
ことで、ファームウェア１０６とメモリ１１４とのアク
セスは速度Ｘで、ハードウェア１０８とメモリ１１４と
のアクセスは速度Ｙで行うことができる。
【００１１】次に、セレクタ１１０ａ〜１１０ｄの具体
的な切替え方法について説明する。例えば、ここで、ク
ロックＸに８．１９２ＭＨｚ、クロックＹに４．８６Ｍ
Ｈｚ、クロックＺに８ＫＨｚの信号をそれぞれ採用する
とする。このとき、ＺはＸとｎＹ（ｎは自然数）の最大
公約数を満足している。
的な切替え方法について説明する。例えば、ここで、ク
ロックＸに８．１９２ＭＨｚ、クロックＹに４．８６Ｍ
Ｈｚ、クロックＺに８ＫＨｚの信号をそれぞれ採用する
とする。このとき、ＺはＸとｎＹ（ｎは自然数）の最大
公約数を満足している。
【００１２】まず、図２に示すように、Ｘ（８．１９２
ＭＨｚ）とＺ（８ＫＨｚ）との関係は、Ｚが１クロック
カウントする間にＸは１０２４クロックカウントし、両
者は同期している。また、図３に示すように、Ｙ（４．
８６ＭＨｚ）とＺ（８ＫＨｚ）との関係は、Ｚが２クロ
ックカウントする間にＹは１２１５クロックカウント
し、両者は同期している。
ＭＨｚ）とＺ（８ＫＨｚ）との関係は、Ｚが１クロック
カウントする間にＸは１０２４クロックカウントし、両
者は同期している。また、図３に示すように、Ｙ（４．
８６ＭＨｚ）とＺ（８ＫＨｚ）との関係は、Ｚが２クロ
ックカウントする間にＹは１２１５クロックカウント
し、両者は同期している。
【００１３】そこで、このような関係を有するＸ、Ｙ、
Ｚを用いれば、図４に示すように、クロックＺのセレク
タ制御部１１２への入力レベルによってセレクタ制御部
１１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、
ファームウェア１０６またはハードウェア１０８とメモ
リ１１４とのアクセスを切替えることができる。具体的
には、Ｘ、Ｙ、Ｚは何れも同期しており、Ｚが１クロッ
クカウントする間にＸは１０２４クロックカウントし、
Ｚが２クロックカウントする間にＹは１２１５クロック
カウントするという関係を利用する。すなわち、クロッ
クＺが"Ｈｉｇｈ"レベルでセレクタ制御部１１２へ入力
したときは、セレクタ制御部１１２はファームウェア１
０６が排他的にメモリ１１４とアクセスできるようにセ
レクタ１１０ａ〜１１０ｄを切替える。一方、クロック
Ｚが"Ｌｏｗ"レベルでセレクタ制御部１１２へ入力した
ときは、セレクタ制御部１１２はハードウェア１０８が
排他的にメモリ１１４とアクセスできるようにセレクタ
１１０ａ〜１１０ｄを切替える。したがって、メモリ１
１４に対し、ファームウェア１０６またはハードウェア
１０８は排他的にアクセスすることが可能となる。
Ｚを用いれば、図４に示すように、クロックＺのセレク
タ制御部１１２への入力レベルによってセレクタ制御部
１１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、
ファームウェア１０６またはハードウェア１０８とメモ
リ１１４とのアクセスを切替えることができる。具体的
には、Ｘ、Ｙ、Ｚは何れも同期しており、Ｚが１クロッ
クカウントする間にＸは１０２４クロックカウントし、
Ｚが２クロックカウントする間にＹは１２１５クロック
カウントするという関係を利用する。すなわち、クロッ
クＺが"Ｈｉｇｈ"レベルでセレクタ制御部１１２へ入力
したときは、セレクタ制御部１１２はファームウェア１
０６が排他的にメモリ１１４とアクセスできるようにセ
レクタ１１０ａ〜１１０ｄを切替える。一方、クロック
Ｚが"Ｌｏｗ"レベルでセレクタ制御部１１２へ入力した
ときは、セレクタ制御部１１２はハードウェア１０８が
排他的にメモリ１１４とアクセスできるようにセレクタ
１１０ａ〜１１０ｄを切替える。したがって、メモリ１
１４に対し、ファームウェア１０６またはハードウェア
１０８は排他的にアクセスすることが可能となる。
【００１４】このように、本発明では、クロックＺの"
Ｈｉｇｈ"または"Ｌｏｗ"レベルにより時間を分割して
ファームウェア１０６またはハードウェア１０８とメモ
リ１１４との排他的なアクセスを可能としているため、
ファームウェア１０６の制御とハードウェア１０８の制
御が競合してそれぞれのデータ同士が衝突して破壊され
るといった不具合も生じない。
Ｈｉｇｈ"または"Ｌｏｗ"レベルにより時間を分割して
ファームウェア１０６またはハードウェア１０８とメモ
リ１１４との排他的なアクセスを可能としているため、
ファームウェア１０６の制御とハードウェア１０８の制
御が競合してそれぞれのデータ同士が衝突して破壊され
るといった不具合も生じない。
【００１５】以上のように、本発明の排他アクセス制御
回路では、クロックＺのみでファームウェア１０６また
はハードウェア１０８とメモリ１１４との排他的なアク
セス時間を分割することができる。したがって、アクセ
スタイミングを制御する機能や制御の競合を防止するた
めの競合シーケンサ等が不要であり、回路構成の簡略
化、コンパクト化が図られ、コストの低減が達成され
る。さらに、従来の方法ではデュアルポートメモリが不
可欠であったのに対し、本発明ではシングルポートメモ
リが使用できることからも低コスト化が一層推進され
る。
回路では、クロックＺのみでファームウェア１０６また
はハードウェア１０８とメモリ１１４との排他的なアク
セス時間を分割することができる。したがって、アクセ
スタイミングを制御する機能や制御の競合を防止するた
めの競合シーケンサ等が不要であり、回路構成の簡略
化、コンパクト化が図られ、コストの低減が達成され
る。さらに、従来の方法ではデュアルポートメモリが不
可欠であったのに対し、本発明ではシングルポートメモ
リが使用できることからも低コスト化が一層推進され
る。
【００１６】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、メモリを介したファームウェア同士、ハードウェア
同士のデータ等の送受信も可能である。また、動作クロ
ックも、前述した条件を満たせば、用いるファームウェ
アやハードウェアの特性に最適な周波数のクロックの選
定が可能である。
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、メモリを介したファームウェア同士、ハードウェア
同士のデータ等の送受信も可能である。また、動作クロ
ックも、前述した条件を満たせば、用いるファームウェ
アやハードウェアの特性に最適な周波数のクロックの選
定が可能である。
【００１７】
【発明の効果】以上の如く本発明によれば、異なる周波
数のクロックで独立して動作する２種類のハードウェア
またはファームウェアとメモリとの排他的なアクセスを
可能とすることで、簡易でコンパクトな構成の排他アク
セス制御回路を提供できる。
数のクロックで独立して動作する２種類のハードウェア
またはファームウェアとメモリとの排他的なアクセスを
可能とすることで、簡易でコンパクトな構成の排他アク
セス制御回路を提供できる。
【図１】本発明の排他アクセス制御回路の構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の排他アクセス制御回路に採用するクロ
ックＸとクロックＺとのタイミングを示すタンミングチ
ャートである。
ックＸとクロックＺとのタイミングを示すタンミングチ
ャートである。
【図３】本発明の排他アクセス制御回路に採用するクロ
ックＹとクロックＺとのタイミングを示すタンミングチ
ャートである。
ックＹとクロックＺとのタイミングを示すタンミングチ
ャートである。
【図４】本発明の排他アクセス制御回路の動作説明をす
るためのタイミングチャートである。
るためのタイミングチャートである。
【図５】従来方法による、異なる周波数のクロックで独
立して動作するファームウェア、ハードウェア間で信号
の送受信を行う簡略構成を示すブロック図である。
立して動作するファームウェア、ハードウェア間で信号
の送受信を行う簡略構成を示すブロック図である。
１０２、１０４ クロック供給パッケージ １０６、５０２ ファームウェア １０８、５０４ ハードウェア １１０ａ〜１１０ｄ セレクタ １１２ セレクタ制御部 １１４ シングルポートメモリ ５０６ デュアルポートメモリ
Claims (4)
- 【請求項１】 異なる周波数のクロックで独立して動作
する２種類のハードウェアまたはファームウェアと複数
のセレクタ手段を備え、 前記２種類のハードウェアまたはファームウェアからの
出力信号を前記セレクタ手段を介して選択して排他的に
送出するようにしたことを特徴とする排他アクセス制御
回路。 - 【請求項２】 記憶手段を備え、この記憶手段を介する
ことにより前記２種類のハードウェアまたはファームウ
ェア相互間で信号の送受信を行うようにしたことを特徴
とする請求項１に記載の排他アクセス制御回路。 - 【請求項３】 前記記憶手段は、シングルポートメモリ
であることを特徴とする請求項２に記載の排他アクセス
制御回路。 - 【請求項４】 前記２種類のハードウェアまたはファー
ムウェアのうちの一方の動作クロックの周波数をＸ、他
の一方の動作クロックの周波数をＹとしたとき、 ＸとｎＹ（ｎは自然数）との最大公約数を満たす周波数
Ｚに基づき前記セレクタ手段を動作させ、 周波数Ｚの信号レベルが"Ｈｉｇｈ"のときには前記２種
類のハードウェアまたはファームウェアのうちの一方か
らの信号を前記セレクタ手段より出力させ、 周波数Ｚの信号レベルが"Ｌｏｗ"のときには前記２種類
のハードウェアまたはファームウェアのうちの他の一方
からの信号を前記セレクタ手段より出力させるようにし
たことを特徴とする請求項１ないし３の何れかに記載の
排他アクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079855A JP2002278826A (ja) | 2001-03-21 | 2001-03-21 | 排他アクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079855A JP2002278826A (ja) | 2001-03-21 | 2001-03-21 | 排他アクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002278826A true JP2002278826A (ja) | 2002-09-27 |
Family
ID=18936225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001079855A Pending JP2002278826A (ja) | 2001-03-21 | 2001-03-21 | 排他アクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002278826A (ja) |
-
2001
- 2001-03-21 JP JP2001079855A patent/JP2002278826A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050719 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080219 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110802 |