JP2563888B2 - 高周波低電力ｃｍｏｓ回路 - Google Patents

高周波低電力ｃｍｏｓ回路

Info

Publication number
JP2563888B2
JP2563888B2 JP5517488A JP51748893A JP2563888B2 JP 2563888 B2 JP2563888 B2 JP 2563888B2 JP 5517488 A JP5517488 A JP 5517488A JP 51748893 A JP51748893 A JP 51748893A JP 2563888 B2 JP2563888 B2 JP 2563888B2
Authority
JP
Japan
Prior art keywords
signal
clock signal
clock
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5517488A
Other languages
English (en)
Other versions
JPH06510648A (ja
Inventor
リー、ロバート・エイチ・ジェイ
ケニー、ジョン・デー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SAARASU ROJITSUKU Inc
Original Assignee
SAARASU ROJITSUKU Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SAARASU ROJITSUKU Inc filed Critical SAARASU ROJITSUKU Inc
Publication of JPH06510648A publication Critical patent/JPH06510648A/ja
Application granted granted Critical
Publication of JP2563888B2 publication Critical patent/JP2563888B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)
  • Logic Circuits (AREA)
  • General Induction Heating (AREA)
  • Power Sources (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 技術分野 本発明はCMOS論理およびメモリ回路、特に低電力では
あるが高周波で動作するマイクロプロセッサ等で使用さ
れる回路およびこのような回路を低電力と高い実効周波
数で動作する方法に関する。
背景技術 多数の高性能のマイクロプロセッサがベースのコンピ
ュータシステムでは、コンピュータシステムクロック速
度は通常保持サイクルとメモリサイクルのような種々の
システムサイクル回数よりも高速である。これは例えば
比較的低速の周辺バスをアクセスするときのIBM PC-AT
の構造のようなコンピュータシステム構造で特に問題が
ある。（このようなアクセスは“ATサイクル”と呼ばれ
る）。このような比較的低速のサイクルタイプの期間
中、CPU（マイクロプロセッサ）は便宜的にCPUクロック
が同一の（高速）速度で動作される待機状態で保持され
る。この問題は（マイクロプロセッサのような）CMOS回
路において、電力消費が直接クロック周波数に比例する
ことである。従ってCPUクロックがこのときに有用な機
能を行わないので、CPUが待機状態に保持されながら十
分な速度でCPUの走行を維持するため動作のこのモード
は貴重な電力（特にコンピュータシステムで動作される
電池）を浪費する。インテル社の486マイクロプロセッ
サのようなCPUは33MHzの動作周波数で約４ワットの電力
を消費する。
発明の解決しようとする課題 本発明の目的は、電力消費を減少するために選択され
た動作期間中にCPUクロックの速度をダイナミックに低
下することが可能であり、しかも高周波数のクロックエ
ッジの正確性を維持することのできるクロック回路を提
供することである。
課題解決のための手段 本発明によるクロック回路は、論理回路を駆動するの
に適した第１のクロック信号を生成する手段と、論理回
路を駆動するのに適し、第１のクロック信号よりも低い
周波数を有する第２のクロック信号を生成する手段と、
第１のクロック信号または第２のクロック信号の一方を
選択するマルチプレクサと、第１のクロック信号を受信
する入力部と、この第１のクロック信号の周波数に対応
した周波数の出力信号を出力し、マルチプレクサの第１
の入力部に接続された出力部とを有する第１のフリップ
フロップと、第２のクロック信号を受信する入力部と、
この第２のクロック信号の周波数に対応した周波数の出
力信号を出力し、マルチプレクサの第２の入力部に接続
された出力部とを有する第２のフリップフロップと、第
２のクロック信号の利用を示す入力制御信号に応答して
第１の状態の出力信号を生成する第１の論理ゲートと、
この第１の論理ゲートの第１の状態の出力信号を受信す
る入力部と、この第１の論理ゲートの第１の状態の出力
信号から導出された制御信号を出力し、マルチプレクサ
の選択入力部に接続されている出力部とを有する第３の
フリップフロップと、第１、第２、および第３のフリッ
プフロップをクロックするクロック信号源とを具備し、
クロック信号源の発生するクロック信号によって第１、
第２、および第３のフリップフロップの出力においてそ
れら３つのフリップフロップのそれぞれの入力信号の周
波数に対応した周波数の出力信号が出力されることを特
徴とする。
本発明においては、上記のような構成により高速およ
び低速の第１および第２のクロック信号がクロック信号
源の発生するクロック信号に同期した状態で切替えられ
るから、システムがランダムに高速から低速に切換えら
れてもそれに応じて同期してクロック信号を切替えるこ
とができる。
したがって従来のように待機させる必要がなくなるか
ら電力消費を大幅に減少させることが可能になる。それ
故、本発明を利用すれば、HLDA（保持）、CPUWAIT（待
機）、ATCYCLE（選択されたIBM PC-ATサイクル）のよう
な選択された動作期間中にCPUクロックの速度をダイナ
ミックに低下させることが可能になる。しかもCPUクロ
ックは高周波数のクロックエッジの正確性を維持し、故
障または標準以下のパルス幅を防止するために正確な同
期制御で最小の可能な周波数まで速度を低下される。例
えばATCYCLE期間中、CPUクロックはダイナミックに2MHz
に速度が低下され、結果は33MHzにおける４ワットから1
/4ワットまで電力消費の減少が生じる。CPUクロックの
このダイナミックな速度低下はシステム性能を減少せず
に総合的な平均的な電力消費を著しく減少する。この電
力節約はシステムの熱発生を著しく減少させ、電池とシ
ステム寿命を増加させることができる。
本発明は、添付の図面と共に後述の詳細な説明によっ
て十分に理解されるてあろう。
図面の簡単な説明 図１はある動作期間中にマイクロプロセッサのような
CMOS回路の動作周波数を減少させるための本発明の回路
を示している。
図２は図１で示された回路の動作と関連する波形を示
している。
発明の実施の最良モード 図１で示されているように、本発明は３つの負のエッ
ジでトリガーされるＤフリップフロップ（DFF）11,12,1
3を具備している。３つの全てのフリップフロップ11,1
2,13は導線35上の同じクロック信号CK2Xにより０クロッ
クされる。第１のＤフリップフロップ11のデータ入力Ｄ
は制御信号CKFASTがフリップフロップ11に伝送される入
力端子30に接続される。信号CKFAST（図２で示されてい
る）は２つの信号（CKFASTとCK2X）が論理的に共にアン
ド処理されるときCK2Xの正パルス（図２で示されてい
る）の幅を２倍にする程の高さで故障またはパルス幅の
歪みを阻止するために１つおきのパルスの両端部にわた
るパルスエネーブル制御信号である。
第２のＤフリップフロップ12のデータ入力端子Ｄは信
号CKSLOWを伝送する入力端子31に接続される。信号CKSL
OW（図２で示されている）はCKSLOWがCKFASTよりもより
はるかに少ないエネーブルパルスを有する点を除いてCK
FASTに類似した別のパレスエネーブル制御信号である。
第３のＤフリップフロップ13のデータ入力端子ＤはORゲ
ート16の出力端子38に接続されている。Ｄフリップフロ
ップ13はマイクロプロセッサシステムを駆動するのにそ
れぞれ使用するための導線30,31上の高速対低速のクロ
ック信号を（マルチプレクサ14により）選択する。
Ｄフリップフロップ11,12からの出力信号は導線36,37
上でそれぞれマルチプレクサ14の入力Ａ、Ｂに伝送され
る。マルチプレクサ14はＤフリップフロップ13からの出
力導線40の信号によりセットされる。Ｄフリップフロッ
プ13からの導線40上の信号が高いとき（図２で示されて
いるように）マルチプレクサ14は導線37上の低速のクロ
ック信号をＤフリップフロップ12からマルチプレクサ14
B入力端子まで伝送し、出力端子41上でパルス41-3をCLK
OUT信号の部分として伝送する。Ｄフリップフロップ13
からの出力信号が低いときＤフリップフロップ11からの
出力導線36上の信号（入力導線30上のCKFAST信号に周波
数において対応する）は導線36上でマルチプレクサ14の
入力端子Ａを通ってマルチプレクサ14の出力端子39に伝
送される。ANDゲート15のＢ入力導線に接続された導線3
5上の信号CK2Xが高く、図２で示されているようにパル
ス41-1,41-2,41-5,41-6により表される高周波数CLKOUT
信号を出力導線41で生成するとき、この信号はANDゲー
ト15を通って伝送される。この例ではＤフリップフロッ
プ13からの導線40上の低出力信号期間中CLKOUT周波数は
導線35上のクロック信号CK2Xの半分の周波数であること
に注意すべきである。しかし単に“CKFAST"トグルより
も高く維持することにより“CLKOUT"がCK2X周波数に同
一にすることに注意すべきである。
３つの全てのフリップフロップ11,12,13は入力クロッ
ク信号CK2Xの下降エッジでクロックされる。結果として
端子41上のCLKOUT信号はＤフリップフロップ11,12,13と
マルチプレクサ14を通る伝播遅延がCK2Xが高レベルに戻
る前に端子39で設定されるように信号CK2Xの次の半サイ
クルに対して低く保持される。これは端子41上のCKOUT
信号が低速と高速周波数の間で前後してダイナミックに
スイッチされる一方で出力端子41のCLKOUTパルス幅の一
貫した正確性を確実にする。
図１の回路は３つの入力ORゲート16も含む。ORゲート
16の３つの入力導線32,33,34はそれぞれ制御信号ATCYCL
E、HLDA、CPUWAITを伝送し、それぞれCPUクロック信号C
LKOUTが指令特性の総合的な速度を劣化することなく同
時に多大な電力を節約して低速されることができるよう
にCPUは低速サイクルにあることを示す。
３つの全ての導線32,33,34の信号が低いときORゲート
16の出力端子38の出力信号が低く、それ故マルチプレク
サ14の出力端子39の出力信号はＤフリップフロップ11の
出力導線36の信号と同じ周波数であり、これは高速のク
ロック信号CKFAST30と同一の周波数である。
導線32,33,34の３つの入力信号のいずれかが高いと
き、導線38のORゲート16からの出力信号が高くなり、従
ってＤフリップフロップ13からの端子40の出力信号が導
線35上のクロック信号CK2Xにより生成される次のクロッ
クパルスの下降エッジで高レベルにされる。Ｄフリップ
フロップ13からの導線40の高レベル信号はマルチプレク
サ14のＢ入力に接続された導線37上に入力信号をマルチ
プレクサ14からの出力端子39に伝送するためにマルチプ
レクサ14を付勢する。導線39上の信号はＤフリップフロ
ップ12からの出力導線に接続された導線37上の信号と同
一でありこれは出力導線41への伝送のために低速のクロ
ック信号CKSLOWを選択する。
回路は２入力ANDゲート15も使用する。実効的なパル
スごとのエネーブルである導線39上のマルチプレクサ14
の出力信号はCK2X入力の各正のパルスを選択または不選
択するために導線35上のクロック信号CK2Xとアンド処理
される。選択されたパルスは出力導線41上でマイクロプ
ロセッサ（CPU）または適切な論理回路を駆動するのに
使用される出力信号CLKOUTとして伝送される。
信号CKFASTとCKSLOWは標準的なクロック生成回路を使
用して既知の方法で生成されるが、これらの信号はCPU
チップ自体またはCPUを使用する他の集積回路チップの
いずれか一方で生成されることができる。信号ACTCYCL
E、HLDA、CPUWAITはCPUまたは他の論理回路を駆動する
ために低速のクロック信号の使用を行うものとして示さ
れているが、勿論他の信号または状態は適切に低速クロ
ック出力信号を生成するのに使用されることができる。
低速クロック出力信号CKSLOWの最小周波数はCPUが情報
の損失のないように、またはタイミングの問題および故
障に遭遇しないように動作されることのできる最小周波
数によってのみ制御されることができる。従って論理回
路をリフレッシュするのに必要な限度まで回路の最小の
周波数は回路の情報の損失を防止する程十分リフレッシ
ュされることを許容する。
図２の波形と関連して図１で説明されているクロック
低速回路の動作は、少なくとも動作の高速または低速ク
ロック位相期間中出力信号が導線35上のCK2Xとして示さ
れている総合的なシステムのクロックに同期される点で
独特である。従ってシステムがランダムな方法で高速か
ら低速に切換えられても、入力導線32,33または34のOR
ゲート16への１以上の制御信号の存在に応じて、Ｄフリ
ップフロップ11,12,13と共に導線35上のクロック信号CK
2Xはマルチプレクサ14から出力導線39へのそれぞれ導線
30,31上の高速と低速のクロック信号の伝送を効率的に
同期する。さらに導線35上のクロック信号CK2XはANDゲ
ート15を通る出力導線41への導線39上の信号と同期す
る。従って設定時間または他のシステムの故障による信
号の到着の遅延は補償される。“CLKOUT"信号は“CK2X"
入力クロックに等しい領域から完全に静止状態（停止）
までの周波数範囲にわたっていることに注目すべきであ
る。
典型的な応用では図１の回路はマイクロプロセッサの
クロック端子にインターフェイスするチップセット中に
含まれている。
本発明は１実施例に関連して説明されたが、本発明の
他の実施例は当業者に明白であろう。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−82239（ＪＰ，Ａ) 英国特許2246455（ＧＢ，Ａ) 欧州特許公開348045（ＥＰ，Ａ２)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】論理回路を駆動するのに適した第１のクロ
    ック信号を生成する手段と、 論理回路を駆動するのに適し、前記第１のクロック信号
    よりも低い周波数を有する第２のクロック信号を生成す
    る手段と、 前記第１のクロック信号または前記第２のクロック信号
    の一方を選択するマルチプレクサと、 前記第１のクロック信号を受信する入力部と、この第１
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第１の入力部に接続され
    た出力部とを有する第１のフリップフロップと、 前記第２のクロック信号を受信する入力部と、この第２
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第２の入力部に接続され
    た出力部とを有する第２のフリップフロップと、 第２のクロック信号の利用を示す入力制御信号に応答し
    て第１の状態の出力信号を生成する第１の論理ゲート
    と、 この第１の論理ゲートの前記第１の状態の出力信号を受
    信する入力部と、この第１の論理ゲートの第１の状態の
    出力信号から導出された制御信号を出力し、前記マルチ
    プレクサの選択入力部に接続されている出力部とを有す
    る第３のフリップフロップと、 前記第１、第２、および第３のフリップフロップをクロ
    ックするクロック信号源とを具備し、 前記クロック信号源の発生するクロック信号によって前
    記第１、第２、および第３のフリップフロップの出力に
    おいてそれら３つのフリップフロップのそれぞれの入力
    信号の周波数に対応した周波数の出力信号が出力される
    ことを特徴とするクロック信号を論理回路に供給するた
    めに使用されるクロック回路。
  2. 【請求項２】前記マルチプレクサはその選択入力部に前
    記制御信号が存在しないとき前記第１の入力部に供給さ
    れた前記第１のクロック信号の周波数に対応した周波数
    の前記第１のフリップフロップの出力信号を出力し、前
    記制御信号が存在するとき前記第２の入力部に供給され
    た前記第２のクロック信号の周波数に対応した周波数の
    前記第２のフリップフロップの出力信号を出力するよう
    に構成されている請求項１記載のクロック回路。
  3. 【請求項３】前記第１の論理ゲートは、複数の入力信号
    を受信できるように構成されている請求項１記載のクロ
    ック回路。
  4. 【請求項４】前記マルチプレクサからの出力信号をクロ
    ック回路の出力端子へ前記クロック信号源からのクロッ
    ク信号と同期して伝送する手段を含む請求項１記載のク
    ロック回路。
  5. 【請求項５】前記マルチプレクサからの出力信号を論理
    回路へ前記クロック信号源からのクロック信号と同期し
    て伝送する手段は、 前記マルチプレクサの出力端子に接続された第１の入力
    端子と、前記クロック信号源に接続されて前記クロック
    信号を受信する第２の入力端子とを有するアンドゲート
    を具備し、 このアンドゲートはクロック信号とマルチプレクサの出
    力部の信号が両者とも選択された状況にあるとき前記マ
    ルチプレクサからの信号を前記論理回路に伝送させる請
    求項４記載のクロック回路。
  6. 【請求項６】論理回路を駆動するのに適した第１のクロ
    ック信号を生成する手段と、 論理回路を駆動するのに適し、前記第１のクロック信号
    よりも低い周波数を有する第２のクロック信号を生成す
    る手段と、 前記第１のクロック信号または前記第２のクロック信号
    の一方を選択するマルチプレクサと、 前記第１のクロック信号を受信する入力部と、この第１
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第１の入力部に接続され
    た出力部とを有する第１のフリップフロップと、 前記第２のクロック信号を受信する入力部と、この第２
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第２の入力部に接続され
    た出力部とを有する第２のフリップフロップと、 第２のクロック信号の利用を示す入力制御信号に応答し
    て第１の状態の出力信号を生成する第１の論理ゲート
    と、 この第１の論理ゲートの前記第１の状態の出力信号を受
    信する入力部と、この第１の論理ゲートの第１の状態の
    出力信号から導出された制御信号を出力し、前記マルチ
    プレクサの選択入力部に接続されている出力部とを有す
    る第３のフリップフロップと、 前記第１、第２、および第３のフリップフロップをクロ
    ックするクロック信号源とを具備しているクロック回路
    を使用し、 前記クロック信号源の発生するクロック信号によって前
    記第１、第２、および第３のフリップフロップの出力に
    おいてそれら３つのフリップフロップのそれぞれの入力
    信号の周波数に対応した周波数の出力信号が出力され、 正常の動作期間は第１のクロック信号の周波数である第
    １の周波数で論理回路を動作させ、 付加的な指令または情報の受信期間中に前記論理回路が
    動作において遅延されなければならないことを指示する
    制御信号の受信に応答して前記第２のクロック信号の周
    波数である第２の周波数で前記論理回路を動作させるこ
    とを特徴とする論理回路の消費電力の減少方法。
JP5517488A 1992-03-27 1993-03-25 高周波低電力ｃｍｏｓ回路 Expired - Lifetime JP2563888B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US858,834 1992-03-27
US07/858,834 US5254888A (en) 1992-03-27 1992-03-27 Switchable clock circuit for microprocessors to thereby save power
PCT/US1993/002461 WO1993020618A1 (en) 1992-03-27 1993-03-25 High frequency, low power, cmos circuit

Publications (2)

Publication Number Publication Date
JPH06510648A JPH06510648A (ja) 1994-11-24
JP2563888B2 true JP2563888B2 (ja) 1996-12-18

Family

ID=25329312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5517488A Expired - Lifetime JP2563888B2 (ja) 1992-03-27 1993-03-25 高周波低電力ｃｍｏｓ回路

Country Status (11)

Country Link
US (1) US5254888A (ja)
EP (1) EP0598860B1 (ja)
JP (1) JP2563888B2 (ja)
AT (1) ATE143541T1 (ja)
CA (1) CA2110048A1 (ja)
DE (1) DE69305049T2 (ja)
DK (1) DK0598860T3 (ja)
ES (1) ES2095046T3 (ja)
GR (1) GR3021719T3 (ja)
TW (1) TW423670U (ja)
WO (1) WO1993020618A1 (ja)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570845B2 (ja) * 1988-05-27 1997-01-16 セイコーエプソン株式会社 情報処理装置
US5446904A (en) * 1991-05-17 1995-08-29 Zenith Data Systems Corporation Suspend/resume capability for a protected mode microprocessor
US5652890A (en) * 1991-05-17 1997-07-29 Vantus Technologies, Inc. Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode
US5394527A (en) * 1991-05-17 1995-02-28 Zenith Data Systems Corporation Method and apparatus facilitating use of a hard disk drive in a computer system having suspend/resume capability
US6193422B1 (en) * 1992-04-03 2001-02-27 Nec Corporation Implementation of idle mode in a suspend/resume microprocessor system
US5537660A (en) * 1992-04-17 1996-07-16 Intel Corporation Microcontroller having selectable bus timing modes based on primary and secondary clocks for controlling the exchange of data with memory
US5404459A (en) * 1992-07-21 1995-04-04 Advanced Micro Devices Serial interface module and method in which the clock is only activated to send a predetermined number of data bits
US5457414A (en) * 1992-12-22 1995-10-10 At&T Ipm Corp. Power supply loss sensor
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
US5587675A (en) * 1993-08-12 1996-12-24 At&T Global Information Solutions Company Multiclock controller
US6052792A (en) * 1993-08-24 2000-04-18 Mensch, Jr.; William D. Power management and program execution location management system for CMOS microcomputer
US7216064B1 (en) * 1993-09-21 2007-05-08 Intel Corporation Method and apparatus for programmable thermal sensor for an integrated circuit
US5483102A (en) * 1994-05-12 1996-01-09 Intel Corporation Employing on die temperature sensors and fan-heatsink failure signals to control power dissipation
US5752011A (en) 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
US5615376A (en) * 1994-08-03 1997-03-25 Neomagic Corp. Clock management for power reduction in a video display sub-system
JP3475510B2 (ja) * 1994-08-09 2003-12-08 ヤマハ株式会社 省電力機能付き集積回路
US5583461A (en) * 1994-09-19 1996-12-10 Advanced Micro Devices, Inc. Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse
US5754436A (en) * 1994-12-22 1998-05-19 Texas Instruments Incorporated Adaptive power management processes, circuits and systems
US5771373A (en) * 1994-12-22 1998-06-23 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5729720A (en) * 1994-12-22 1998-03-17 Texas Instruments Incorporated Power management masked clock circuitry, systems and methods
US5754837A (en) * 1994-12-22 1998-05-19 Texas Instruments Incorporated Clock control circuits, systems and methods
EP0727728A1 (en) * 1995-02-15 1996-08-21 International Business Machines Corporation Computer system power management
US5852737A (en) * 1995-04-24 1998-12-22 National Semiconductor Corporation Method and apparatus for operating digital static CMOS components in a very low voltage mode during power-down
US5815736A (en) * 1995-05-26 1998-09-29 National Semiconductor Corporation Area and time efficient extraction circuit
US5659712A (en) * 1995-05-26 1997-08-19 National Semiconductor Corporation Pipelined microprocessor that prevents the cache from being read when the contents of the cache are invalid
EP0772819B1 (en) * 1995-05-26 2001-11-07 National Semiconductor Corporation Apparatus and method for efficiently determining addresses for misaligned data stored in memory
US5717909A (en) * 1995-05-26 1998-02-10 National Semiconductor Corporation Code breakpoint decoder
KR100403405B1 (ko) * 1995-05-26 2004-03-30 내셔널 세미콘덕터 코포레이션 분산형버스액세스및제어조정에따라다수개의내부신호버스를공유하는다수개의회로기능요소를갖는집적회로
US5680564A (en) * 1995-05-26 1997-10-21 National Semiconductor Corporation Pipelined processor with two tier prefetch buffer structure and method with bypass
US5821910A (en) * 1995-05-26 1998-10-13 National Semiconductor Corporation Clock generation circuit for a display controller having a fine tuneable frame rate
US5541935A (en) * 1995-05-26 1996-07-30 National Semiconductor Corporation Integrated circuit with test signal buses and test control circuits
US5754460A (en) * 1995-05-26 1998-05-19 National Semiconductor Corporation Method for performing signed division
US5699506A (en) * 1995-05-26 1997-12-16 National Semiconductor Corporation Method and apparatus for fault testing a pipelined processor
US5731812A (en) * 1995-05-26 1998-03-24 National Semiconductor Corp. Liquid crystal display (LCD) protection circuit
US5900886A (en) * 1995-05-26 1999-05-04 National Semiconductor Corporation Display controller capable of accessing an external memory for gray scale modulation data
US5692146A (en) * 1995-05-26 1997-11-25 National Semiconductor Corporation Method of implementing fast 486TM microprocessor compatible string operations
US5696994A (en) * 1995-05-26 1997-12-09 National Semiconductor Corporation Serial interface having control circuits for enabling or disabling N-channel or P-channel transistors to allow for operation in two different transfer modes
US5710939A (en) * 1995-05-26 1998-01-20 National Semiconductor Corporation Bidirectional parallel data port having multiple data transfer rates, master, and slave operation modes, and selective data transfer termination
US5583453A (en) * 1995-05-26 1996-12-10 National Semiconductor Corporation Incrementor/decrementor
US5598112A (en) * 1995-05-26 1997-01-28 National Semiconductor Corporation Circuit for generating a demand-based gated clock
US5652718A (en) * 1995-05-26 1997-07-29 National Semiconductor Corporation Barrel shifter
US5655139A (en) * 1995-05-26 1997-08-05 National Semiconductor Corporation Execution unit architecture to support X86 instruction set and X86 segmented addressing
US5682339A (en) * 1995-05-26 1997-10-28 National Semiconductor Corporation Method for performing rotate through carry using a 32 bit barrel shifter and counter
US5752269A (en) * 1995-05-26 1998-05-12 National Semiconductor Corporation Pipelined microprocessor that pipelines memory requests to an external memory
US5805923A (en) * 1995-05-26 1998-09-08 Sony Corporation Configurable power management system having a clock stabilization filter that can be enabled or bypassed depending upon whether a crystal or can oscillator is used
US5612637A (en) * 1995-05-26 1997-03-18 National Semiconductor Corporation Supply and interface configurable input/output buffer
US5546353A (en) * 1995-05-26 1996-08-13 National Semiconductor Corporation Partitioned decode circuit for low power operation
US6237074B1 (en) 1995-05-26 2001-05-22 National Semiconductor Corp. Tagged prefetch and instruction decoder for variable length instruction set and method of operation
US5617543A (en) * 1995-05-26 1997-04-01 National Semiconductor Corporation Non-arithmetical circular buffer cell availability status indicator circuit
US5831877A (en) * 1995-05-26 1998-11-03 National Semiconductor Corporation Bit searching through 8, 16, or 32 bit operands using a 32 bit data path
WO1996038773A2 (en) * 1995-05-26 1996-12-05 National Semiconductor Corporation Integrated primary bus and secondary bus controller with reduced pin count
US5826106A (en) * 1995-05-26 1998-10-20 National Semiconductor Corporation High performance multifunction direct memory access (DMA) controller
US5687102A (en) * 1995-05-26 1997-11-11 National Semiconductor Corp. Double precision (64 bit) shift operations using a 32 bit data path
US5649147A (en) * 1995-05-26 1997-07-15 National Semiconductor Corporation Circuit for designating instruction pointers for use by a processor decoder
US5901322A (en) * 1995-06-22 1999-05-04 National Semiconductor Corporation Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache
US5825648A (en) * 1996-03-26 1998-10-20 Casio Phonemate, Inc. Backup system for a time of day clock in an electronic device
JP3528413B2 (ja) * 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
US5789952A (en) * 1996-05-01 1998-08-04 Cypress Semiconductor Corporation Anti-lock CPU clock control method, circuit and apparatus
JP3191720B2 (ja) * 1997-04-11 2001-07-23 日本電気株式会社 マルチプレクサ
US6928559B1 (en) * 1997-06-27 2005-08-09 Broadcom Corporation Battery powered device with dynamic power and performance management
US6271701B1 (en) * 1999-05-14 2001-08-07 Analog Devices, Inc. Resetting flip-flop structures and methods for high-rate trigger generation and event monitoring
US6166991A (en) 1999-11-03 2000-12-26 Cypress Semiconductor Corp. Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit
JP3301422B2 (ja) * 1999-11-08 2002-07-15 日本電気株式会社 ディスプレイの駆動方法及びその回路
US7260731B1 (en) 2000-10-23 2007-08-21 Transmeta Corporation Saving power when in or transitioning to a static mode of a processor
US6988215B2 (en) * 2001-09-14 2006-01-17 Medtronic, Inc. Method and apparatus for synchronization of clock domains
US7085952B2 (en) * 2001-09-14 2006-08-01 Medtronic, Inc. Method and apparatus for writing data between fast and slow clock domains
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
US6975145B1 (en) * 2003-06-02 2005-12-13 Xilinx, Inc. Glitchless dynamic multiplexer with synchronous and asynchronous controls
US7129765B2 (en) 2004-04-30 2006-10-31 Xilinx, Inc. Differential clock tree in an integrated circuit
US7696290B2 (en) * 2004-12-03 2010-04-13 Crompton Corporation Aromatic sulfonic acids, amines, and nitrophenols in combination with nitroxyl radical-containing compounds or C-nitrosanilines as polymerization inhibitors
US8456193B2 (en) 2010-09-17 2013-06-04 Qualcomm Incorporated Integrated circuit leakage power reduction using enhanced gated-Q scan techniques
US8909509B2 (en) 2010-10-01 2014-12-09 Rockwell Automation Technologies, Inc. Dynamically selecting master clock to manage non-linear simulation clocks
US9225322B2 (en) 2013-12-17 2015-12-29 Micron Technology, Inc. Apparatuses and methods for providing clock signals

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2246455A (en) 1990-07-23 1992-01-29 Philips Electronic Associated Altering the rate at which digital circuitry operates

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5881334A (ja) * 1981-11-11 1983-05-16 Hitachi Ltd 情報処理装置
US4835681A (en) * 1984-06-27 1989-05-30 Compaq Computer Corporation Personal computer having normal and high speed execution modes
US4727491A (en) * 1984-06-27 1988-02-23 Compaq Computer Corporation Personal computer having normal and high speed execution modes
US4748417A (en) * 1985-02-05 1988-05-31 Siemens Aktiengesellschaft Method and circuit arrangement for switching a clock-controlled device having a plurality of operating statuses
GB8615399D0 (en) * 1986-06-24 1986-07-30 Int Computers Ltd Switching circuit
JP2643146B2 (ja) * 1987-05-14 1997-08-20 ソニー株式会社 マイクロコンピュータのクロック生成回路
JP2570845B2 (ja) * 1988-05-27 1997-01-16 セイコーエプソン株式会社 情報処理装置
US4965524A (en) * 1988-06-09 1990-10-23 National Semiconductor Corp. Glitch free clock select
US5155380A (en) * 1991-04-12 1992-10-13 Acer Incorporated Clock switching circuit and method for preventing glitch during switching

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2246455A (en) 1990-07-23 1992-01-29 Philips Electronic Associated Altering the rate at which digital circuitry operates

Also Published As

Publication number Publication date
CA2110048A1 (en) 1993-10-14
DK0598860T3 (ja) 1997-03-17
EP0598860B1 (en) 1996-09-25
JPH06510648A (ja) 1994-11-24
WO1993020618A1 (en) 1993-10-14
GR3021719T3 (en) 1997-02-28
DE69305049T2 (de) 1997-02-06
ES2095046T3 (es) 1997-02-01
TW423670U (en) 2001-02-21
US5254888A (en) 1993-10-19
EP0598860A4 (en) 1994-10-05
ATE143541T1 (de) 1996-10-15
EP0598860A1 (en) 1994-06-01
DE69305049D1 (de) 1996-10-31

Similar Documents

Publication Publication Date Title
JP2563888B2 (ja) 高周波低電力ｃｍｏｓ回路
KR100329344B1 (ko) 전원관리장치및방법
EP1451666B1 (en) Glitch free clock selection switch
US6204695B1 (en) Clock-gating circuit for reducing power consumption
US5652536A (en) Non-glitch clock switching circuit
US5535377A (en) Method and apparatus for low latency synchronization of signals having different clock speeds
US7865749B2 (en) Method and apparatus for dynamic system-level frequency scaling
US6079022A (en) Method and apparatus for dynamically adjusting the clock speed of a bus depending on bus activity
JPH04273506A (ja) マルチクロック同期プロセッサユニット
US6819150B1 (en) Method and apparatus for quick clock swapping using much slower asynchronous clock for power savings
US5564042A (en) Asynchronous clock switching between first and second clocks by extending phase of current clock and switching after a predetermined time and appropriated transitions
US5117443A (en) Method and apparatus for operating at fractional speeds in synchronous systems
KR20030064376A (ko) 클럭이 전송되는 ｉ/ｏ 시스템을 위한 효율적인 클럭 시작및 정지 장치
US10587265B2 (en) Semiconductor device and semiconductor system
US5197126A (en) Clock switching circuit for asynchronous clocks of graphics generation apparatus
US6675249B2 (en) Information processing equipment and information processing system
JP2000347761A (ja) 制御回路
US6292038B1 (en) Smooth clock switching for power managed PCI adapters
US20040150426A1 (en) Time borrowing using dynamic clock shift for bus speed performance
EP0633518A1 (en) Circuit for generating modular clocking signals
JP3894337B2 (ja) 同期式半導体メモリ装置
JPH1185304A (ja) クロック入力制御回路
US6453373B1 (en) Method and apparatus for differential strobing
JP3166828B2 (ja) 半導体メモリ装置
KR100284990B1 (ko) 1/4 싸이클 증가의 스트레치 클럭을 발생하기 위한 회로 및 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 16