JP2563888B2 - 高周波低電力ｃｍｏｓ回路 - Google Patents

高周波低電力ｃｍｏｓ回路

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JP2563888B2
JP2563888B2 JP5517488A JP51748893A JP2563888B2 JP 2563888 B2 JP2563888 B2 JP 2563888B2 JP 5517488 A JP5517488 A JP 5517488A JP 51748893 A JP51748893 A JP 51748893A JP 2563888 B2 JP2563888 B2 JP 2563888B2
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Description

【発明の詳細な説明】 技術分野 本発明はCMOS論理およびメモリ回路、特に低電力では
あるが高周波で動作するマイクロプロセッサ等で使用さ
れる回路およびこのような回路を低電力と高い実効周波
数で動作する方法に関する。
背景技術 多数の高性能のマイクロプロセッサがベースのコンピ
ュータシステムでは、コンピュータシステムクロック速
度は通常保持サイクルとメモリサイクルのような種々の
システムサイクル回数よりも高速である。これは例えば
比較的低速の周辺バスをアクセスするときのIBM PC-AT
の構造のようなコンピュータシステム構造で特に問題が
ある。（このようなアクセスは“ATサイクル”と呼ばれ
る）。このような比較的低速のサイクルタイプの期間
中、CPU（マイクロプロセッサ）は便宜的にCPUクロック
が同一の（高速）速度で動作される待機状態で保持され
る。この問題は（マイクロプロセッサのような）CMOS回
路において、電力消費が直接クロック周波数に比例する
ことである。従ってCPUクロックがこのときに有用な機
能を行わないので、CPUが待機状態に保持されながら十
分な速度でCPUの走行を維持するため動作のこのモード
は貴重な電力（特にコンピュータシステムで動作される
電池）を浪費する。インテル社の486マイクロプロセッ
サのようなCPUは33MHzの動作周波数で約４ワットの電力
を消費する。
発明の解決しようとする課題 本発明の目的は、電力消費を減少するために選択され
た動作期間中にCPUクロックの速度をダイナミックに低
下することが可能であり、しかも高周波数のクロックエ
ッジの正確性を維持することのできるクロック回路を提
供することである。
課題解決のための手段 本発明によるクロック回路は、論理回路を駆動するの
に適した第１のクロック信号を生成する手段と、論理回
路を駆動するのに適し、第１のクロック信号よりも低い
周波数を有する第２のクロック信号を生成する手段と、
第１のクロック信号または第２のクロック信号の一方を
選択するマルチプレクサと、第１のクロック信号を受信
する入力部と、この第１のクロック信号の周波数に対応
した周波数の出力信号を出力し、マルチプレクサの第１
の入力部に接続された出力部とを有する第１のフリップ
フロップと、第２のクロック信号を受信する入力部と、
この第２のクロック信号の周波数に対応した周波数の出
力信号を出力し、マルチプレクサの第２の入力部に接続
された出力部とを有する第２のフリップフロップと、第
２のクロック信号の利用を示す入力制御信号に応答して
第１の状態の出力信号を生成する第１の論理ゲートと、
この第１の論理ゲートの第１の状態の出力信号を受信す
る入力部と、この第１の論理ゲートの第１の状態の出力
信号から導出された制御信号を出力し、マルチプレクサ
の選択入力部に接続されている出力部とを有する第３の
フリップフロップと、第１、第２、および第３のフリッ
プフロップをクロックするクロック信号源とを具備し、
クロック信号源の発生するクロック信号によって第１、
第２、および第３のフリップフロップの出力においてそ
れら３つのフリップフロップのそれぞれの入力信号の周
波数に対応した周波数の出力信号が出力されることを特
徴とする。
本発明においては、上記のような構成により高速およ
び低速の第１および第２のクロック信号がクロック信号
源の発生するクロック信号に同期した状態で切替えられ
るから、システムがランダムに高速から低速に切換えら
れてもそれに応じて同期してクロック信号を切替えるこ
とができる。
したがって従来のように待機させる必要がなくなるか
ら電力消費を大幅に減少させることが可能になる。それ
故、本発明を利用すれば、HLDA（保持）、CPUWAIT（待
機）、ATCYCLE（選択されたIBM PC-ATサイクル）のよう
な選択された動作期間中にCPUクロックの速度をダイナ
ミックに低下させることが可能になる。しかもCPUクロ
ックは高周波数のクロックエッジの正確性を維持し、故
障または標準以下のパルス幅を防止するために正確な同
期制御で最小の可能な周波数まで速度を低下される。例
えばATCYCLE期間中、CPUクロックはダイナミックに2MHz
に速度が低下され、結果は33MHzにおける４ワットから1
/4ワットまで電力消費の減少が生じる。CPUクロックの
このダイナミックな速度低下はシステム性能を減少せず
に総合的な平均的な電力消費を著しく減少する。この電
力節約はシステムの熱発生を著しく減少させ、電池とシ
ステム寿命を増加させることができる。
本発明は、添付の図面と共に後述の詳細な説明によっ
て十分に理解されるてあろう。
図面の簡単な説明 図１はある動作期間中にマイクロプロセッサのような
CMOS回路の動作周波数を減少させるための本発明の回路
を示している。
図２は図１で示された回路の動作と関連する波形を示
している。
発明の実施の最良モード 図１で示されているように、本発明は３つの負のエッ
ジでトリガーされるＤフリップフロップ（DFF）11,12,1
3を具備している。３つの全てのフリップフロップ11,1
2,13は導線35上の同じクロック信号CK2Xにより０クロッ
クされる。第１のＤフリップフロップ11のデータ入力Ｄ
は制御信号CKFASTがフリップフロップ11に伝送される入
力端子30に接続される。信号CKFAST（図２で示されてい
る）は２つの信号（CKFASTとCK2X）が論理的に共にアン
ド処理されるときCK2Xの正パルス（図２で示されてい
る）の幅を２倍にする程の高さで故障またはパルス幅の
歪みを阻止するために１つおきのパルスの両端部にわた
るパルスエネーブル制御信号である。
第２のＤフリップフロップ12のデータ入力端子Ｄは信
号CKSLOWを伝送する入力端子31に接続される。信号CKSL
OW（図２で示されている）はCKSLOWがCKFASTよりもより
はるかに少ないエネーブルパルスを有する点を除いてCK
FASTに類似した別のパレスエネーブル制御信号である。
第３のＤフリップフロップ13のデータ入力端子ＤはORゲ
ート16の出力端子38に接続されている。Ｄフリップフロ
ップ13はマイクロプロセッサシステムを駆動するのにそ
れぞれ使用するための導線30,31上の高速対低速のクロ
ック信号を（マルチプレクサ14により）選択する。
Ｄフリップフロップ11,12からの出力信号は導線36,37
上でそれぞれマルチプレクサ14の入力Ａ、Ｂに伝送され
る。マルチプレクサ14はＤフリップフロップ13からの出
力導線40の信号によりセットされる。Ｄフリップフロッ
プ13からの導線40上の信号が高いとき（図２で示されて
いるように）マルチプレクサ14は導線37上の低速のクロ
ック信号をＤフリップフロップ12からマルチプレクサ14
B入力端子まで伝送し、出力端子41上でパルス41-3をCLK
OUT信号の部分として伝送する。Ｄフリップフロップ13
からの出力信号が低いときＤフリップフロップ11からの
出力導線36上の信号（入力導線30上のCKFAST信号に周波
数において対応する）は導線36上でマルチプレクサ14の
入力端子Ａを通ってマルチプレクサ14の出力端子39に伝
送される。ANDゲート15のＢ入力導線に接続された導線3
5上の信号CK2Xが高く、図２で示されているようにパル
ス41-1,41-2,41-5,41-6により表される高周波数CLKOUT
信号を出力導線41で生成するとき、この信号はANDゲー
ト15を通って伝送される。この例ではＤフリップフロッ
プ13からの導線40上の低出力信号期間中CLKOUT周波数は
導線35上のクロック信号CK2Xの半分の周波数であること
に注意すべきである。しかし単に“CKFAST"トグルより
も高く維持することにより“CLKOUT"がCK2X周波数に同
一にすることに注意すべきである。
３つの全てのフリップフロップ11,12,13は入力クロッ
ク信号CK2Xの下降エッジでクロックされる。結果として
端子41上のCLKOUT信号はＤフリップフロップ11,12,13と
マルチプレクサ14を通る伝播遅延がCK2Xが高レベルに戻
る前に端子39で設定されるように信号CK2Xの次の半サイ
クルに対して低く保持される。これは端子41上のCKOUT
信号が低速と高速周波数の間で前後してダイナミックに
スイッチされる一方で出力端子41のCLKOUTパルス幅の一
貫した正確性を確実にする。
図１の回路は３つの入力ORゲート16も含む。ORゲート
16の３つの入力導線32,33,34はそれぞれ制御信号ATCYCL
E、HLDA、CPUWAITを伝送し、それぞれCPUクロック信号C
LKOUTが指令特性の総合的な速度を劣化することなく同
時に多大な電力を節約して低速されることができるよう
にCPUは低速サイクルにあることを示す。
３つの全ての導線32,33,34の信号が低いときORゲート
16の出力端子38の出力信号が低く、それ故マルチプレク
サ14の出力端子39の出力信号はＤフリップフロップ11の
出力導線36の信号と同じ周波数であり、これは高速のク
ロック信号CKFAST30と同一の周波数である。
導線32,33,34の３つの入力信号のいずれかが高いと
き、導線38のORゲート16からの出力信号が高くなり、従
ってＤフリップフロップ13からの端子40の出力信号が導
線35上のクロック信号CK2Xにより生成される次のクロッ
クパルスの下降エッジで高レベルにされる。Ｄフリップ
フロップ13からの導線40の高レベル信号はマルチプレク
サ14のＢ入力に接続された導線37上に入力信号をマルチ
プレクサ14からの出力端子39に伝送するためにマルチプ
レクサ14を付勢する。導線39上の信号はＤフリップフロ
ップ12からの出力導線に接続された導線37上の信号と同
一でありこれは出力導線41への伝送のために低速のクロ
ック信号CKSLOWを選択する。
回路は２入力ANDゲート15も使用する。実効的なパル
スごとのエネーブルである導線39上のマルチプレクサ14
の出力信号はCK2X入力の各正のパルスを選択または不選
択するために導線35上のクロック信号CK2Xとアンド処理
される。選択されたパルスは出力導線41上でマイクロプ
ロセッサ（CPU）または適切な論理回路を駆動するのに
使用される出力信号CLKOUTとして伝送される。
信号CKFASTとCKSLOWは標準的なクロック生成回路を使
用して既知の方法で生成されるが、これらの信号はCPU
チップ自体またはCPUを使用する他の集積回路チップの
いずれか一方で生成されることができる。信号ACTCYCL
E、HLDA、CPUWAITはCPUまたは他の論理回路を駆動する
ために低速のクロック信号の使用を行うものとして示さ
れているが、勿論他の信号または状態は適切に低速クロ
ック出力信号を生成するのに使用されることができる。
低速クロック出力信号CKSLOWの最小周波数はCPUが情報
の損失のないように、またはタイミングの問題および故
障に遭遇しないように動作されることのできる最小周波
数によってのみ制御されることができる。従って論理回
路をリフレッシュするのに必要な限度まで回路の最小の
周波数は回路の情報の損失を防止する程十分リフレッシ
ュされることを許容する。
図２の波形と関連して図１で説明されているクロック
低速回路の動作は、少なくとも動作の高速または低速ク
ロック位相期間中出力信号が導線35上のCK2Xとして示さ
れている総合的なシステムのクロックに同期される点で
独特である。従ってシステムがランダムな方法で高速か
ら低速に切換えられても、入力導線32,33または34のOR
ゲート16への１以上の制御信号の存在に応じて、Ｄフリ
ップフロップ11,12,13と共に導線35上のクロック信号CK
2Xはマルチプレクサ14から出力導線39へのそれぞれ導線
30,31上の高速と低速のクロック信号の伝送を効率的に
同期する。さらに導線35上のクロック信号CK2XはANDゲ
ート15を通る出力導線41への導線39上の信号と同期す
る。従って設定時間または他のシステムの故障による信
号の到着の遅延は補償される。“CLKOUT"信号は“CK2X"
入力クロックに等しい領域から完全に静止状態（停止）
までの周波数範囲にわたっていることに注目すべきであ
る。
典型的な応用では図１の回路はマイクロプロセッサの
クロック端子にインターフェイスするチップセット中に
含まれている。
本発明は１実施例に関連して説明されたが、本発明の
他の実施例は当業者に明白であろう。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−82239（ＪＰ，Ａ) 英国特許2246455（ＧＢ，Ａ) 欧州特許公開348045（ＥＰ，Ａ２)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】論理回路を駆動するのに適した第１のクロ
    ック信号を生成する手段と、 論理回路を駆動するのに適し、前記第１のクロック信号
    よりも低い周波数を有する第２のクロック信号を生成す
    る手段と、 前記第１のクロック信号または前記第２のクロック信号
    の一方を選択するマルチプレクサと、 前記第１のクロック信号を受信する入力部と、この第１
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第１の入力部に接続され
    た出力部とを有する第１のフリップフロップと、 前記第２のクロック信号を受信する入力部と、この第２
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第２の入力部に接続され
    た出力部とを有する第２のフリップフロップと、 第２のクロック信号の利用を示す入力制御信号に応答し
    て第１の状態の出力信号を生成する第１の論理ゲート
    と、 この第１の論理ゲートの前記第１の状態の出力信号を受
    信する入力部と、この第１の論理ゲートの第１の状態の
    出力信号から導出された制御信号を出力し、前記マルチ
    プレクサの選択入力部に接続されている出力部とを有す
    る第３のフリップフロップと、 前記第１、第２、および第３のフリップフロップをクロ
    ックするクロック信号源とを具備し、 前記クロック信号源の発生するクロック信号によって前
    記第１、第２、および第３のフリップフロップの出力に
    おいてそれら３つのフリップフロップのそれぞれの入力
    信号の周波数に対応した周波数の出力信号が出力される
    ことを特徴とするクロック信号を論理回路に供給するた
    めに使用されるクロック回路。
  2. 【請求項２】前記マルチプレクサはその選択入力部に前
    記制御信号が存在しないとき前記第１の入力部に供給さ
    れた前記第１のクロック信号の周波数に対応した周波数
    の前記第１のフリップフロップの出力信号を出力し、前
    記制御信号が存在するとき前記第２の入力部に供給され
    た前記第２のクロック信号の周波数に対応した周波数の
    前記第２のフリップフロップの出力信号を出力するよう
    に構成されている請求項１記載のクロック回路。
  3. 【請求項３】前記第１の論理ゲートは、複数の入力信号
    を受信できるように構成されている請求項１記載のクロ
    ック回路。
  4. 【請求項４】前記マルチプレクサからの出力信号をクロ
    ック回路の出力端子へ前記クロック信号源からのクロッ
    ク信号と同期して伝送する手段を含む請求項１記載のク
    ロック回路。
  5. 【請求項５】前記マルチプレクサからの出力信号を論理
    回路へ前記クロック信号源からのクロック信号と同期し
    て伝送する手段は、 前記マルチプレクサの出力端子に接続された第１の入力
    端子と、前記クロック信号源に接続されて前記クロック
    信号を受信する第２の入力端子とを有するアンドゲート
    を具備し、 このアンドゲートはクロック信号とマルチプレクサの出
    力部の信号が両者とも選択された状況にあるとき前記マ
    ルチプレクサからの信号を前記論理回路に伝送させる請
    求項４記載のクロック回路。
  6. 【請求項６】論理回路を駆動するのに適した第１のクロ
    ック信号を生成する手段と、 論理回路を駆動するのに適し、前記第１のクロック信号
    よりも低い周波数を有する第２のクロック信号を生成す
    る手段と、 前記第１のクロック信号または前記第２のクロック信号
    の一方を選択するマルチプレクサと、 前記第１のクロック信号を受信する入力部と、この第１
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第１の入力部に接続され
    た出力部とを有する第１のフリップフロップと、 前記第２のクロック信号を受信する入力部と、この第２
    のクロック信号の周波数に対応した周波数の出力信号を
    出力し、前記マルチプレクサの第２の入力部に接続され
    た出力部とを有する第２のフリップフロップと、 第２のクロック信号の利用を示す入力制御信号に応答し
    て第１の状態の出力信号を生成する第１の論理ゲート
    と、 この第１の論理ゲートの前記第１の状態の出力信号を受
    信する入力部と、この第１の論理ゲートの第１の状態の
    出力信号から導出された制御信号を出力し、前記マルチ
    プレクサの選択入力部に接続されている出力部とを有す
    る第３のフリップフロップと、 前記第１、第２、および第３のフリップフロップをクロ
    ックするクロック信号源とを具備しているクロック回路
    を使用し、 前記クロック信号源の発生するクロック信号によって前
    記第１、第２、および第３のフリップフロップの出力に
    おいてそれら３つのフリップフロップのそれぞれの入力
    信号の周波数に対応した周波数の出力信号が出力され、 正常の動作期間は第１のクロック信号の周波数である第
    １の周波数で論理回路を動作させ、 付加的な指令または情報の受信期間中に前記論理回路が
    動作において遅延されなければならないことを指示する
    制御信号の受信に応答して前記第２のクロック信号の周
    波数である第２の周波数で前記論理回路を動作させるこ
    とを特徴とする論理回路の消費電力の減少方法。
JP5517488A 1992-03-27 1993-03-25 高周波低電力ｃｍｏｓ回路 Expired - Lifetime JP2563888B2 (ja)

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US858,834 1992-03-27
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