JP3894337B2 - 同期式半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に係り、特にクロックパッドを半導体チップ上の多数箇所に分散配置してシステムクロックの遅延時間を縮め得る同期式半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近、ＤＲＡＭの開発は低電力、低コスト、高帯域幅を中心に行われている。このうち、高帯域幅は遅いメモリの読出／書込のため、メモリを有するシステムの性能の劣化を防止するためのものである。その一方法としてシステムクロックを用いてＤＲＡＭを制御することがある。この場合、外部のシステムクロックを内部クロックに転換させる回路はごく重要な役割をする。これは、ＤＲＡＭの全ての動作が前記内部クロックに同期されて行われるからである。前記内部クロックの速度が速いほどＤＲＡＭ半導体装置の信号処理速度が速くなる。もし、外部クロックにより内部クロックが発生するにかかる時間が約２ｎｓ(nano sec)なら、実際に内部クロックが内部回路を動作させる時間も２ｎｓである。これは、有効アドレス保持時間が少なくとも４ｎｓでなければならないことを言う。言い換えれば、アドレスバッファから出力された外部アドレスラッチ信号によりアドレス信号がラッチされるにかかる時間を２ｎｓとすれば、アドレス保持時間は２ｎｓ以上でなければならない。
【０００３】
従って、半導体メモリ装置において信号の処理速度を速くすることは前記有効アドレス保持時間を縮め得るかにかかっている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は外部クロックによる内部クロックの発生への遅延時間を縮め、電力消耗量を減らす同期式半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために本発明は、半導体チップの内部に配置されクロックにより同期されてメモリセルの情報をチップの外部に伝送したり半導体チップの外部の情報が伝送されるための少なくとも一つのメモリアレイバンクと、同一の信号入力を受けるための少なくとも二つ以上のパッドとを具備する同期式半導体メモリ装置において、前記半導体チップの外部のシステムと接続され前記メモリアレイバンク間に位置し、前記半導体チップの中央に配置されて半導体チップの内部のパッドと接続されて情報を伝送するリードフレームと、前記半導体チップの中央を基準にして左右側に位置し、前記メモリアレイバンクの上下間で横に一列配置されて前記メモリアレイバンクに情報を入出力するための複数個のデータ入出力パッド群と、前記データ入出力パッド群のうち、それぞれの入出力パッド群の中央に位置して前記リードフレームとそれぞれ接続されて前記メモリアレイバンクにクロックを提供する少なくとも一つのクロックパッドとを具備することを特徴とする。
【０００６】
好ましくは、前記少なくとも一つのクロックパッドは前記チップの内部の縦方向に隣接したメモリアレイバンク間の前記データ入出力パッドの中央に一つずつ配置し、前記クロックはシステムクロックより構成する。
【０００７】
【発明の実施の形態】
図３は一般の同期式半導体メモリ装置に用いられる信号のタイミング図である。図３に示したタイミング図を調べてみれば、外部クロックにより内部クロックが発生し、内部クロックがハイエッジに至る前にアドレス信号がアドレスバッファに入力される。次いで、前記アドレスバッファから内部アドレス信号が出力される。内部アドレスラッチパルス（Ｄ）より内部アドレス信号が先に発生するが、内部アドレスラッチパルス幅だけ内部アドレス信号は保たれるべきである。従来の技術によれば、１２５ＭＨｚのクロックを用いてアドレスを伝送する場合には、前記内部アドレス信号の保持のための時間が充分であるが、より速いシステムクロックを用いる場合には問題が生じる。例えば、システムクロックが２５０ＭＨｚであり、アドレスでないデータがシステムクロックの両エッジから伝送されたり、或いはＤＲＡＭでフェッチされると仮定すれば、データのためには只２ｎｓ（１／２サイクル）のみ有効となる。これは、最小限のデータ保持時間とほぼ同一の時間である。ところで、半導体メモリ装置の動作温度が上昇したり半導体メモリ装置の内部のトランジスタの特性が劣化する場合は最小限のデータ保持時間が延びるので２ｎｓのデータ保持時間では半導体メモリ装置の動作不良が生じる恐れがある。
【０００８】
これを解決するために従来の技術では位相同期ループ回路（ＰＬＬ）を用いる。前記位相同期ループ回路はＤＲＡＭ半導体装置において外部クロックのフィードバックを用いて外部クロックと同一の周波数を有する内部クロックを発生させる。従って、前記位相同期ループ回路はクロックの発生のための時間を取り除くことによって信号の処理速度が向上し、内部アドレスの保持に要求される時間が縮まる。前記クロック発生時間は主にインターフェース論理レベルの変換即ち、ＴＴＬ論理レベルからＣＭＯＳ論理レベルへの変換に用いられる。しかし、前記位相同期ループを用いる場合は幾つかの問題がある。第一に、消耗電流の増加である。常に外部クロックのフィードバックを受けて動作する回路がＤＲＡＭ半導体装置の内部に存在することによって余計な電流消耗が生じる。このような電流の消耗量は数十ｍＡに過ぎないが、ＤＲＡＭ半導体装置の全体動作の電流量と比べると無視することはできない。例えば、４メガＤＲＡＭ半導体装置の場合、前記電流の消耗量は全体動作電流量とほぼ同一である。第二に、前述した電流の消耗量を減らすために位相同期ループを長い間用いないモード即ち、スリープモード状態で再びノーマル動作モードとなるためには一定時間を必要とする。このため、データ要求の後、最初のデータを得るには非常に長い時間がかかる（通常、４Ｍ ＤＲＡＭにおいてｔRAC＝７０ｎｓ、ＰＬＬ設定時間＝数μｓ）。即ち、レーテンシが極めて長くなってシステムの実行度が低下する。第三に、半導体チップのサイズが増加する。位相同期ループの回路のために極めて大きいレイアウト領域を必要とし、これは低コストを望んでいるＤＲＡＭ半導体装置の傾向に外れてしまう。第四に、半導体メモリ装置の集積度が低下する。半導体メモリ装置の集積度が低い場合には内部クロックが充・放電させる負荷が極めて少ないので位相同期ループは内部クロックを正確に発生させ、消耗される電流も相対的に少ない。しかし、半導体メモリ装置が極めて大きい場合例えば、１Ｇ ＤＲＡＭの場合負荷の増加により外部クロックと同一の周波数を有する内部クロックを発生させ難く、消耗される電流も増加する。従って、半導体メモリ装置のサイズが非常に大きい場合は位相同期ループ回路を用いても正確な内部クロックを得難く、前述した内部クロック遅延の発生及び消耗電流の増加は避けられない問題となった。
【０００９】
前記問題点を解決するために本発明の好ましい実施例が図１及び図２に示してある。ここで、同一の参照符号は同一部分を示す。
【００１０】
図１は本発明による同期式半導体メモリ装置の一実施例を示す。図１に示した半導体メモリ装置は、半導体チップ１００と、前記半導体チップ１００の上下段に並んで配置された８個のメモリアレイバンク０〜７と、前記半導体チップ１００の中央を基準にして前記メモリアレイバンク１〜７の上下間で左右側にそれぞれ配置された８個ずつのデータ出力パッド２０と、外部システムと連結されて前記半導体チップ１００の内部に外部クロックを伝送するリードフレーム１０と、前記リードフレーム１０に接続されて前記メモリアレイバンク０，１，４，５に外部クロックを伝送するクロックパッド５０と、前記リードフレーム１０に接続されて前記メモリアレイバンク２，３，６，７に外部クロックを伝送するクロックパッド６０とより構成されている。
【００１１】
図２は本発明による同期式半導体メモリ装置の他の実施例を示してある。図２を参照すれば、半導体チップ１００と、前記半導体チップ１００の上下段に配置された８個のメモリアレイバンク０〜７と、前記半導体チップ１００の中央を基準にして左側メモリアレイバンク０，４の上下間とメモリアレイバンク１，５との間にそれぞれ四つずつ配置されたデータ出力パッド２０と、前記半導体チップ１００の中央を基準にして右側メモリアレイバンク２，６の上下間とメモリアレイバンク３，７との間にそれぞれ四つずつ配置されたデータ出力パッド２０と、前記半導体チップ１００の外部と連結されて半導体チップ１００の内部に外部クロックを伝送するリードフレーム１０と、前記リードフレーム１０に接続されて前記メモリアレイバンク０，４に外部クロックを伝送するクロックパッド５０と、前記リードフレーム１０に接続されて前記メモリアレイバンク１，５に外部クロックを伝送するクロックパッド７０と、前記リードフレーム１０に接続されて前記メモリアレイバンク２，６に外部クロックを伝送するクロックパッド６０と、前記リードフレーム１０に接続されて前記メモリアレイバンク３，７に外部クロックを伝送するクロックパッド８０とより構成されている。
【００１２】
前記第１及び第２に示したように、クロックパッドが半導体メモリ装置の多数箇所に分散配置され、また前記クロックパッドはリードフレームにより外部システムと直接連結されることによって、外部クロックによる内部クロックの発生時間が縮まって半導体メモリ装置全体のの信号処理速度が向上する。さらに、位相同期ループを用いないことによって、半導体メモリ装置内で消耗される電流も減少する。
【００１３】
【発明の効果】
前述したような本発明によれば、半導体メモリ装置の信号処理速度が向上し、消費電流が減少する。
【００１４】
本発明は前記の実施例に限られず、多くの変形が本発明の技術的思想内で当業者により可能なのは明白である。
【図面の簡単な説明】
【図１】 本発明による同期式半導体メモリ装置の一実施例を示した図である。
【図２】 本発明による同期式半導体メモリ装置の他の実施例を示した図である。
【図３】 一般の同期式半導体メモリ装置に用いられる信号のタイミング図である。
【符号の説明】
１０ リードフレーム、２０ データ出力パッド、５０，６０，７０，８０ クロックパッド、１００ 半導体チップ
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に係り、特にクロックパッドを半導体チップ上の多数箇所に分散配置してシステムクロックの遅延時間を縮め得る同期式半導体メモリ装置に関する。
【０００２】
【従来の技術】
最近、ＤＲＡＭの開発は低電力、低コスト、高帯域幅を中心に行われている。このうち、高帯域幅は遅いメモリの読出／書込のため、メモリを有するシステムの性能の劣化を防止するためのものである。その一方法としてシステムクロックを用いてＤＲＡＭを制御することがある。この場合、外部のシステムクロックを内部クロックに転換させる回路はごく重要な役割をする。これは、ＤＲＡＭの全ての動作が前記内部クロックに同期されて行われるからである。前記内部クロックの速度が速いほどＤＲＡＭ半導体装置の信号処理速度が速くなる。もし、外部クロックにより内部クロックが発生するにかかる時間が約２ｎｓ(nano sec)なら、実際に内部クロックが内部回路を動作させる時間も２ｎｓである。これは、有効アドレス保持時間が少なくとも４ｎｓでなければならないことを言う。言い換えれば、アドレスバッファから出力された外部アドレスラッチ信号によりアドレス信号がラッチされるにかかる時間を２ｎｓとすれば、アドレス保持時間は２ｎｓ以上でなければならない。
【０００３】
従って、半導体メモリ装置において信号の処理速度を速くすることは前記有効アドレス保持時間を縮め得るかにかかっている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は外部クロックによる内部クロックの発生への遅延時間を縮め、電力消耗量を減らす同期式半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するために本発明は、半導体チップの内部に配置されクロックにより同期されてメモリセルの情報をチップの外部に伝送したり半導体チップの外部の情報が伝送されるための少なくとも一つのメモリアレイバンクと、同一の信号入力を受けるための少なくとも二つ以上のパッドとを具備する同期式半導体メモリ装置において、前記半導体チップの外部のシステムと接続され前記メモリアレイバンク間に位置し、前記半導体チップの中央に配置されて半導体チップの内部のパッドと接続されて情報を伝送するリードフレームと、前記半導体チップの中央を基準にして左右側に位置し、前記メモリアレイバンクの上下間で横に一列配置されて前記メモリアレイバンクに情報を入出力するための複数個のデータ入出力パッド群と、前記データ入出力パッド群のうち、それぞれの入出力パッド群の中央に位置して前記リードフレームとそれぞれ接続されて前記メモリアレイバンクにクロックを提供する少なくとも一つのクロックパッドとを具備することを特徴とする。
【０００６】
好ましくは、前記少なくとも一つのクロックパッドは前記チップの内部の縦方向に隣接したメモリアレイバンク間の前記データ入出力パッドの中央に一つずつ配置し、前記クロックはシステムクロックより構成する。
【０００７】
【発明の実施の形態】
図３は一般の同期式半導体メモリ装置に用いられる信号のタイミング図である。図３に示したタイミング図を調べてみれば、外部クロックにより内部クロックが発生し、内部クロックがハイエッジに至る前にアドレス信号がアドレスバッファに入力される。次いで、前記アドレスバッファから内部アドレス信号が出力される。内部アドレスラッチパルス（Ｄ）より内部アドレス信号が先に発生するが、内部アドレスラッチパルス幅だけ内部アドレス信号は保たれるべきである。従来の技術によれば、１２５ＭＨｚのクロックを用いてアドレスを伝送する場合には、前記内部アドレス信号の保持のための時間が充分であるが、より速いシステムクロックを用いる場合には問題が生じる。例えば、システムクロックが２５０ＭＨｚであり、アドレスでないデータがシステムクロックの両エッジから伝送されたり、或いはＤＲＡＭでフェッチされると仮定すれば、データのためには只２ｎｓ（１／２サイクル）のみ有効となる。これは、最小限のデータ保持時間とほぼ同一の時間である。ところで、半導体メモリ装置の動作温度が上昇したり半導体メモリ装置の内部のトランジスタの特性が劣化する場合は最小限のデータ保持時間が延びるので２ｎｓのデータ保持時間では半導体メモリ装置の動作不良が生じる恐れがある。
【０００８】
これを解決するために従来の技術では位相同期ループ回路（ＰＬＬ）を用いる。前記位相同期ループ回路はＤＲＡＭ半導体装置において外部クロックのフィードバックを用いて外部クロックと同一の周波数を有する内部クロックを発生させる。従って、前記位相同期ループ回路はクロックの発生のための時間を取り除くことによって信号の処理速度が向上し、内部アドレスの保持に要求される時間が縮まる。前記クロック発生時間は主にインターフェース論理レベルの変換即ち、ＴＴＬ論理レベルからＣＭＯＳ論理レベルへの変換に用いられる。しかし、前記位相同期ループを用いる場合は幾つかの問題がある。第一に、消耗電流の増加である。常に外部クロックのフィードバックを受けて動作する回路がＤＲＡＭ半導体装置の内部に存在することによって余計な電流消耗が生じる。このような電流の消耗量は数十ｍＡに過ぎないが、ＤＲＡＭ半導体装置の全体動作の電流量と比べると無視することはできない。例えば、４メガＤＲＡＭ半導体装置の場合、前記電流の消耗量は全体動作電流量とほぼ同一である。第二に、前述した電流の消耗量を減らすために位相同期ループを長い間用いないモード即ち、スリープモード状態で再びノーマル動作モードとなるためには一定時間を必要とする。このため、データ要求の後、最初のデータを得るには非常に長い時間がかかる（通常、４Ｍ ＤＲＡＭにおいてｔRAC＝７０ｎｓ、ＰＬＬ設定時間＝数μｓ）。即ち、レーテンシが極めて長くなってシステムの実行度が低下する。第三に、半導体チップのサイズが増加する。位相同期ループの回路のために極めて大きいレイアウト領域を必要とし、これは低コストを望んでいるＤＲＡＭ半導体装置の傾向に外れてしまう。第四に、半導体メモリ装置の集積度が低下する。半導体メモリ装置の集積度が低い場合には内部クロックが充・放電させる負荷が極めて少ないので位相同期ループは内部クロックを正確に発生させ、消耗される電流も相対的に少ない。しかし、半導体メモリ装置が極めて大きい場合例えば、１Ｇ ＤＲＡＭの場合負荷の増加により外部クロックと同一の周波数を有する内部クロックを発生させ難く、消耗される電流も増加する。従って、半導体メモリ装置のサイズが非常に大きい場合は位相同期ループ回路を用いても正確な内部クロックを得難く、前述した内部クロック遅延の発生及び消耗電流の増加は避けられない問題となった。
【０００９】
前記問題点を解決するために本発明の好ましい実施例が図１及び図２に示してある。ここで、同一の参照符号は同一部分を示す。
【００１０】
図１は本発明による同期式半導体メモリ装置の一実施例を示す。図１に示した半導体メモリ装置は、半導体チップ１００と、前記半導体チップ１００の上下段に並んで配置された８個のメモリアレイバンク０〜７と、前記半導体チップ１００の中央を基準にして前記メモリアレイバンク１〜７の上下間で左右側にそれぞれ配置された８個ずつのデータ出力パッド２０と、外部システムと連結されて前記半導体チップ１００の内部に外部クロックを伝送するリードフレーム１０と、前記リードフレーム１０に接続されて前記メモリアレイバンク０，１，４，５に外部クロックを伝送するクロックパッド５０と、前記リードフレーム１０に接続されて前記メモリアレイバンク２，３，６，７に外部クロックを伝送するクロックパッド６０とより構成されている。
【００１１】
図２は本発明による同期式半導体メモリ装置の他の実施例を示してある。図２を参照すれば、半導体チップ１００と、前記半導体チップ１００の上下段に配置された８個のメモリアレイバンク０〜７と、前記半導体チップ１００の中央を基準にして左側メモリアレイバンク０，４の上下間とメモリアレイバンク１，５との間にそれぞれ四つずつ配置されたデータ出力パッド２０と、前記半導体チップ１００の中央を基準にして右側メモリアレイバンク２，６の上下間とメモリアレイバンク３，７との間にそれぞれ四つずつ配置されたデータ出力パッド２０と、前記半導体チップ１００の外部と連結されて半導体チップ１００の内部に外部クロックを伝送するリードフレーム１０と、前記リードフレーム１０に接続されて前記メモリアレイバンク０，４に外部クロックを伝送するクロックパッド５０と、前記リードフレーム１０に接続されて前記メモリアレイバンク１，５に外部クロックを伝送するクロックパッド７０と、前記リードフレーム１０に接続されて前記メモリアレイバンク２，６に外部クロックを伝送するクロックパッド６０と、前記リードフレーム１０に接続されて前記メモリアレイバンク３，７に外部クロックを伝送するクロックパッド８０とより構成されている。
【００１２】
前記第１及び第２に示したように、クロックパッドが半導体メモリ装置の多数箇所に分散配置され、また前記クロックパッドはリードフレームにより外部システムと直接連結されることによって、外部クロックによる内部クロックの発生時間が縮まって半導体メモリ装置全体のの信号処理速度が向上する。さらに、位相同期ループを用いないことによって、半導体メモリ装置内で消耗される電流も減少する。
【００１３】
【発明の効果】
前述したような本発明によれば、半導体メモリ装置の信号処理速度が向上し、消費電流が減少する。
【００１４】
本発明は前記の実施例に限られず、多くの変形が本発明の技術的思想内で当業者により可能なのは明白である。
【図面の簡単な説明】
【図１】 本発明による同期式半導体メモリ装置の一実施例を示した図である。
【図２】 本発明による同期式半導体メモリ装置の他の実施例を示した図である。
【図３】 一般の同期式半導体メモリ装置に用いられる信号のタイミング図である。
【符号の説明】
１０ リードフレーム、２０ データ出力パッド、５０，６０，７０，８０ クロックパッド、１００ 半導体チップ
Claims (3)
- 半導体チップの内部に配置されクロックにより同期されてメモリセルの情報をチップの外部に伝送したり半導体チップの外部の情報が伝送されるための少なくとも一つのメモリアレイバンクと、同一の信号入力を受けるための少なくとも二つ以上のパッドとを具備する同期式半導体メモリ装置において、
前記半導体チップの外部のシステムと接続され前記メモリアレイバンク間に位置し、前記半導体チップの中央に配置されて半導体チップの内部のパッドと接続されて情報を伝送するリードフレームと、
前記半導体チップの中央を基準にして左右側に位置し、前記メモリアレイバンクの上下間で横に一列配置されて前記メモリアレイバンクに情報を入出力するための複数個のデータ入出力パッド群と、
前記データ入出力パッド群のうち、それぞれの入出力パッド群の中央に位置して前記リードフレームとそれぞれ接続されて前記メモリアレイバンクにクロックを提供する少なくとも一つのクロックパッドとを具備することを特徴とする同期式半導体メモリ装置。 - 前記少なくとも一つのクロックパッドが前記半導体チップの内部の縦方向に隣接したメモリアレイバンク間の前記データ入出力パッドの中央に一つずつ配置することを特徴とする請求項１に記載の同期式半導体メモリ装置。
- 前記クロックはシステムクロックであることを特徴とする請求項１に記載の同期式半導体メモリ装置。
Applications Claiming Priority (2)
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| KR1019950028411A KR100197570B1 (ko) | 1995-08-31 | 1995-08-31 | 고성능 동기 반도체 메모리 장치의 클럭 패드 배치 구조 |
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| JPH09128973A JPH09128973A (ja) | 1997-05-16 |
| JP3894337B2 true JP3894337B2 (ja) | 2007-03-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3894337B2 (ja) |
| KR (1) | KR100197570B1 (ja) |
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| KR100842920B1 (ko) * | 2007-05-31 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07272480A (ja) * | 1994-03-30 | 1995-10-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
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1995
- 1995-08-31 KR KR1019950028411A patent/KR100197570B1/ko not_active IP Right Cessation
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1996
- 1996-08-22 US US08/701,702 patent/US5640362A/en not_active Expired - Fee Related
- 1996-08-30 JP JP23049296A patent/JP3894337B2/ja not_active Expired - Fee Related
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|---|---|
| KR100197570B1 (ko) | 1999-06-15 |
| JPH09128973A (ja) | 1997-05-16 |
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