JP3602004B2 - 装置内クロック非同期におけるシステム制御装置 - Google Patents
装置内クロック非同期におけるシステム制御装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は装置内クロック非同期におけるシステム制御装置に関し、特に主信号制御系から主信号が流れるのに必要とされる各種情報を蓄積するメモリ（以後，情報蓄積部と称する）へのアクセス動作におけるクロック速度とＦ／Ｗ（ｆｉｒｍｗａｒｅ；ファームウエア）制御系から情報蓄積部へのアクセス動作におけるクロック速度とが非同期の関係になって構成されている。
【０００２】
本技術が属する分野としては例えば図７の従来の装置内クロック非同期におけるシステム制御装置の一例の構成図に示すような主信号制御部１，Ｆ／Ｗ制御部２，情報蓄積部３の大きくは３つの機能ブロック及びそれらを接続した信号とで装置内は構成されていて，それぞれが主信号制御系，Ｆ／Ｗ制御系，情報蓄積部に相当している。それにおいて主信号制御系から情報蓄積部へのアクセスに競合しないでＦ／Ｗ制御系から情報蓄積部へのアクセスを行う回路の改良に関する。
【０００３】
【従来の技術】
このような、装置内クロック非同期においてシステム制御を行う装置は、ＡＴＭ（ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ）伝送路網の回線交換装置におけるＦ／Ｗ制御の機能に関する回路としてあるが，一般的には主信号系が伝送信号に従属したクロックを基本クロックとして動作し，Ｆ／Ｗ制御系が前記伝送信号に従属したクロックとは速度及び位相共に異なる非同期なクロックを基本クロックとして動作するように構成されている装置におけるシステム制御方式及びその回路として知られている。尚，この前記装置内における前記主信号系の基本クロックとするところの論理的な速度は例えば１５５．５２ＭＨｚであり，また前記Ｆ／Ｗ制御系の基本クロックとするところの論理的な速度は例えば１０ＭＨｚであることから，以後は主信号系の基本クロックを高速クロックと称し，Ｆ／Ｗ制御系の基本クロックを低速クロックと称して記す。
【０００４】
伝送路網の回線交換装置において電源投入し伝送信号をまだ流すことのできない状態（以後，非運用状態と称する）から伝送信号を流すことのできる定常状態（以後，運用状態と称する）に至るまでには，先ず非運用状態にてＦ／Ｗ制御系から各種の設定情報となる例えば何れの方路から受信した伝送信号を何れの方路へ送信するかの設定である回線スイッチ情報や，流れる伝送信号の帯域，容量及び伝送揺らぎから生ずるトラヒックを吸収するなどから一時的に伝送信号を装置内へ格納するための蓄積バッファにおける各方路ごとの蓄積容量・閾値などを指定する情報や，方路毎に定められる送受信レート情報などを，情報蓄積部へ設定する。
【０００５】
その後にＦ／Ｗ制御系から装置内へ非運用状態から運用状態への状態変更設定を指示する。そしてこの時点から初めて主信号制御系が情報蓄積部へアクセスを行って，主信号を送受信するのに要する情報を入手し，また一時的に伝送信号が格納されている容量及びその状況を管理するための各種パラメータ情報などを情報蓄積部から読出して逐次更新し情報蓄積部へ書き込むアクセスを行い続けながら，伝送路網の回線交換装置においては伝送信号を流すことのできる運用状態となっている。この動作ゆえに，非運用状態下にある場合には情報蓄積部とのアクセスは低速クロックを基本クロックとして動作するＦ／Ｗ制御系のみであり，また運用状態下にある場合には情報蓄積部とのアクセスは高速クロックを基本クロックとして動作する主信号制御系のみであることから，このようなシステム構成においては装置内で速度及び位相の異なった非同期なクロックが混在して情報蓄積部へアクセスする動作はなかったのである。
【０００６】
しかし，近年は装置が運用状態下とする主信号制御系が情報蓄積部へ逐次アクセスする場合においても，何れの方路から受信した伝送信号を何れの方路へ送信するかの設定である回線スイッチ情報や，流れる伝送信号の帯域，容量及び伝送揺らぎから生ずるトラヒックを吸収するなどから一時的に伝送信号を装置内へ格納するための蓄積バッファにおける各方路ごとの蓄積容量・閾値などを指定する情報や，方路毎に定められる送受信レート情報などを，Ｆ／Ｗ制御系から情報蓄積部へ設定変更を行い，さらには一時的に伝送信号が格納されている容量及びその状況を管理するための主信号制御系から情報蓄積部へ書き込まれた各種パラメータ情報などをＦ／Ｗ制御系から情報蓄積部へ読出アクセスを行って収集するというこのような基本クロックの異なる主信号制御系とＦ／Ｗ制御系とから情報蓄積部へアクセスする装置内クロック非同期におけるシステム制御の方式及びその回路が要求されている。
【０００７】
この要求に応えるために，例えば図８の従来の装置内クロック非同期におけるシステム制御装置の他の一例の構成図に示すように伝送路網の回線交換での装置内クロック非同期におけるシステム制御方式は，主信号制御部１，Ｆ／Ｗ制御部２，情報蓄積部３，タイミング信号生成部４の機能ブロックで構成されている。
【０００８】
図中の破線については，主信号制御部１とタイミング信号生成部４及びその周辺を囲む破線（Ａ）が本装置より上流に位置する主信号系から本装置へ流れ込む主信号に従属した高速クロックを基本クロックとしてそれに同期のとれた部分であり，Ｆ／Ｗ制御部及びその周辺を囲む破線（Ｂ）が本装置より上流に位置するＦ／Ｗ制御系から本装置へのＦ／Ｗ制御信号に従属した低速クロックを基本クロックとしてそれに同期のとれた部分であり，情報蓄積部及びその周辺を囲む破線（Ｃ）が前記の高速クロックと前記の低速クロックが混在して動作している部分であるとして示している。
【０００９】
以下，本機能ブロックの動作について説明する。タイミング信号生成部４は，主信号１０１に同期したタイミング信号１０６を受けて，主信号生成部１が上流の主信号系から入力される主信号１０１を処理して下流の主信号系へ主信号１０２を出力するのに必要となるタイミング信号１０７を生成して主信号制御部１へ渡す。
【００１０】
本装置における主信号を通せる以前の非運用状態下において，Ｆ／Ｗ制御部２は，上流のＦ／Ｗ制御系から主信号が通るのに必要な各種の設定情報を信号１０３で受けて情報蓄積部３へ信号１０５を介して設定の書込みを行う。主信号を通すのに必要となる各種の設定情報が全て情報蓄積部３へ書き込まれた後にＦ／Ｗ制御部２は，上流のＦ／Ｗ制御系からの運用状態へ切り替える指示を信号１０３で受けて主信号制御部１へ運用状態に切り替える指示の信号１０８を出力する。
【００１１】
ここにおいて主信号制御部１は，主信号１０１を入力して主信号１０２を出力する動作においてタイミング信号１０７のタイミングに従って情報蓄積部３へ信号１０４を介してアクセスし，主信号処理に必要となる設定情報を情報蓄積部３から取り込み，さらにまた主信号処理に関する各種の状態情報を逐次更新してその状態情報を情報蓄積部３へ信号１０４を介して書き込む動作を行いながらその情報により入力した主信号１０１を処理して，下流の主信号系へ主信号１０２を出力するとしたものである。
【００１２】
【発明が解決しようとする課題】
ところが、この技術では、運用状態下において上流のＦ／Ｗ制御系より情報蓄積部３に書き込まれている主信号処理に必要な各種の設定情報や状態情報を読出し及び変更するためにはＦ／Ｗ制御部２を介して情報蓄積部３と信号１０５で情報のやり取りを行うわけだが，運用状態下においては主信号制御部１が逐次に情報蓄積部３と信号１０４で情報のやり取りを行っていて，信号１０５は低速クロックに同期した信号であり，信号１０４は高速クロックに同期した信号であり，かつ信号１０５と信号１０４は非同期であることから情報蓄積部３において信号１０４と信号１０５からのアクセスが競合するという動作が生じることで，主信号制御部１からまたＦ／Ｗ制御部２から情報蓄積部３への正常なアクセスが行われていないために装置内で誤動作が発生してしまうという問題がある。
【００１３】
なお、この種の競合制御の一例が特開平６−８３５７９号公報（以下、先行技術１と称する）及び特開平５−１５８６５５号公報（以下、先行技術２と称する）に記載されている。先行技術１記載の技術は、バッファへの書込み及び読出しを行う回路であって、書込みと読出しが競合したとき読出しを他のバッファに切替えるバッファ選択回路を有するというものである。又、先行技術２記載の技術は、直並列変換回路からの並列データが書込まれるシングルポートＲＡＭであって、このシングルポートＲＡＭの書込みタイミングと読出しタイミングとが競合したときにシングルポートＲＡＭの読出しを遅延させる競合制御回路を有するというものである。しかし、これら先行技術１，２のいずれにも上記課題を解決する手段は開示されていない。
【００１４】
そこで本発明の目的は、夫々異なる速度及び位相のクロックで動作する主信号制御部及びＦ／Ｗ制御部から情報蓄積部に対するアクセスが競合するのを防止することが可能な装置内クロック非同期におけるシステム制御装置を提供することにある。より具体的に説明すると、装置内の主信号制御部１とＦ／Ｗ制御部２とから情報蓄積部３へのアクセスが非同期クロックで構成されている場合に，情報蓄積部３における主信号制御部１との動作とＦ／Ｗ制御部３との動作に競合が生じて誤動作してしまうことを防止して，常時のアクセスとするところの例えば運用状態においてもＦ／Ｗ制御系より情報蓄積部３に書込まれている各種情報を読出し，変更することを可能にした，装置内クロック非同期におけるシステム制御装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記課題を解決するために本発明は、速度及び位相が異なる２種のクロックを基本クロックとして共通の記憶手段をアクセスする装置内クロック非同期におけるシステム制御装置であって、その装置は一方のクロックに他方のクロックを乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含むことを特徴とする。
【００１６】
本発明による装置内クロック非同期におけるシステム制御方式及びその回路は、上流のＦ／Ｗ制御系より情報蓄積部へのアクセスにおけるＦ／Ｗ制御部と情報蓄積部の間の部分に主信号に同期のとれたタイミング信号に従って動作して，かつ非同期クロックに従属したブロック間における信号の調停をとるために低速クロックに同期した信号を高速クロックに同期した信号への乗せ換え，また高速クロックに同期した信号を低速クロックに同期した信号への乗せ換えを行う機能を有する異速度クロック間調停部を設けたことを特徴としている。（参照：図１における異速度クロック間調停部５，タイミング信号生成部４から異速度クロック間調停部２へ出力されるタイミング信号１１０，Ｆ／Ｗ制御部２と異速度クロック間調停部５との信号１０５，情報蓄積部３と異速度クロック間調停部５との信号１０９。）
この異速度クロック間調停部５は，低速クロックに同期したＦ／Ｗ制御部２からの信号を低速クロックとは異速度である高速クロックに同期のとれた信号へ異速度クロック調停部５内で乗せ換えを行い，さらに主信号制御部１と情報蓄積部３の間のアクセスタイミングにぶつからないように主信号に同期したタイミング信号からタイミングを図って情報蓄積部３へ前記の異速度クロックへの乗せ換えによって高速クロックに同期のとれたアクセス信号を出力し，さらにまた情報蓄積部３から情報を読み出す場合には高速クロックに同期した情報蓄積部３からの信号を高速クロックとは異速度である低速クロックに同期のとれた信号へ異速度クロック調停部５内で乗せ換えを行ってＦ／Ｗ制御部２へその信号を出力するという動作（作用）を実行する。
【００１７】
従って，異速度クロック間における信号の乗せ換えを行って，さらに主信号に同期したタイミング信号からタイミングを図って動作させることにより，単一クロックで構成される同期式回路で実現されるため異速度クロック間における動作とは違い，クロックエッジのラッチ動作において取りこぼしによる誤動作が発生することはなく，かつタイミング信号から情報蓄積部３へのアクセスタイミングを時分割で割り当てられているので情報蓄積部３にてアクセスの競合が発生することを防止するという効果が得られる。（参照：Ｆ／Ｗ制御部２と情報蓄積部３とのアクセスタイミングや主信号制御部１と情報蓄積部３とのアクセスタイミングを時分割で割り当てるとのことについてのタイミング的なイメージ図を図２に示す。）
【００１８】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１は本発明に係る装置内クロック非同期におけるシステム制御装置の第１の実施の形態の構成図である。第１の実施の形態は，図１に示すように，主信号制御部１と，Ｆ／Ｗ制御部２と，情報蓄積部３と，タイミング信号生成部４と，異速度クロック間調停部５とから構成される。
【００１９】
タイミング信号生成部４は，主信号に同期したタイミング信号１０６を本装置より上流に位置する主信号系から入力して主信号制御部１が情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１０７とＦ／Ｗ制御部２が異速度クロック間調停部５を経由して情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１１０とを生成し，タイミング信号１０７を主信号制御部１へ，タイミング信号１１０を異速度クロック間調停部５へそれぞれ出力する。
【００２０】
前述した主信号制御部１が情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１０７及びＦ／Ｗ制御部２が異速度クロック間調停部５を経由して情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１１０とは，主信号制御系やＦ／Ｗ制御系を有す各々の機能ブロックに情報蓄積部３へアクセスするための時間的なタイミング領域を割り当てて，情報蓄積部３における主信号制御部１からと異速度クロック間調停部５からとのアクセスの競合を避けるようにするものであるが，これは図２のタイミング領域割り当て動作を示すタイミングチャートに示すようなイメージに基づいている。
【００２１】
ここにおいて，本技術におけるタイミング信号１０７，１１０の位置づけや役割について図２を用いて説明する。図２における高速クロックの１クロック幅ごとに付加されているｔ１〜ｔ２０は，主信号に同期したタイミング信号（図１中の１０６。例えば伝送信号のフレーム先頭位置を示すフレーム信号やセルごとの先頭を示すセルパルス信号。）から装置設計において便宜的に位置づけるもので，ここでは説明の簡易化のため仮に２０クロックを１周期としてｔ１〜ｔ２０を図２に記すように配置させている。
【００２２】
図２に示すように，主信号制御部１が主信号を処理するために情報蓄積部３をアクセスするに要するタイミング位置及びその領域を信号１０４において高速クロックに関する時刻ｔ８〜ｔ２０〜ｔ１に割り当て，タイミング信号生成部４は主信号の流れにおいてその割り当てられた時刻位置を主信号制御部１が認識するためのタイミング信号１０７をｔ７にてアクティブにし主信号制御部１へ通知している。そして主信号制御部１が情報蓄積部３へのアクセス可能な時刻がｔ８〜ｔ２０〜ｔ１になっていることから，アクセスが重ならないように異速度クロック間調停部５が信号１０９を介して情報蓄積部３へのアクセス可能な時刻を信号１０９におけるｔ２〜ｔ７に割り当て，タイミング生成部４は異速度クロック間調停部５が情報蓄積部３をアクセスするのに割り当てられた時刻位置を異速度クロック間調停部５が認識するためのタイミング信号１１０をｔ１にてアクティブにし異速度クロック間調停部５へ通知している。さらに情報蓄積部３におけるアクセスの競合をさけるために，信号１０４にてのｔ２〜ｔ７を主信号制御部１による情報蓄積部３とのアクセス禁止領域とし，信号１０９にてのｔ８〜ｔ２０〜ｔ１を異速度クロック間調停部５による情報蓄積部３とのアクセス禁止領域としている。このようにしてタイミング信号１０７，１１０は，アクセスの可能領域及び禁止領域を割り当てられたそのような条件下で生成される信号となっている。
【００２３】
図１において，主信号制御部１は，本装置より上流に位置する主信号系から主信号１０１を入力して，またタイミング信号生成部４からのタイミング信号１０７を入力して主信号の処理に合わせての必要なタイミングを図り，信号１０４を介して情報蓄積部３とのアクセスを行って情報蓄積部３から得られた情報により主信号を処理してその結果となる主信号１０２を本装置より下流に位置する主信号系へ出力する。さらに主信号を処理した後に更新された主信号を処理するのに必要な状態情報を信号１０４を介して情報蓄積部３へ書込む。
【００２４】
Ｆ／Ｗ制御部２は低速クロック同期にて，本装置より上流に位置するＦ／Ｗ制御系と信号１０３を介してアクセスを行ってそれに従い異速度クロック間調停部５と信号１０５を介してアクセスを行う。異速度クロック調停部５は，Ｆ／Ｗ制御部２からの低速クロックに同期のとれた信号１０５を入力してそれを高速クロックに乗せ換え，さらにタイミング信号生成部４から出力されるタイミング信号１１０の入力に従ってタイミングを図り，情報蓄積部３と高速クロックに同期のとれた信号１０９を介してアクセスを行う。このようにして，装置内クロック非同期におけるシステム制御とするところの方式は構築されている。そして，本発明に従って前述の異速度クロック間調停部５が設けられているが，この部分が本技術の主要とするところである。
【００２５】
図３は異速度クロック間調停部の回路図である。図３を参照すると，図１における異速度クロック間調停部５内の機能動作を表す回路イメージの図が以下のように構成されている。信号１０５ａ，信号１０５ｂ，信号１０５ｃ，信号１０５ｄとは，図１中の信号１０５における信号成分であり，信号１０５はアドレス（以後，ＡＤＲと記す），データ（以後，ＤＡＴと記す），ライトイネーブル（以後，ＷＥと記す），リードイネーブル（以後，ＲＥと記す），チップセレクト（以後，ＣＳと記す），Ｆ／Ｗ制御アクセスが完了したことを示す信号（以後，ＥＮＤＰと記す）の各信号を含んでいて，信号１０５ａはＦ／Ｗ制御部２からのＡＤＲとＤＡＴとＷＥとＲＥ，信号１０５ｂはＦ／Ｗ制御部２からのＣＳであり，また信号１０５ＣはＦ／Ｗ制御部２へのＤＡＴ，信号１０５ｄはＦ／Ｗ制御部２へのＥＮＤＰである。
【００２６】
信号１０９ａ，信号１０９ｂとは，図１中の信号１０９における信号成分であり，信号１０９ａは情報蓄積部３への設定情報信号や情報蓄積部３から各種情報を読み出すための指示信号であり，信号１０９ｂは情報蓄積部３から読み出された各種情報信号である。本異速度クロック間調停部５は，図中に示す（イ）を境にしてＦ／Ｗ制御部２への側が低速クロックに，（イ）を境にして情報蓄積部３への側が高速クロックにそれぞれ同期した回路として構成されている。
【００２７】
図３に示すように，立ち上がり微分回路１１はＦ／Ｗ制御部２から本ブロックへのＣＳとなる低速クロックに同期した信号１０５ｂを入力して，低速クロックに同期したパルス信号１２０をＪＫ・Ｆ／Ｆ１２へ出力する。ＪＫ・Ｆ／Ｆ１２は低速クロックに同期したパルス信号１２０を入力して，レベル信号１２１をアクティブ（有効）にしてＤ・Ｆ／Ｆ１３へ出力する。
【００２８】
Ｄ・Ｆ／Ｆ１３はアクティブなレベル信号１２１を入力して，高速クロックに同期した信号１２２を立ち上がり微分回路１４と立ち下がり微分回路１５へ出力する。立ち上がり微分回路１４は高速クロックに同期してアクティブになった信号１２２を入力して，高速クロックに同期したパルス信号１２３をＪＫ・Ｆ／Ｆ１６へ出力する。この時点にて立ち下がり微分回路１５は，信号１２２に立ち下がり変化がなかったのでパルス信号１２４を出力しない。
【００２９】
ＪＫ・Ｆ／Ｆ１６は高速クロックに同期したパルス信号１２３を入力して，レベル信号１２５をアクティブにしてＡＮＤ１７へ出力する。ＡＮＤ１７はアクティブなレベル信号１２５が入力されてさらに前記図１中の高速クロックに同期したタイミング信号１１０がアクティブになったときのみ高速クロックに同期した信号１２６をメモリアクセス信号生成部１８へ出力する。
【００３０】
メモリアクセス信号生成部１８は高速クロックに同期した信号１２６と信号１０５ａとから高速クロックに同期した信号１０９ａを生成して情報蓄積部３へ出力する。前述したメモリアクセス信号生成部１８の入力端において信号１０５ａは低速クロックに同期した信号ではあるが，しかし高速クロックに同期した信号１２６が到着した時点においては既に信号１０５ａの低速クロックによっての変化点は到着していてレベル的な信号として保たれているので，メモリアクセス信号生成部１８の内部にて信号１２６と信号１０５ａの論理積から処理される信号は高速クロックに同期のとれた信号である。そして，そこから生成された信号１０９ａはクロックでラッチする動作において異常がなく高速クロックに同期した信号になっている。
【００３１】
そしてさらにメモリアクセス信号生成部１８は，情報蓄積部３における信号１０９ａからの処理が終了した時点にてアクセスが完了したことを示す高速クロックに同期したパルス信号１２７をＪＫ・Ｆ／Ｆ１６と，ＪＫ・Ｆ／Ｆ１９と，Ｒ付きクロック同期ＬＡＴＣＨ２０へ出力する。
【００３２】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，前述のパルス信号１２７と同時刻に情報蓄積部３から高速クロックに同期した信号１０９ｂがＲ付きクロック同期ＬＡＴＣＨ２０へ出力される。
【００３３】
ＪＫ・Ｆ／Ｆ１６は高速クロックに同期したパルス信号１２７を入力して，レベル信号１２５をディスアクティブにしてＡＮＤ１７へ出力する。そしてＡＮＤ１７にては信号１１０が周期的に入力されるのだが信号１２５がディスアクティブなために信号１２６を出力しない。ＪＫ・Ｆ／Ｆ１９は高速クロックに同期したパルス信号１２７を入力して，レベル信号１２８をアクティブにしてＤ・Ｆ／Ｆ２１へ出力する。
【００３４】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパルス信号１２７で信号１０９ｂをラッチしてレベル的な信号１３０をＤ・Ｆ／Ｆ２３へ出力する。そしてＤ・Ｆ／Ｆ２３はレベル的な信号１３０を入力して，低速クロックに同期した信号１０５ｃをＦ／Ｗ制御部２へ出力する。Ｄ・Ｆ／Ｆ２１はアクティブなレベル信号１２８を入力して，低速クロックに同期した信号１２９を立ち上がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力する。
【００３５】
立ち上がり微分回路２２は低速クロックに同期した信号１２９を入力して，低速クロックに同期したパルス信号１０５ｄをＦ／Ｗ制御部２へ出力する。そしてＦ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｆ／Ｗ制御部２においてパルス信号１０５ｄのタイミングで前記の信号１０５ｃはラッチされて，上流のＦ／Ｗ制御系への信号形式に処理され上流のＦ／Ｗ制御系へ出力される信号となる。
【００３６】
ＪＫ・Ｆ／Ｆ１２は低速クロックに同期した信号１２９を入力して，レベル信号１２１をディスアクティブ（無効）にしてＤ・Ｆ／Ｆ１３へ出力する。Ｄ・Ｆ／Ｆ１３はディスアクティブなレベル信号１２１を入力して，高速クロックに同期した信号１２２を立ち上がり微分回路１４と立ち下がり微分回路１５へ出力する。立ち下がり微分回路１５は高速クロックに同期してディスアクティブになった信号１２２を入力して，高速クロックに同期したパルス信号１２４をＪＫ・Ｆ／Ｆ１９とＲ付きクロック同期ＬＡＴＣＨ２０へ出力する。
【００３７】
この時点にて立ち上がり微分回路１４は，信号１２２に立ち上がり変化がなかったのでパルス信号１２３を出力しない。ＪＫ・Ｆ／Ｆ１９は高速クロックに同期したパルス信号１２４を入力して，レベル信号１２８をディスアクティブにしてＤ・Ｆ／Ｆ２１へ出力する。
【００３８】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパルス信号１２４で信号１３０をＡＬＬ”０”とする。そしてＤ・Ｆ／Ｆ２３はＡＬＬ”０”を入力し信号１０５ｃをＡＬＬ”０”として，信号１０５ｃに関する信号がＦ／Ｗ制御部へまたＦ／Ｗ制御部内でバス信号として構成されているならば，この時点で仮に信号１０５ｃにマルチとなっているバス信号を本アクセスから解放する。
【００３９】
Ｄ・Ｆ／Ｆ２１はディスアクティブなレベル信号を入力して，低速クロックに同期した信号１２９を立ち上がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力する。立ち上がり微分回路２２は低速クロックに同期した信号１２９を入力するのだが，この時点にて信号１２９に立ち上がり変化がなかったのでパルス信号１０５ｄを出力しない。またＪＫ・Ｆ／Ｆ１２は現在まで”Ｈ（高）”のレベルとして入力されていた信号１２９が”Ｌ（低）”になっただけであり，従って出力するレベル信号１２１はディスアクティブな状態を継続している。
【００４０】
以上のように，異速度クロック間調停部５内の機能動作を表す回路イメージの構成になっていて，またそれのＦ／Ｗ制御における一連の主要な動作が実行されている。なお，図３におけるメモリアクセス信号生成部１８は情報蓄積部とする例えばメモリ及びその周辺回路のインタフェースに合わせてロジックを組む既知の技術であり，また前述の情報蓄積部３及びＦ／Ｗ制御部２及び主信号制御部１は，当業者にとってよく知られており，また本発明とするところの技術には直接関係しないので，その詳細な構成は省略する。
【００４１】
以下，第１の実施の形態の動作につき説明する。まず，異速度クロック間調停部５の動作について図４のタイミング図を用いて説明する。図４は第１の実施の形態の動作を示すタイミングチャートである。図４における高速クロックの１クロック幅ごとに付加されているｔ１〜ｔ２０は，主信号に同期したタイミング信号（図１中の１０６。例えば伝送信号のフレーム先頭位置を示すフレーム信号やセルごとの先頭を示すセルパルス信号。）から装置設計において便宜的に位置づけるもので，ここでは説明の簡易化のため仮に２０クロックを１周期としてｔ１〜ｔ２０を図２に記すように配置させている。また図４中のイ，ロ，ハ，ニ，ホは説明の便宜上のために付けた低速クロックの立ち上がり変化点を示している。タイミング信号１１０がアクティブになる時刻については，前述の図２におけるタイミング信号１１０と同じ時間軸位置になっている。
【００４２】
低速クロックの同期下において，イの時刻にて信号１０５ａ，１０５ｂを入力し，イの時点にて立ち上がり微分回路１１から低速クロックに関して１クロック幅の信号１２０”Ｈ”を出力し，ロの時点にてＪＫ・Ｆ／Ｆ１２から信号１２１”Ｈ”を出力し続ける。
【００４３】
高速クロックの同期下において，前述の信号１２１をＤ・Ｆ／Ｆ１３がラッチするわけだが信号１２１はレベル信号になっていることから例えばＤ・Ｆ／Ｆ１３の入力端にて信号１２１の変化点と高速クロックの立ち上がりエッジが重なってクロックでラッチに関する規格マージン割れとなることがあっても，その次の高速クロックの立ち上がりエッジにては信号１２１は高速クロックでラッチする規格マージンを満足しているので確実にＤ・Ｆ／Ｆ１３は信号１２１をラッチすることができ，ここではｔ１９にて低速クロックに同期した信号１２１”Ｈ”をラッチできたとして高速クロックに同期した信号１２２”Ｈ”を出力している。なお，信号１２１が継続して”Ｈ”になっているので必然的に信号１２２”Ｈ”が出力され続ける。この信号１２２から以降が高速クロックに同期のとれた信号になっていて，この時点で低速クロックに同期した信号を高速クロックに同期した信号へ乗せ換えるとのことが成立している。
【００４４】
しかしこの高速クロックと非同期の信号１２１が”Ｈ”であることに発して継続し続ける信号１２２”Ｈ”によりさらに内部へのアクセスがアクティブであり続けることは誤動作を招く原因ともなるため，ｔ１９の時刻にて立ち上がり微分回路１４は信号１２２の”Ｌ”から”Ｈ”への変化を受けて高速クロックに関して１クロック幅の信号１２３”Ｈ”を出力して低速クロック同期の信号１２１に発する信号成分の属性を断ち，さらにここでｔ２０の時刻にてＪＫ・Ｆ／Ｆ１６は信号１２３”Ｈ”を受けて信号１２５”Ｈ”を出し続ける。この信号１２５”Ｈ”を出し続ける故は，前記の主信号制御部１から情報蓄積部３へのアクセスに競合しないための手段であり，Ｆ／Ｗ制御による情報蓄積部３へのアクセスが許可されているタイミング領域（図４中のｔ２〜ｔ７）で動作を実行しようとするもので，ＡＮＤ１７にて信号１１０が入力されるまで実行待ちの状態を継続させるものである。そしてｔ１の時刻にてＡＮＤ１７は，タイミング信号１１０の高速クロックに関して１クロック幅”Ｈ”を受けて初めて高速クロックに関して１クロック幅の信号１２６”Ｈ”をメモリアクセス信号生成部１８へ渡す。この信号１２６から以降が情報蓄積部３における主信号制御部１及びＦ／Ｗ制御部２からのアクセスの競合によるぶつかりを回避した信号のタイミングになっているとのことが成立している。
【００４５】
そして，ｔ２の時刻にてアクセス信号生成部１８は信号１２６”Ｈ”を受けて信号１０５ａとから信号１０９ａを生成し情報蓄積部３へ出力してアクセスを行う。またメモリアクセス信号生成部１８にて情報蓄積部３における処理が完了した時点にて例えばここではｔ７の時刻にて高速クロックに関して１クロック幅の信号１２７”Ｈ”を出力し，ｔ８の時刻にてそれを受けてＪＫ・Ｆ／Ｆ１６は信号１２５”Ｌ”を，ＪＫ・Ｆ／Ｆ１９は信号１２８”Ｈ”をそれぞれレベル信号として出力し続ける。
【００４６】
この度のＦ／Ｗ制御アクセスサイクルにおいて，このｔ８の時刻以降は信号１２５が”Ｌ”であり続けるので信号１２６がアクティブになることはない。又，この時点でＦ／Ｗ制御が情報蓄積部３からの情報を読み出すアクセスであった場合には，ｔ７の時刻にて情報蓄積部３から出力された有効な信号１０９ｂをｔ８の時刻にてＲ付きクロック同期ＬＡＴＣＨ２０で信号１２７の”Ｈ”のタイミングにてラッチし，有効となった信号１３０をレベル的な信号として出力し続け，ハの時刻にてそれを受けてＤ・Ｆ／Ｆ２３が低速クロックに同期して有効となっている信号１０５ｃを出力する。
【００４７】
この信号１０５ｃは高速クロックに同期した信号から低速クロックに同期した信号となっているが，非同期クロック間における信号の乗せ換えが成立した理由については前記の信号１２１から信号１２２へのそれに同様であり，ここでは省略する。
【００４８】
続いて次に，前述の時刻ｔ８でＪＫ・Ｆ／Ｆ１９から出力され続けている信号１２８”Ｈ”をＤ・Ｆ／Ｆ２１にて低速クロックでラッチできたタイミングを仮にハの時刻とすると，この時刻ハの時点から低速クロックに同期した信号１２９が”Ｈ”になり続ける。この信号１２９は高速クロックに同期した信号から低速クロックに同期した信号となっているが，非同期クロック間における信号の乗せ換えが成立した理由については前述の信号１２１から信号１２２へのそれに同様であり，ここでは省略する。
【００４９】
そしてハの時刻にて立ち上がり微分回路２２は信号１２９が”Ｌ”から”Ｈ”に変化するのを受けて低速クロックに関して１クロック幅の信号１０５ｄ”Ｈ”をＦ／Ｗ制御部２へ出力してＦ／Ｗ制御部２と異速度クロック間調停部との間における一連のＦ／Ｗ制御アクセスが完了したことの通知を行い，またニの時刻にてＪＫ・Ｆ／Ｆ１２は信号１２９”Ｈ”を受けて信号１２１を”Ｌ”のレベルにして出力しＦ／Ｗ制御部２の側から高速クロックに同期した内部ブロックへのアクセスを停止する。
【００５０】
そしてさらに異速度クロック間調停部５の内部をＦ／Ｗ制御アクセスが行われた以前の状態に戻すために，信号１２１”Ｌ”のレベルをＤ・Ｆ／Ｆ１３にて高速クロックでラッチできたタイミングを仮に時刻ｔ１６とすると，この時刻ｔ１６の時点から高速クロックに同期した信号１２２が”Ｌ”になり続け，時刻ｔ１６にて立ち下がり微分回路１５は信号１２２が”Ｈ”から”Ｌ”に変化したのを受けて高速クロックに関して１クロック幅の信号１２４”Ｈ”を出力し，時刻ｔ１７にてＪＫ・Ｆ／Ｆ１９は信号１２４を受けて信号１２８”Ｌ”を出力し続け，またこの度のＦ／Ｗ制御が情報蓄積部３からの情報を読み出すアクセスであった場合には，ｔ１６の時刻にてＲ付きクロック同期ＬＡＴＣＨ２０は信号１２４を受けて信号１３０を有効な状態から解放して例えばＡＬＬ”Ｌ”とし，そしてホの時刻にて信号１２９が”Ｌ”となり，信号１０５ｃが有効な信号とするところから解放されて，ここで異速度クロック間調停部５におけるＦ／Ｗ制御アクセスの全ての動作が完了する。
【００５１】
ホの時刻にて信号１０５ａがアクティブからディスアクティブに変化して，信号１０５ｂが”Ｈ”から”Ｌ”に変化しているが，これは処理の完了を示す信号１０５ｄの”Ｈ”をＦ／Ｗ制御部２から上流のＦ／Ｗ制御系へ通知したことで上流のＦ／Ｗ制御系からのアクセスに従って変化したものであり，ここでは仮にこのハの時刻にしているがこのタイミングは本技術の動作とするところには関係がないので，このタイミングについての詳細な説明は省略する。
【００５２】
この結果，装置内が非同期のクロックで構成されている場合におけるＦ／Ｗ制御において，Ｆ／Ｗ制御系の低速クロックに同期した信号を主信号制御系の高速クロックに乗せ換え，さらに主信号系からとＦ／Ｗ制御系からとの情報を蓄積しているブロックへのそれぞれのアクセスの競合を防止してそれぞれのアクセス動作を実現できることを可能としている。しかも，図３へ示すように単純な回路構成となっているので，必要な機能に応じて回路変更を盛り込むことが容易であり例えば情報蓄積部３とするところの種々多様なメモリ及びその周辺回路のインタフェースに合わせてメモリアクセス信号生成部１８の内部回路を構成することで様々な場面で適用できるという効果もある。なお，上記第１の実施の形態では本技術の適用対象とするところを主信号制御系とＦ／Ｗ制御系が非同期の関係でありそれにおいてそれぞれが情報蓄積部をアクセスする場合として表現しているが，これを一般的にある機能ブロックＡとある機能ブロックＢが非同期の関係でありそれにおいてそれぞれが他の同一の機能ブロックＣをアクセスする場合に適用されるとしてもよい。
【００５３】
本発明の第２の実施の形態として，その基本的な構成は上記の通りであるが，前述の図７に示した装置内クロック非同期におけるシステム制御方式の機能ブロックについてさらに工夫したものについて説明する。その構成を図５に示す。図５は第２の実施の形態の構成図である。本図において，前述の図１における機能ブロックに異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂ，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂの各機能ブロックとそれに接続される信号線と，タイミング信号１１０ａとタイミング信号１１０ｂとが追加されて構成されている。さらに異速度クロック間調停部Ｂ５ｂの下へ他の異速度クロック間調停部を複数ブロックと情報蓄積部Ｂ３ｂの下へ他の情報蓄積部を複数ブロックとして追加してもよい。異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂそれぞれの内部は，図３におけるメモリアクセス信号生成部１８内の回路構成をそれぞれに対応した情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂのメモリ及びその周辺回路に合わせたインタフェースの構築する回路部分に変えるのみで他は図３に示す各機能ブロックを有して構成される。又，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂそれぞれの内部は，主信号制御部１が主信号１０１を処理するに必要となる様々な情報や蓄積情報を格納するメモリへの多様なアクセス手段に応じて構築するメモリ及びその周辺手段で構成されたものとすればよい。
【００５４】
主信号制御部１は情報蓄積部３，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂへそれぞれのアクセスタイミングにて信号１０４を介してアクセスを行う。Ｆ／Ｗ制御部２は異速度クロック間調停部５，異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂへ信号１０５を介してアクセスする。異速度クロック間調停部Ａ５ａは低速クロックに同期した信号１０５を高速クロックに同期した信号へ乗せ換え，さらにタイミング信号１１０ａに従って情報蓄積部Ａ３ａへ信号１５０を介してアクセスを行う。異速度クロック間調停部Ｂ５ｂは低速クロックに同期した信号１０５を高速クロックに同期した信号へ乗せ換え，さらにタイミング信号１１０ｂに従って情報蓄積部Ｂ３ｂへ信号１５１を介してアクセスを行う。
【００５５】
従って，この複数の異速度クロック間調停部を用いた装置内クロック非同期におけるシステム制御方式及びその回路の動作のタイミングイメージは図６のようになる。図６は第２の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。即ち、図６に示すように情報蓄積部３における動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ８〜ｔ２０〜ｔ１（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ２〜ｔ７が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ２〜ｔ７とされていることからタイミング信号生成部４は異速度クロック間調停部１１０から信号１０９を介して情報蓄積部３へのアクセスタイミングを定めるためのタイミング信号１１０を時刻ｔ１にて高速クロックに関して１クロック幅”Ｈ”として生成し，また，情報蓄積部Ａ３ａにおける動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ１５〜ｔ２０〜ｔ９（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ１０〜ｔ１４が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ１０〜ｔ１４とされていることからタイミング信号生成部４は異速度クロック間調停部Ａ５ａから信号１５０を介して情報蓄積部Ａ３ａへのアクセスタイミングを定めるためのタイミング信号１１０ａを時刻ｔ９にて高速クロックに関して１クロック幅”Ｈ”として生成し，また，情報蓄積部Ｂ３ｂにおける動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ１７〜ｔ２０〜ｔ３（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ４〜ｔ１６が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ４〜ｔ１６とされていることからタイミング信号生成部４は異速度クロック間調停部Ｂ５ｂから信号１５１を介して情報蓄積部Ｂ３ｂへのアクセスタイミングを定めるためのタイミング信号１１０ｂを時刻ｔ３にて高速クロックに関して１クロック幅”Ｈ”として生成している。
【００５６】
これらの説明した動作によって図６にも示すように主信号制御及びＦ／Ｗ制御から情報を蓄積している各ブロックへのアクセスが時分割されていることで，情報を蓄積するブロックが複数ある場合においても，それに対応させて装置の構成を複数の異速度クロック間調停部を用いて構築することによって装置内クロック非同期におけるシステム制御を実現することができ，本発明の目的が達成される。
【００５７】
しかも，本第２の実施の形態では，前述したように複数の情報を蓄積するブロックがある場合にも適用できるとしているので，論理的な構想としては図５に示すところからさらに主信号制御及びＦ／Ｗ制御からアクセスする様々なブロックとそれに対応させて異速度クロック間調停部を用いる構成により，装置が無から有へと構築されるにあたって異速度クロック間調停部を流用するだけの容易であり，システム構築の方式を設計するに要する期間も短縮されるという相乗的な効果も奏する。なお、本発明が上記第１及び第２の実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【００５８】
【発明の効果】
本発明によれば、速度及び位相が異なる２種のクロックを基本クロックとして動作する装置内クロック非同期におけるシステム制御装置であって、その制御装置を一方のクロックに他方のクロックを乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号の競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含んで構成したため、夫々異なる速度及び位相のクロックで動作する主信号制御部及びＦ／Ｗ制御部から情報蓄積部に対するアクセスが競合するのを防止することが可能となる。
【００５９】
即ち、本発明によれば，高速クロックを動作の基本クロックとして回路構築された主信号を処理する主信号処理部と，主信号を処理するのに必要となる各種情報を格納する情報蓄積部と，低速クロックを動作の基本クロックとして回路構築されていてＦ／Ｗ制御により前記の情報蓄積部へアクセスするＦ／Ｗ制御部という３つの機能ブロックを有す基本構成に基づき，情報蓄積部における主信号処理部からのアクセスとＦ／Ｗ制御部からのアクセスとの時間的な領域を割り当て，そしてその割り当てられた領域の時刻を認識するためのタイミング信号を設け，さらにＦ／Ｗ制御からの低速クロックに同期した信号を主信号処理の基本クロックとするところの高速クロックに同期した信号に乗せ換えた後に前記のタイミング信号を受けた時点から情報蓄積部へアクセスする異速度クロック間調停部をＦ／Ｗ制御部と情報蓄積部との間へ位置づけて装置を構築することにより，速度及び位相の異なったクロックを有して構成されている機能ブロックから情報蓄積部への常時アクセスできることを実現した装置内クロック非同期におけるシステム制御装置が提供される。
【図面の簡単な説明】
【図１】本発明に係る装置内クロック非同期におけるシステム制御装置の第１の実施の形態の構成図である。
【図２】第１の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。
【図３】第１の実施の形態の異速度クロック間調停部の回路図である。
【図４】第１の実施の形態の動作を示すタイミングチャートである。
【図５】第２の実施の形態の構成図である。
【図６】第２の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。
【図７】従来の装置内クロック非同期におけるシステム制御装置の一例の構成図である。
【図８】従来の装置内クロック非同期におけるシステム制御装置の他の一例の構成図である。
【符号の説明】
１ 主信号制御部
２ Ｆ／Ｗ制御部
３ 情報蓄積部
４ タイミング信号生成部
５ 異速度クロック間調停部
【発明の属する技術分野】
本発明は装置内クロック非同期におけるシステム制御装置に関し、特に主信号制御系から主信号が流れるのに必要とされる各種情報を蓄積するメモリ（以後，情報蓄積部と称する）へのアクセス動作におけるクロック速度とＦ／Ｗ（ｆｉｒｍｗａｒｅ；ファームウエア）制御系から情報蓄積部へのアクセス動作におけるクロック速度とが非同期の関係になって構成されている。
【０００２】
本技術が属する分野としては例えば図７の従来の装置内クロック非同期におけるシステム制御装置の一例の構成図に示すような主信号制御部１，Ｆ／Ｗ制御部２，情報蓄積部３の大きくは３つの機能ブロック及びそれらを接続した信号とで装置内は構成されていて，それぞれが主信号制御系，Ｆ／Ｗ制御系，情報蓄積部に相当している。それにおいて主信号制御系から情報蓄積部へのアクセスに競合しないでＦ／Ｗ制御系から情報蓄積部へのアクセスを行う回路の改良に関する。
【０００３】
【従来の技術】
このような、装置内クロック非同期においてシステム制御を行う装置は、ＡＴＭ（ａｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ）伝送路網の回線交換装置におけるＦ／Ｗ制御の機能に関する回路としてあるが，一般的には主信号系が伝送信号に従属したクロックを基本クロックとして動作し，Ｆ／Ｗ制御系が前記伝送信号に従属したクロックとは速度及び位相共に異なる非同期なクロックを基本クロックとして動作するように構成されている装置におけるシステム制御方式及びその回路として知られている。尚，この前記装置内における前記主信号系の基本クロックとするところの論理的な速度は例えば１５５．５２ＭＨｚであり，また前記Ｆ／Ｗ制御系の基本クロックとするところの論理的な速度は例えば１０ＭＨｚであることから，以後は主信号系の基本クロックを高速クロックと称し，Ｆ／Ｗ制御系の基本クロックを低速クロックと称して記す。
【０００４】
伝送路網の回線交換装置において電源投入し伝送信号をまだ流すことのできない状態（以後，非運用状態と称する）から伝送信号を流すことのできる定常状態（以後，運用状態と称する）に至るまでには，先ず非運用状態にてＦ／Ｗ制御系から各種の設定情報となる例えば何れの方路から受信した伝送信号を何れの方路へ送信するかの設定である回線スイッチ情報や，流れる伝送信号の帯域，容量及び伝送揺らぎから生ずるトラヒックを吸収するなどから一時的に伝送信号を装置内へ格納するための蓄積バッファにおける各方路ごとの蓄積容量・閾値などを指定する情報や，方路毎に定められる送受信レート情報などを，情報蓄積部へ設定する。
【０００５】
その後にＦ／Ｗ制御系から装置内へ非運用状態から運用状態への状態変更設定を指示する。そしてこの時点から初めて主信号制御系が情報蓄積部へアクセスを行って，主信号を送受信するのに要する情報を入手し，また一時的に伝送信号が格納されている容量及びその状況を管理するための各種パラメータ情報などを情報蓄積部から読出して逐次更新し情報蓄積部へ書き込むアクセスを行い続けながら，伝送路網の回線交換装置においては伝送信号を流すことのできる運用状態となっている。この動作ゆえに，非運用状態下にある場合には情報蓄積部とのアクセスは低速クロックを基本クロックとして動作するＦ／Ｗ制御系のみであり，また運用状態下にある場合には情報蓄積部とのアクセスは高速クロックを基本クロックとして動作する主信号制御系のみであることから，このようなシステム構成においては装置内で速度及び位相の異なった非同期なクロックが混在して情報蓄積部へアクセスする動作はなかったのである。
【０００６】
しかし，近年は装置が運用状態下とする主信号制御系が情報蓄積部へ逐次アクセスする場合においても，何れの方路から受信した伝送信号を何れの方路へ送信するかの設定である回線スイッチ情報や，流れる伝送信号の帯域，容量及び伝送揺らぎから生ずるトラヒックを吸収するなどから一時的に伝送信号を装置内へ格納するための蓄積バッファにおける各方路ごとの蓄積容量・閾値などを指定する情報や，方路毎に定められる送受信レート情報などを，Ｆ／Ｗ制御系から情報蓄積部へ設定変更を行い，さらには一時的に伝送信号が格納されている容量及びその状況を管理するための主信号制御系から情報蓄積部へ書き込まれた各種パラメータ情報などをＦ／Ｗ制御系から情報蓄積部へ読出アクセスを行って収集するというこのような基本クロックの異なる主信号制御系とＦ／Ｗ制御系とから情報蓄積部へアクセスする装置内クロック非同期におけるシステム制御の方式及びその回路が要求されている。
【０００７】
この要求に応えるために，例えば図８の従来の装置内クロック非同期におけるシステム制御装置の他の一例の構成図に示すように伝送路網の回線交換での装置内クロック非同期におけるシステム制御方式は，主信号制御部１，Ｆ／Ｗ制御部２，情報蓄積部３，タイミング信号生成部４の機能ブロックで構成されている。
【０００８】
図中の破線については，主信号制御部１とタイミング信号生成部４及びその周辺を囲む破線（Ａ）が本装置より上流に位置する主信号系から本装置へ流れ込む主信号に従属した高速クロックを基本クロックとしてそれに同期のとれた部分であり，Ｆ／Ｗ制御部及びその周辺を囲む破線（Ｂ）が本装置より上流に位置するＦ／Ｗ制御系から本装置へのＦ／Ｗ制御信号に従属した低速クロックを基本クロックとしてそれに同期のとれた部分であり，情報蓄積部及びその周辺を囲む破線（Ｃ）が前記の高速クロックと前記の低速クロックが混在して動作している部分であるとして示している。
【０００９】
以下，本機能ブロックの動作について説明する。タイミング信号生成部４は，主信号１０１に同期したタイミング信号１０６を受けて，主信号生成部１が上流の主信号系から入力される主信号１０１を処理して下流の主信号系へ主信号１０２を出力するのに必要となるタイミング信号１０７を生成して主信号制御部１へ渡す。
【００１０】
本装置における主信号を通せる以前の非運用状態下において，Ｆ／Ｗ制御部２は，上流のＦ／Ｗ制御系から主信号が通るのに必要な各種の設定情報を信号１０３で受けて情報蓄積部３へ信号１０５を介して設定の書込みを行う。主信号を通すのに必要となる各種の設定情報が全て情報蓄積部３へ書き込まれた後にＦ／Ｗ制御部２は，上流のＦ／Ｗ制御系からの運用状態へ切り替える指示を信号１０３で受けて主信号制御部１へ運用状態に切り替える指示の信号１０８を出力する。
【００１１】
ここにおいて主信号制御部１は，主信号１０１を入力して主信号１０２を出力する動作においてタイミング信号１０７のタイミングに従って情報蓄積部３へ信号１０４を介してアクセスし，主信号処理に必要となる設定情報を情報蓄積部３から取り込み，さらにまた主信号処理に関する各種の状態情報を逐次更新してその状態情報を情報蓄積部３へ信号１０４を介して書き込む動作を行いながらその情報により入力した主信号１０１を処理して，下流の主信号系へ主信号１０２を出力するとしたものである。
【００１２】
【発明が解決しようとする課題】
ところが、この技術では、運用状態下において上流のＦ／Ｗ制御系より情報蓄積部３に書き込まれている主信号処理に必要な各種の設定情報や状態情報を読出し及び変更するためにはＦ／Ｗ制御部２を介して情報蓄積部３と信号１０５で情報のやり取りを行うわけだが，運用状態下においては主信号制御部１が逐次に情報蓄積部３と信号１０４で情報のやり取りを行っていて，信号１０５は低速クロックに同期した信号であり，信号１０４は高速クロックに同期した信号であり，かつ信号１０５と信号１０４は非同期であることから情報蓄積部３において信号１０４と信号１０５からのアクセスが競合するという動作が生じることで，主信号制御部１からまたＦ／Ｗ制御部２から情報蓄積部３への正常なアクセスが行われていないために装置内で誤動作が発生してしまうという問題がある。
【００１３】
なお、この種の競合制御の一例が特開平６−８３５７９号公報（以下、先行技術１と称する）及び特開平５−１５８６５５号公報（以下、先行技術２と称する）に記載されている。先行技術１記載の技術は、バッファへの書込み及び読出しを行う回路であって、書込みと読出しが競合したとき読出しを他のバッファに切替えるバッファ選択回路を有するというものである。又、先行技術２記載の技術は、直並列変換回路からの並列データが書込まれるシングルポートＲＡＭであって、このシングルポートＲＡＭの書込みタイミングと読出しタイミングとが競合したときにシングルポートＲＡＭの読出しを遅延させる競合制御回路を有するというものである。しかし、これら先行技術１，２のいずれにも上記課題を解決する手段は開示されていない。
【００１４】
そこで本発明の目的は、夫々異なる速度及び位相のクロックで動作する主信号制御部及びＦ／Ｗ制御部から情報蓄積部に対するアクセスが競合するのを防止することが可能な装置内クロック非同期におけるシステム制御装置を提供することにある。より具体的に説明すると、装置内の主信号制御部１とＦ／Ｗ制御部２とから情報蓄積部３へのアクセスが非同期クロックで構成されている場合に，情報蓄積部３における主信号制御部１との動作とＦ／Ｗ制御部３との動作に競合が生じて誤動作してしまうことを防止して，常時のアクセスとするところの例えば運用状態においてもＦ／Ｗ制御系より情報蓄積部３に書込まれている各種情報を読出し，変更することを可能にした，装置内クロック非同期におけるシステム制御装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記課題を解決するために本発明は、速度及び位相が異なる２種のクロックを基本クロックとして共通の記憶手段をアクセスする装置内クロック非同期におけるシステム制御装置であって、その装置は一方のクロックに他方のクロックを乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含むことを特徴とする。
【００１６】
本発明による装置内クロック非同期におけるシステム制御方式及びその回路は、上流のＦ／Ｗ制御系より情報蓄積部へのアクセスにおけるＦ／Ｗ制御部と情報蓄積部の間の部分に主信号に同期のとれたタイミング信号に従って動作して，かつ非同期クロックに従属したブロック間における信号の調停をとるために低速クロックに同期した信号を高速クロックに同期した信号への乗せ換え，また高速クロックに同期した信号を低速クロックに同期した信号への乗せ換えを行う機能を有する異速度クロック間調停部を設けたことを特徴としている。（参照：図１における異速度クロック間調停部５，タイミング信号生成部４から異速度クロック間調停部２へ出力されるタイミング信号１１０，Ｆ／Ｗ制御部２と異速度クロック間調停部５との信号１０５，情報蓄積部３と異速度クロック間調停部５との信号１０９。）
この異速度クロック間調停部５は，低速クロックに同期したＦ／Ｗ制御部２からの信号を低速クロックとは異速度である高速クロックに同期のとれた信号へ異速度クロック調停部５内で乗せ換えを行い，さらに主信号制御部１と情報蓄積部３の間のアクセスタイミングにぶつからないように主信号に同期したタイミング信号からタイミングを図って情報蓄積部３へ前記の異速度クロックへの乗せ換えによって高速クロックに同期のとれたアクセス信号を出力し，さらにまた情報蓄積部３から情報を読み出す場合には高速クロックに同期した情報蓄積部３からの信号を高速クロックとは異速度である低速クロックに同期のとれた信号へ異速度クロック調停部５内で乗せ換えを行ってＦ／Ｗ制御部２へその信号を出力するという動作（作用）を実行する。
【００１７】
従って，異速度クロック間における信号の乗せ換えを行って，さらに主信号に同期したタイミング信号からタイミングを図って動作させることにより，単一クロックで構成される同期式回路で実現されるため異速度クロック間における動作とは違い，クロックエッジのラッチ動作において取りこぼしによる誤動作が発生することはなく，かつタイミング信号から情報蓄積部３へのアクセスタイミングを時分割で割り当てられているので情報蓄積部３にてアクセスの競合が発生することを防止するという効果が得られる。（参照：Ｆ／Ｗ制御部２と情報蓄積部３とのアクセスタイミングや主信号制御部１と情報蓄積部３とのアクセスタイミングを時分割で割り当てるとのことについてのタイミング的なイメージ図を図２に示す。）
【００１８】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１は本発明に係る装置内クロック非同期におけるシステム制御装置の第１の実施の形態の構成図である。第１の実施の形態は，図１に示すように，主信号制御部１と，Ｆ／Ｗ制御部２と，情報蓄積部３と，タイミング信号生成部４と，異速度クロック間調停部５とから構成される。
【００１９】
タイミング信号生成部４は，主信号に同期したタイミング信号１０６を本装置より上流に位置する主信号系から入力して主信号制御部１が情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１０７とＦ／Ｗ制御部２が異速度クロック間調停部５を経由して情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１１０とを生成し，タイミング信号１０７を主信号制御部１へ，タイミング信号１１０を異速度クロック間調停部５へそれぞれ出力する。
【００２０】
前述した主信号制御部１が情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１０７及びＦ／Ｗ制御部２が異速度クロック間調停部５を経由して情報蓄積部３へアクセスするタイミングを決定するためのタイミング信号１１０とは，主信号制御系やＦ／Ｗ制御系を有す各々の機能ブロックに情報蓄積部３へアクセスするための時間的なタイミング領域を割り当てて，情報蓄積部３における主信号制御部１からと異速度クロック間調停部５からとのアクセスの競合を避けるようにするものであるが，これは図２のタイミング領域割り当て動作を示すタイミングチャートに示すようなイメージに基づいている。
【００２１】
ここにおいて，本技術におけるタイミング信号１０７，１１０の位置づけや役割について図２を用いて説明する。図２における高速クロックの１クロック幅ごとに付加されているｔ１〜ｔ２０は，主信号に同期したタイミング信号（図１中の１０６。例えば伝送信号のフレーム先頭位置を示すフレーム信号やセルごとの先頭を示すセルパルス信号。）から装置設計において便宜的に位置づけるもので，ここでは説明の簡易化のため仮に２０クロックを１周期としてｔ１〜ｔ２０を図２に記すように配置させている。
【００２２】
図２に示すように，主信号制御部１が主信号を処理するために情報蓄積部３をアクセスするに要するタイミング位置及びその領域を信号１０４において高速クロックに関する時刻ｔ８〜ｔ２０〜ｔ１に割り当て，タイミング信号生成部４は主信号の流れにおいてその割り当てられた時刻位置を主信号制御部１が認識するためのタイミング信号１０７をｔ７にてアクティブにし主信号制御部１へ通知している。そして主信号制御部１が情報蓄積部３へのアクセス可能な時刻がｔ８〜ｔ２０〜ｔ１になっていることから，アクセスが重ならないように異速度クロック間調停部５が信号１０９を介して情報蓄積部３へのアクセス可能な時刻を信号１０９におけるｔ２〜ｔ７に割り当て，タイミング生成部４は異速度クロック間調停部５が情報蓄積部３をアクセスするのに割り当てられた時刻位置を異速度クロック間調停部５が認識するためのタイミング信号１１０をｔ１にてアクティブにし異速度クロック間調停部５へ通知している。さらに情報蓄積部３におけるアクセスの競合をさけるために，信号１０４にてのｔ２〜ｔ７を主信号制御部１による情報蓄積部３とのアクセス禁止領域とし，信号１０９にてのｔ８〜ｔ２０〜ｔ１を異速度クロック間調停部５による情報蓄積部３とのアクセス禁止領域としている。このようにしてタイミング信号１０７，１１０は，アクセスの可能領域及び禁止領域を割り当てられたそのような条件下で生成される信号となっている。
【００２３】
図１において，主信号制御部１は，本装置より上流に位置する主信号系から主信号１０１を入力して，またタイミング信号生成部４からのタイミング信号１０７を入力して主信号の処理に合わせての必要なタイミングを図り，信号１０４を介して情報蓄積部３とのアクセスを行って情報蓄積部３から得られた情報により主信号を処理してその結果となる主信号１０２を本装置より下流に位置する主信号系へ出力する。さらに主信号を処理した後に更新された主信号を処理するのに必要な状態情報を信号１０４を介して情報蓄積部３へ書込む。
【００２４】
Ｆ／Ｗ制御部２は低速クロック同期にて，本装置より上流に位置するＦ／Ｗ制御系と信号１０３を介してアクセスを行ってそれに従い異速度クロック間調停部５と信号１０５を介してアクセスを行う。異速度クロック調停部５は，Ｆ／Ｗ制御部２からの低速クロックに同期のとれた信号１０５を入力してそれを高速クロックに乗せ換え，さらにタイミング信号生成部４から出力されるタイミング信号１１０の入力に従ってタイミングを図り，情報蓄積部３と高速クロックに同期のとれた信号１０９を介してアクセスを行う。このようにして，装置内クロック非同期におけるシステム制御とするところの方式は構築されている。そして，本発明に従って前述の異速度クロック間調停部５が設けられているが，この部分が本技術の主要とするところである。
【００２５】
図３は異速度クロック間調停部の回路図である。図３を参照すると，図１における異速度クロック間調停部５内の機能動作を表す回路イメージの図が以下のように構成されている。信号１０５ａ，信号１０５ｂ，信号１０５ｃ，信号１０５ｄとは，図１中の信号１０５における信号成分であり，信号１０５はアドレス（以後，ＡＤＲと記す），データ（以後，ＤＡＴと記す），ライトイネーブル（以後，ＷＥと記す），リードイネーブル（以後，ＲＥと記す），チップセレクト（以後，ＣＳと記す），Ｆ／Ｗ制御アクセスが完了したことを示す信号（以後，ＥＮＤＰと記す）の各信号を含んでいて，信号１０５ａはＦ／Ｗ制御部２からのＡＤＲとＤＡＴとＷＥとＲＥ，信号１０５ｂはＦ／Ｗ制御部２からのＣＳであり，また信号１０５ＣはＦ／Ｗ制御部２へのＤＡＴ，信号１０５ｄはＦ／Ｗ制御部２へのＥＮＤＰである。
【００２６】
信号１０９ａ，信号１０９ｂとは，図１中の信号１０９における信号成分であり，信号１０９ａは情報蓄積部３への設定情報信号や情報蓄積部３から各種情報を読み出すための指示信号であり，信号１０９ｂは情報蓄積部３から読み出された各種情報信号である。本異速度クロック間調停部５は，図中に示す（イ）を境にしてＦ／Ｗ制御部２への側が低速クロックに，（イ）を境にして情報蓄積部３への側が高速クロックにそれぞれ同期した回路として構成されている。
【００２７】
図３に示すように，立ち上がり微分回路１１はＦ／Ｗ制御部２から本ブロックへのＣＳとなる低速クロックに同期した信号１０５ｂを入力して，低速クロックに同期したパルス信号１２０をＪＫ・Ｆ／Ｆ１２へ出力する。ＪＫ・Ｆ／Ｆ１２は低速クロックに同期したパルス信号１２０を入力して，レベル信号１２１をアクティブ（有効）にしてＤ・Ｆ／Ｆ１３へ出力する。
【００２８】
Ｄ・Ｆ／Ｆ１３はアクティブなレベル信号１２１を入力して，高速クロックに同期した信号１２２を立ち上がり微分回路１４と立ち下がり微分回路１５へ出力する。立ち上がり微分回路１４は高速クロックに同期してアクティブになった信号１２２を入力して，高速クロックに同期したパルス信号１２３をＪＫ・Ｆ／Ｆ１６へ出力する。この時点にて立ち下がり微分回路１５は，信号１２２に立ち下がり変化がなかったのでパルス信号１２４を出力しない。
【００２９】
ＪＫ・Ｆ／Ｆ１６は高速クロックに同期したパルス信号１２３を入力して，レベル信号１２５をアクティブにしてＡＮＤ１７へ出力する。ＡＮＤ１７はアクティブなレベル信号１２５が入力されてさらに前記図１中の高速クロックに同期したタイミング信号１１０がアクティブになったときのみ高速クロックに同期した信号１２６をメモリアクセス信号生成部１８へ出力する。
【００３０】
メモリアクセス信号生成部１８は高速クロックに同期した信号１２６と信号１０５ａとから高速クロックに同期した信号１０９ａを生成して情報蓄積部３へ出力する。前述したメモリアクセス信号生成部１８の入力端において信号１０５ａは低速クロックに同期した信号ではあるが，しかし高速クロックに同期した信号１２６が到着した時点においては既に信号１０５ａの低速クロックによっての変化点は到着していてレベル的な信号として保たれているので，メモリアクセス信号生成部１８の内部にて信号１２６と信号１０５ａの論理積から処理される信号は高速クロックに同期のとれた信号である。そして，そこから生成された信号１０９ａはクロックでラッチする動作において異常がなく高速クロックに同期した信号になっている。
【００３１】
そしてさらにメモリアクセス信号生成部１８は，情報蓄積部３における信号１０９ａからの処理が終了した時点にてアクセスが完了したことを示す高速クロックに同期したパルス信号１２７をＪＫ・Ｆ／Ｆ１６と，ＪＫ・Ｆ／Ｆ１９と，Ｒ付きクロック同期ＬＡＴＣＨ２０へ出力する。
【００３２】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，前述のパルス信号１２７と同時刻に情報蓄積部３から高速クロックに同期した信号１０９ｂがＲ付きクロック同期ＬＡＴＣＨ２０へ出力される。
【００３３】
ＪＫ・Ｆ／Ｆ１６は高速クロックに同期したパルス信号１２７を入力して，レベル信号１２５をディスアクティブにしてＡＮＤ１７へ出力する。そしてＡＮＤ１７にては信号１１０が周期的に入力されるのだが信号１２５がディスアクティブなために信号１２６を出力しない。ＪＫ・Ｆ／Ｆ１９は高速クロックに同期したパルス信号１２７を入力して，レベル信号１２８をアクティブにしてＤ・Ｆ／Ｆ２１へ出力する。
【００３４】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパルス信号１２７で信号１０９ｂをラッチしてレベル的な信号１３０をＤ・Ｆ／Ｆ２３へ出力する。そしてＤ・Ｆ／Ｆ２３はレベル的な信号１３０を入力して，低速クロックに同期した信号１０５ｃをＦ／Ｗ制御部２へ出力する。Ｄ・Ｆ／Ｆ２１はアクティブなレベル信号１２８を入力して，低速クロックに同期した信号１２９を立ち上がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力する。
【００３５】
立ち上がり微分回路２２は低速クロックに同期した信号１２９を入力して，低速クロックに同期したパルス信号１０５ｄをＦ／Ｗ制御部２へ出力する。そしてＦ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｆ／Ｗ制御部２においてパルス信号１０５ｄのタイミングで前記の信号１０５ｃはラッチされて，上流のＦ／Ｗ制御系への信号形式に処理され上流のＦ／Ｗ制御系へ出力される信号となる。
【００３６】
ＪＫ・Ｆ／Ｆ１２は低速クロックに同期した信号１２９を入力して，レベル信号１２１をディスアクティブ（無効）にしてＤ・Ｆ／Ｆ１３へ出力する。Ｄ・Ｆ／Ｆ１３はディスアクティブなレベル信号１２１を入力して，高速クロックに同期した信号１２２を立ち上がり微分回路１４と立ち下がり微分回路１５へ出力する。立ち下がり微分回路１５は高速クロックに同期してディスアクティブになった信号１２２を入力して，高速クロックに同期したパルス信号１２４をＪＫ・Ｆ／Ｆ１９とＲ付きクロック同期ＬＡＴＣＨ２０へ出力する。
【００３７】
この時点にて立ち上がり微分回路１４は，信号１２２に立ち上がり変化がなかったのでパルス信号１２３を出力しない。ＪＫ・Ｆ／Ｆ１９は高速クロックに同期したパルス信号１２４を入力して，レベル信号１２８をディスアクティブにしてＤ・Ｆ／Ｆ２１へ出力する。
【００３８】
Ｆ／Ｗ制御のアクセスが情報の読出しであった場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパルス信号１２４で信号１３０をＡＬＬ”０”とする。そしてＤ・Ｆ／Ｆ２３はＡＬＬ”０”を入力し信号１０５ｃをＡＬＬ”０”として，信号１０５ｃに関する信号がＦ／Ｗ制御部へまたＦ／Ｗ制御部内でバス信号として構成されているならば，この時点で仮に信号１０５ｃにマルチとなっているバス信号を本アクセスから解放する。
【００３９】
Ｄ・Ｆ／Ｆ２１はディスアクティブなレベル信号を入力して，低速クロックに同期した信号１２９を立ち上がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力する。立ち上がり微分回路２２は低速クロックに同期した信号１２９を入力するのだが，この時点にて信号１２９に立ち上がり変化がなかったのでパルス信号１０５ｄを出力しない。またＪＫ・Ｆ／Ｆ１２は現在まで”Ｈ（高）”のレベルとして入力されていた信号１２９が”Ｌ（低）”になっただけであり，従って出力するレベル信号１２１はディスアクティブな状態を継続している。
【００４０】
以上のように，異速度クロック間調停部５内の機能動作を表す回路イメージの構成になっていて，またそれのＦ／Ｗ制御における一連の主要な動作が実行されている。なお，図３におけるメモリアクセス信号生成部１８は情報蓄積部とする例えばメモリ及びその周辺回路のインタフェースに合わせてロジックを組む既知の技術であり，また前述の情報蓄積部３及びＦ／Ｗ制御部２及び主信号制御部１は，当業者にとってよく知られており，また本発明とするところの技術には直接関係しないので，その詳細な構成は省略する。
【００４１】
以下，第１の実施の形態の動作につき説明する。まず，異速度クロック間調停部５の動作について図４のタイミング図を用いて説明する。図４は第１の実施の形態の動作を示すタイミングチャートである。図４における高速クロックの１クロック幅ごとに付加されているｔ１〜ｔ２０は，主信号に同期したタイミング信号（図１中の１０６。例えば伝送信号のフレーム先頭位置を示すフレーム信号やセルごとの先頭を示すセルパルス信号。）から装置設計において便宜的に位置づけるもので，ここでは説明の簡易化のため仮に２０クロックを１周期としてｔ１〜ｔ２０を図２に記すように配置させている。また図４中のイ，ロ，ハ，ニ，ホは説明の便宜上のために付けた低速クロックの立ち上がり変化点を示している。タイミング信号１１０がアクティブになる時刻については，前述の図２におけるタイミング信号１１０と同じ時間軸位置になっている。
【００４２】
低速クロックの同期下において，イの時刻にて信号１０５ａ，１０５ｂを入力し，イの時点にて立ち上がり微分回路１１から低速クロックに関して１クロック幅の信号１２０”Ｈ”を出力し，ロの時点にてＪＫ・Ｆ／Ｆ１２から信号１２１”Ｈ”を出力し続ける。
【００４３】
高速クロックの同期下において，前述の信号１２１をＤ・Ｆ／Ｆ１３がラッチするわけだが信号１２１はレベル信号になっていることから例えばＤ・Ｆ／Ｆ１３の入力端にて信号１２１の変化点と高速クロックの立ち上がりエッジが重なってクロックでラッチに関する規格マージン割れとなることがあっても，その次の高速クロックの立ち上がりエッジにては信号１２１は高速クロックでラッチする規格マージンを満足しているので確実にＤ・Ｆ／Ｆ１３は信号１２１をラッチすることができ，ここではｔ１９にて低速クロックに同期した信号１２１”Ｈ”をラッチできたとして高速クロックに同期した信号１２２”Ｈ”を出力している。なお，信号１２１が継続して”Ｈ”になっているので必然的に信号１２２”Ｈ”が出力され続ける。この信号１２２から以降が高速クロックに同期のとれた信号になっていて，この時点で低速クロックに同期した信号を高速クロックに同期した信号へ乗せ換えるとのことが成立している。
【００４４】
しかしこの高速クロックと非同期の信号１２１が”Ｈ”であることに発して継続し続ける信号１２２”Ｈ”によりさらに内部へのアクセスがアクティブであり続けることは誤動作を招く原因ともなるため，ｔ１９の時刻にて立ち上がり微分回路１４は信号１２２の”Ｌ”から”Ｈ”への変化を受けて高速クロックに関して１クロック幅の信号１２３”Ｈ”を出力して低速クロック同期の信号１２１に発する信号成分の属性を断ち，さらにここでｔ２０の時刻にてＪＫ・Ｆ／Ｆ１６は信号１２３”Ｈ”を受けて信号１２５”Ｈ”を出し続ける。この信号１２５”Ｈ”を出し続ける故は，前記の主信号制御部１から情報蓄積部３へのアクセスに競合しないための手段であり，Ｆ／Ｗ制御による情報蓄積部３へのアクセスが許可されているタイミング領域（図４中のｔ２〜ｔ７）で動作を実行しようとするもので，ＡＮＤ１７にて信号１１０が入力されるまで実行待ちの状態を継続させるものである。そしてｔ１の時刻にてＡＮＤ１７は，タイミング信号１１０の高速クロックに関して１クロック幅”Ｈ”を受けて初めて高速クロックに関して１クロック幅の信号１２６”Ｈ”をメモリアクセス信号生成部１８へ渡す。この信号１２６から以降が情報蓄積部３における主信号制御部１及びＦ／Ｗ制御部２からのアクセスの競合によるぶつかりを回避した信号のタイミングになっているとのことが成立している。
【００４５】
そして，ｔ２の時刻にてアクセス信号生成部１８は信号１２６”Ｈ”を受けて信号１０５ａとから信号１０９ａを生成し情報蓄積部３へ出力してアクセスを行う。またメモリアクセス信号生成部１８にて情報蓄積部３における処理が完了した時点にて例えばここではｔ７の時刻にて高速クロックに関して１クロック幅の信号１２７”Ｈ”を出力し，ｔ８の時刻にてそれを受けてＪＫ・Ｆ／Ｆ１６は信号１２５”Ｌ”を，ＪＫ・Ｆ／Ｆ１９は信号１２８”Ｈ”をそれぞれレベル信号として出力し続ける。
【００４６】
この度のＦ／Ｗ制御アクセスサイクルにおいて，このｔ８の時刻以降は信号１２５が”Ｌ”であり続けるので信号１２６がアクティブになることはない。又，この時点でＦ／Ｗ制御が情報蓄積部３からの情報を読み出すアクセスであった場合には，ｔ７の時刻にて情報蓄積部３から出力された有効な信号１０９ｂをｔ８の時刻にてＲ付きクロック同期ＬＡＴＣＨ２０で信号１２７の”Ｈ”のタイミングにてラッチし，有効となった信号１３０をレベル的な信号として出力し続け，ハの時刻にてそれを受けてＤ・Ｆ／Ｆ２３が低速クロックに同期して有効となっている信号１０５ｃを出力する。
【００４７】
この信号１０５ｃは高速クロックに同期した信号から低速クロックに同期した信号となっているが，非同期クロック間における信号の乗せ換えが成立した理由については前記の信号１２１から信号１２２へのそれに同様であり，ここでは省略する。
【００４８】
続いて次に，前述の時刻ｔ８でＪＫ・Ｆ／Ｆ１９から出力され続けている信号１２８”Ｈ”をＤ・Ｆ／Ｆ２１にて低速クロックでラッチできたタイミングを仮にハの時刻とすると，この時刻ハの時点から低速クロックに同期した信号１２９が”Ｈ”になり続ける。この信号１２９は高速クロックに同期した信号から低速クロックに同期した信号となっているが，非同期クロック間における信号の乗せ換えが成立した理由については前述の信号１２１から信号１２２へのそれに同様であり，ここでは省略する。
【００４９】
そしてハの時刻にて立ち上がり微分回路２２は信号１２９が”Ｌ”から”Ｈ”に変化するのを受けて低速クロックに関して１クロック幅の信号１０５ｄ”Ｈ”をＦ／Ｗ制御部２へ出力してＦ／Ｗ制御部２と異速度クロック間調停部との間における一連のＦ／Ｗ制御アクセスが完了したことの通知を行い，またニの時刻にてＪＫ・Ｆ／Ｆ１２は信号１２９”Ｈ”を受けて信号１２１を”Ｌ”のレベルにして出力しＦ／Ｗ制御部２の側から高速クロックに同期した内部ブロックへのアクセスを停止する。
【００５０】
そしてさらに異速度クロック間調停部５の内部をＦ／Ｗ制御アクセスが行われた以前の状態に戻すために，信号１２１”Ｌ”のレベルをＤ・Ｆ／Ｆ１３にて高速クロックでラッチできたタイミングを仮に時刻ｔ１６とすると，この時刻ｔ１６の時点から高速クロックに同期した信号１２２が”Ｌ”になり続け，時刻ｔ１６にて立ち下がり微分回路１５は信号１２２が”Ｈ”から”Ｌ”に変化したのを受けて高速クロックに関して１クロック幅の信号１２４”Ｈ”を出力し，時刻ｔ１７にてＪＫ・Ｆ／Ｆ１９は信号１２４を受けて信号１２８”Ｌ”を出力し続け，またこの度のＦ／Ｗ制御が情報蓄積部３からの情報を読み出すアクセスであった場合には，ｔ１６の時刻にてＲ付きクロック同期ＬＡＴＣＨ２０は信号１２４を受けて信号１３０を有効な状態から解放して例えばＡＬＬ”Ｌ”とし，そしてホの時刻にて信号１２９が”Ｌ”となり，信号１０５ｃが有効な信号とするところから解放されて，ここで異速度クロック間調停部５におけるＦ／Ｗ制御アクセスの全ての動作が完了する。
【００５１】
ホの時刻にて信号１０５ａがアクティブからディスアクティブに変化して，信号１０５ｂが”Ｈ”から”Ｌ”に変化しているが，これは処理の完了を示す信号１０５ｄの”Ｈ”をＦ／Ｗ制御部２から上流のＦ／Ｗ制御系へ通知したことで上流のＦ／Ｗ制御系からのアクセスに従って変化したものであり，ここでは仮にこのハの時刻にしているがこのタイミングは本技術の動作とするところには関係がないので，このタイミングについての詳細な説明は省略する。
【００５２】
この結果，装置内が非同期のクロックで構成されている場合におけるＦ／Ｗ制御において，Ｆ／Ｗ制御系の低速クロックに同期した信号を主信号制御系の高速クロックに乗せ換え，さらに主信号系からとＦ／Ｗ制御系からとの情報を蓄積しているブロックへのそれぞれのアクセスの競合を防止してそれぞれのアクセス動作を実現できることを可能としている。しかも，図３へ示すように単純な回路構成となっているので，必要な機能に応じて回路変更を盛り込むことが容易であり例えば情報蓄積部３とするところの種々多様なメモリ及びその周辺回路のインタフェースに合わせてメモリアクセス信号生成部１８の内部回路を構成することで様々な場面で適用できるという効果もある。なお，上記第１の実施の形態では本技術の適用対象とするところを主信号制御系とＦ／Ｗ制御系が非同期の関係でありそれにおいてそれぞれが情報蓄積部をアクセスする場合として表現しているが，これを一般的にある機能ブロックＡとある機能ブロックＢが非同期の関係でありそれにおいてそれぞれが他の同一の機能ブロックＣをアクセスする場合に適用されるとしてもよい。
【００５３】
本発明の第２の実施の形態として，その基本的な構成は上記の通りであるが，前述の図７に示した装置内クロック非同期におけるシステム制御方式の機能ブロックについてさらに工夫したものについて説明する。その構成を図５に示す。図５は第２の実施の形態の構成図である。本図において，前述の図１における機能ブロックに異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂ，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂの各機能ブロックとそれに接続される信号線と，タイミング信号１１０ａとタイミング信号１１０ｂとが追加されて構成されている。さらに異速度クロック間調停部Ｂ５ｂの下へ他の異速度クロック間調停部を複数ブロックと情報蓄積部Ｂ３ｂの下へ他の情報蓄積部を複数ブロックとして追加してもよい。異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂそれぞれの内部は，図３におけるメモリアクセス信号生成部１８内の回路構成をそれぞれに対応した情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂのメモリ及びその周辺回路に合わせたインタフェースの構築する回路部分に変えるのみで他は図３に示す各機能ブロックを有して構成される。又，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂそれぞれの内部は，主信号制御部１が主信号１０１を処理するに必要となる様々な情報や蓄積情報を格納するメモリへの多様なアクセス手段に応じて構築するメモリ及びその周辺手段で構成されたものとすればよい。
【００５４】
主信号制御部１は情報蓄積部３，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂへそれぞれのアクセスタイミングにて信号１０４を介してアクセスを行う。Ｆ／Ｗ制御部２は異速度クロック間調停部５，異速度クロック間調停部Ａ５ａ，異速度クロック間調停部Ｂ５ｂへ信号１０５を介してアクセスする。異速度クロック間調停部Ａ５ａは低速クロックに同期した信号１０５を高速クロックに同期した信号へ乗せ換え，さらにタイミング信号１１０ａに従って情報蓄積部Ａ３ａへ信号１５０を介してアクセスを行う。異速度クロック間調停部Ｂ５ｂは低速クロックに同期した信号１０５を高速クロックに同期した信号へ乗せ換え，さらにタイミング信号１１０ｂに従って情報蓄積部Ｂ３ｂへ信号１５１を介してアクセスを行う。
【００５５】
従って，この複数の異速度クロック間調停部を用いた装置内クロック非同期におけるシステム制御方式及びその回路の動作のタイミングイメージは図６のようになる。図６は第２の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。即ち、図６に示すように情報蓄積部３における動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ８〜ｔ２０〜ｔ１（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ２〜ｔ７が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ２〜ｔ７とされていることからタイミング信号生成部４は異速度クロック間調停部１１０から信号１０９を介して情報蓄積部３へのアクセスタイミングを定めるためのタイミング信号１１０を時刻ｔ１にて高速クロックに関して１クロック幅”Ｈ”として生成し，また，情報蓄積部Ａ３ａにおける動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ１５〜ｔ２０〜ｔ９（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ１０〜ｔ１４が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ１０〜ｔ１４とされていることからタイミング信号生成部４は異速度クロック間調停部Ａ５ａから信号１５０を介して情報蓄積部Ａ３ａへのアクセスタイミングを定めるためのタイミング信号１１０ａを時刻ｔ９にて高速クロックに関して１クロック幅”Ｈ”として生成し，また，情報蓄積部Ｂ３ｂにおける動作状態及びその区間については主信号制御によるアクセスが時間軸方向の仮にｔ１７〜ｔ２０〜ｔ３（この時刻位置はシステムにおける主信号処理動作から起因する。）に割り当てられているのでそのことから競合を避けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ４〜ｔ１６が割り当てられたアクセス可能な時間領域として，前記のＦ／Ｗ制御によるアクセス可能な時刻がｔ４〜ｔ１６とされていることからタイミング信号生成部４は異速度クロック間調停部Ｂ５ｂから信号１５１を介して情報蓄積部Ｂ３ｂへのアクセスタイミングを定めるためのタイミング信号１１０ｂを時刻ｔ３にて高速クロックに関して１クロック幅”Ｈ”として生成している。
【００５６】
これらの説明した動作によって図６にも示すように主信号制御及びＦ／Ｗ制御から情報を蓄積している各ブロックへのアクセスが時分割されていることで，情報を蓄積するブロックが複数ある場合においても，それに対応させて装置の構成を複数の異速度クロック間調停部を用いて構築することによって装置内クロック非同期におけるシステム制御を実現することができ，本発明の目的が達成される。
【００５７】
しかも，本第２の実施の形態では，前述したように複数の情報を蓄積するブロックがある場合にも適用できるとしているので，論理的な構想としては図５に示すところからさらに主信号制御及びＦ／Ｗ制御からアクセスする様々なブロックとそれに対応させて異速度クロック間調停部を用いる構成により，装置が無から有へと構築されるにあたって異速度クロック間調停部を流用するだけの容易であり，システム構築の方式を設計するに要する期間も短縮されるという相乗的な効果も奏する。なお、本発明が上記第１及び第２の実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【００５８】
【発明の効果】
本発明によれば、速度及び位相が異なる２種のクロックを基本クロックとして動作する装置内クロック非同期におけるシステム制御装置であって、その制御装置を一方のクロックに他方のクロックを乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号の競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含んで構成したため、夫々異なる速度及び位相のクロックで動作する主信号制御部及びＦ／Ｗ制御部から情報蓄積部に対するアクセスが競合するのを防止することが可能となる。
【００５９】
即ち、本発明によれば，高速クロックを動作の基本クロックとして回路構築された主信号を処理する主信号処理部と，主信号を処理するのに必要となる各種情報を格納する情報蓄積部と，低速クロックを動作の基本クロックとして回路構築されていてＦ／Ｗ制御により前記の情報蓄積部へアクセスするＦ／Ｗ制御部という３つの機能ブロックを有す基本構成に基づき，情報蓄積部における主信号処理部からのアクセスとＦ／Ｗ制御部からのアクセスとの時間的な領域を割り当て，そしてその割り当てられた領域の時刻を認識するためのタイミング信号を設け，さらにＦ／Ｗ制御からの低速クロックに同期した信号を主信号処理の基本クロックとするところの高速クロックに同期した信号に乗せ換えた後に前記のタイミング信号を受けた時点から情報蓄積部へアクセスする異速度クロック間調停部をＦ／Ｗ制御部と情報蓄積部との間へ位置づけて装置を構築することにより，速度及び位相の異なったクロックを有して構成されている機能ブロックから情報蓄積部への常時アクセスできることを実現した装置内クロック非同期におけるシステム制御装置が提供される。
【図面の簡単な説明】
【図１】本発明に係る装置内クロック非同期におけるシステム制御装置の第１の実施の形態の構成図である。
【図２】第１の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。
【図３】第１の実施の形態の異速度クロック間調停部の回路図である。
【図４】第１の実施の形態の動作を示すタイミングチャートである。
【図５】第２の実施の形態の構成図である。
【図６】第２の実施の形態のタイミング領域割り当て動作を示すタイミングチャートである。
【図７】従来の装置内クロック非同期におけるシステム制御装置の一例の構成図である。
【図８】従来の装置内クロック非同期におけるシステム制御装置の他の一例の構成図である。
【符号の説明】
１ 主信号制御部
２ Ｆ／Ｗ制御部
３ 情報蓄積部
４ タイミング信号生成部
５ 異速度クロック間調停部
Claims (6)
- 速度及び位相が異なる２種のクロックを基本クロックとして
共通の記憶手段をアクセスする装置内クロック非同期におけるシステム制御装置であって、
一方のクロックに他方のクロックを乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含むことを特徴とする装置内クロック非同期におけるシステム制御装置。 - 複数個の前記クロック乗せ換え手段が設けられ、かつ前記記憶手段も前記クロック乗せ換え手段に対応して複数個設けられ、前記時分割手段は前記夫々のクロック乗せ換え手段で速度及び位相が一致した２種のクロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てることを特徴とする請求項１記載の装置内クロック非同期におけるシステム制御装置。
- 速度及び位相が異なる２種のクロックを基本クロックとして共通の記憶手段をアクセスする装置内クロック非同期におけるシステム制御装置であって、
第１信号を第１クロックを基本クロックとして制御する第１制御手段と、第２信号を前記第１クロックと速度及び位相が異なる第２クロックを基本クロックとして制御する第２制御手段と、前記第２クロックを前記第１クロックに乗せ換えるクロック乗せ換え手段と、このクロック乗せ換え手段で速度及び位相が一致した第１及び第２クロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てる時分割手段とを含むことを特徴とする装置内クロック非同期におけるシステム制御装置。 - 複数個の前記クロック乗せ換え手段が設けられ、かつ前記記憶手段も前記クロック乗せ換え手段に対応して複数個設けられ、前記時分割手段は前記夫々のクロック乗せ換え手段で速度及び位相が一致した第１及び第２のクロックの夫々における処理タイミングで作られた２つの信号による前記記憶手段のアクセス競合を回避するために前記処理タイミングを時分割で割り当てることを特徴とする請求項３記載の装置内クロック非同期におけるシステム制御装置。
- 前記第１信号は伝送路における主信号であり、前記第２信号は前記伝送路におけるＦ／Ｗ制御信号であることを特徴とする請求項３または４記載の装置内クロック非同期におけるシステム制御装置。
- 前記システム制御装置はＡＴＭ伝送路網の回線交換装置におけるＦ／Ｗ制御の機能に関する回路であることを特徴とする請求項１から５いずれかに記載の装置内クロック非同期におけるシステム制御装置。
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