JPH11161621A - Ｃｐｕ間通信システム - Google Patents

Abstract

(57)【要約】 【課題】 各ＣＰＵ間にデュアルポートメモリを必要と
し、回路規模の増大とアドレス空間の無駄を避け得なか
った。 【解決手段】 第１及び第２のＣＰＵと、当該第１及び
第２のＣＰＵのうち第２のＣＰＵとの間でのみ直接的な
データの受け渡しを実行する第１及び第２のＣＰＵの共
有に係る共有メモリと、上記第１のＣＰＵから上記共有
メモリに対するアクセス要求が入力されたとき、割り込
み通知を上記第２のＣＰＵに発して第２のＣＰＵとの間
の通信路を開き、第２のＣＰＵとの通信動作を介して上
記共有メモリに対するデータの書き込み又は読み出しを
行うＣＰＵ間通信インタフェース回路とで、ＣＰＵ間通
信システムを構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＣＰＵによ
り構築されるコンピュータシステムに用いて好適なＣＰ
Ｕ間通信システムに関するものである。

【０００２】

【従来の技術】今日、コンピュータシステムが取り扱う
データ量及び提供する機能は多岐に渡り、大量のデータ
を迅速かつ的確に処理することが求められている。この
ため、多くのコンピュータシステムにおいては、複数の
ＣＰＵ（マイクロプロセッサ等のＣＰＵ機能を備えるも
のも含む）の実質的な協調動作により、処理能力の向上
を図っている。

【０００３】図２に、かかる目的のため現在使用されて
いるＣＰＵ間通信システムの概念図を示す。図２に示す
従来システムは、複数のＣＰＵ間にデュアルポートメモ
リ（ＤＰＲＡＭ）を配置するもので、ＣＰＵが当該デュ
アルポートメモリに個別アクセスすることにより、相互
間でのデータの受け渡しを実現している。

【０００４】

【発明が解決しようとする課題】ところが、かかる従来
システムにおいては、データの受け渡しを必要とするＣ
ＰＵ間ごとにデュアルポートメモリを搭載しなければな
らず、チップセレクト回路等の周辺回路を必要とし、回
路規模が増加する問題があった。

【０００５】また、かかるデュアルポートメモリに対し
ては、通常のメモリ（ＣＰＵ間通信用以外の本来の用途
のために設けられているメモリ）とは別のアドレス空間
を割り当てなければならないため、アドレス空間自体に
無駄が生じる問題があった。

【０００６】本発明は、以上の点を考慮してなされたも
ので、従来システムに比して、回路規模及びアドレス空
間共に削減できるＣＰＵ間通信システムを提案しようと
するものである。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、ＣＰＵ間通信システムに、(1)
第１及び第２のＣＰＵと、(2) 当該第１及び第２のＣＰ
Ｕのうち第２のＣＰＵとの間でのみ直接的なデータの受
け渡しを実行する第１及び第２のＣＰＵの共有に係る共
有メモリと、(3) 第１のＣＰＵから共有メモリに対する
アクセス要求が入力されたとき、割り込み通知を第２の
ＣＰＵに発して第２のＣＰＵとの間の通信路を開き、第
２のＣＰＵとの通信動作を介して共有メモリに対するデ
ータの書き込み又は読み出しを行うＣＰＵ間通信インタ
フェース回路とを備えるようにする。

【０００８】本発明における第１のＣＰＵと第２のＣＰ
Ｕは、ＣＰＵ間通信インタフェース回路を介して接続さ
れているが、ＣＰＵ間通信インタフェース回路と第２の
ＣＰＵとの間の通信路は、通常動作時（ＣＰＵ間通信イ
ンタフェース回路から第２のＣＰＵへの割り込み通知を
必要としない動作時）において閉じられているので、当
該通常動作時においては、それぞれが独立に処理を実行
する。

【０００９】しかし、第１のＣＰＵが共有メモリからデ
ータの読み出しを要求する場合、ＣＰＵ間通信インタフ
ェース回路から第２のＣＰＵに割り込み通知が発せられ
て当該ＣＰＵ間通信インタフェース回路と第２のＣＰＵ
間の通信が可能な状態となり、第２のＣＰＵによる共有
メモリからデータの読み出しが実行される。読み出され
たデータは、ＣＰＵ間通信インタフェース回路に格納さ
れ、第１のＣＰＵに最終的に読み出される。

【００１０】一方、第１のＣＰＵが共有メモリに対する
データの書き込みを要求する場合、ＣＰＵ間通信インタ
フェース回路から第２のＣＰＵに割り込み通知が発せら
れて当該ＣＰＵ間通信インタフェース回路と第２のＣＰ
Ｕ間の通信が可能な状態となり、第２のＣＰＵによる共
有メモリへのデータの書き込みが実行される。

【００１１】

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明に係るＣＰＵ間通信システムの第１の実施
形態を説明する。なお、この第１の実施形態は、主に、
同一基板上又は同一ユニット内に設けられる複数のＣＰ
Ｕ間の通信に用いられるものである。

【００１２】図１に、第１の実施形態に係るＣＰＵ間通
信システムの構成を示す。このＣＰＵ通信システムは、
２つのＣＰＵ１及び２と、これらの中間に位置するＣＰ
Ｕ間通信インタフェース回路３と、ＣＰＵ２に接続され
た通常メモリ４とでなる。

【００１３】ＣＰＵ間通信インタフェース回路３は、ア
ドレスレジスタ３Ａとデータレジスタ３Ｂを有してな
り、ＣＰＵ１からアドレスが書き込まれると、割り込み
通知をＣＰＵ２に通知し、通常は閉じられているＣＰＵ
２との間の通信路を開くことができるように構成されて
いる。

【００１４】ＣＰＵ２は、割り込み通知が通知される
と、それまで実行されていた処理を中断してＣＰＵ間通
信インタフェース回路３にアクセスし、当該ＣＰＵ間通
信インタフェース回路３に保持されている処理要求（命
令）に応じた所定の処理を実行するようになっている。

【００１５】なお、通常動作時（ＣＰＵ間通信インタフ
ェース回路３から第２のＣＰＵへの割り込み通知を必要
としない動作時）におけるＣＰＵ間通信インタフェース
回路３とＣＰＵ２との間の通信路は閉じられたままであ
るので、この間におけるＣＰＵ１はＣＰＵ２の認識対象
外である。

【００１６】続いて、以上の構成を有するＣＰＵ間通信
システムによるＣＰＵ１及び２間の通信動作を説明す
る。

【００１７】まず、ＣＰＵ１が通常メモリ４からデータ
の読み出しを要求する際の動作（リード動作）を説明す
る。この一連の動作内容を図３に示す。

【００１８】ＣＰＵ１は、読み出し対象であるデータが
格納されている場所を示すアドレスとＣＰＵ２に対する
リード要求を、ＣＰＵ間通信インタフェース回路３に書
き込む。このとき、アドレスはアドレスレジスタ３Ａに
書き込まれ、リード要求はデータレジスタ３Ｂに書き込
まれる。

【００１９】アドレスの書き込みを確認すると、ＣＰＵ
間通信インタフェース回路３は、ＣＰＵ２に対して割り
込み通知を通知し、ＣＰＵ２から当該割り込み通知に対
する応答、すなわちアドレス要求が送られてくるのを待
ち受ける。

【００２０】アドレス要求が受信されると、ＣＰＵ間通
信インタフェース回路３は、アドレスレジスタ３Ａに保
持されているアドレスとデータレジスタ３Ｂに保持され
ているリード要求を、ＣＰＵ２に通知する（アドレス応
答）。

【００２１】ＣＰＵ２は、リード要求を解読すると、Ｃ
ＰＵ２の管理下にある通常メモリ４の所定アドレスに対
しリード要求を発する（メモリリード）。

【００２２】データが読み出されると（データ応答）、
ＣＰＵ２は、データの書き込み先としてＣＰＵ間通信イ
ンタフェース回路３のデータレジスタ３Ｂを指定し、当
該データレジスタ３Ｂに読み出したデータを書き込む
（データ書き込み）。

【００２３】かかる後、データレジスタ３Ｂに書き込ま
れたデータを、ＣＰＵ１が読み出し（データ応答）、一
連の読み出し動作を完了する。

【００２４】次に、ＣＰＵ１が通常メモリ４にデータの
書き込みを要求する際の動作（ライト動作）を説明す
る。この一連の動作内容を図４に示す。

【００２５】まず、ＣＰＵ１は、書き込み対象であるデ
ータの格納場所を示すアドレスとＣＰＵ２に対するライ
ト要求及び書き込みデータを、ＣＰＵ間通信インタフェ
ース回路３に書き込む。このとき、アドレスはアドレス
レジスタ３Ａに書き込まれ、ライト要求及び書き込みデ
ータはデータレジスタ３Ｂに書き込まれる。

【００２６】アドレスの書き込みを確認すると、ＣＰＵ
間通信インタフェース回路３は、ＣＰＵ２に対して割り
込み通知を通知し、ＣＰＵ２から当該割り込み通知に対
する応答、すなわちアドレス要求が送られてくるのを待
ち受ける。

【００２７】アドレス要求が受信されると、ＣＰＵ間通
信インタフェース回路３は、アドレスレジスタ３Ａに保
持されているアドレスとデータレジスタ３Ｂに保持され
ているライト要求を、ＣＰＵ２に通知する（アドレス応
答）。

【００２８】ＣＰＵ２は、ライト要求を解読すると、Ｃ
ＰＵ間通信インタフェース回路３に対してデータ要求を
発し（データ要求）、データレジスタ３Ｂに保持されて
いる書き込みデータを読み出す（データ応答）。

【００２９】データが読み出されると、ＣＰＵ２は、デ
ータの書き込み先として通常メモリ４を指定し、所定の
アドレスに読み出したデータを書き込む（データ書き込
み）。かかる後、データレジスタ３Ｂに保持されている
全てのデータの書き込み終了により、一連の書込み動作
を完了する。

【００３０】ところで、上述したように、本実施形態に
おいては、ＣＰＵ１が指定するアドレスは、従来システ
ムの場合とは異なり、通信用に割り当てられた専用のア
ドレスではなく通常システム上で割り当てられたアドレ
スそのものである。すなわち、ＣＰＵ１は、ＣＰＵ間通
信インタフェース回路３を介すことにより、通常メモリ
４を、ＣＰＵ１に接続されている通常メモリと同様に扱
えている。勿論、ＣＰＵ２から見た通常メモリ４は、通
常メモリそのものである。

【００３１】従って、本実施形態における通常メモリ４
は、疑似的にデュアルポートメモリとして機能し、ＣＰ
Ｕ間での通信が実現されるのである。

【００３２】以上のように、第１の実施形態によれば、
ＣＰＵ１及び２間に、動作命令（アドレスを含む）を一
時保持するＣＰＵ間通信インタフェース回路３を設け、
当該ＣＰＵ間通信インタフェース回路３から割り込み通
知が発しられた場合のみＣＰＵ２をＣＰＵ１に協調動作
させるようにしたことにより、従来システムに比して回
路規模の小型化を実現でき、かつ、アドレス空間の有効
利用も実現できる。

【００３３】（Ｂ）第２の実施形態 続いて、本発明に係るＣＰＵ間通信システムの第２の実
施形態を説明する。なお、この第２の実施形態は、主
に、別々の基板上又は別々のユニット内に設けられてい
る複数のＣＰＵ間の通信に用いられるものである。

【００３４】図５に、第２の実施形態に係るＣＰＵ間通
信システムの構成を示す。このＣＰＵ通信システムは、
２つのＣＰＵ１及び２と、シリアルインタフェース５
と、シリアルインタフェース回路６及び７と、ＣＰＵ２
に接続された通常メモリ４とでなる。

【００３５】この実施形態の特徴は、後述する内部構成
を有するスレーブ側シリアルインタフェース回路７によ
って、第１の実施形態におけるＣＰＵ間通信インタフェ
ース回路３の機能を兼用させ、アドレスレジスタ３Ａ、
データレジスタ３Ｂ及び割り込み通知回路等の回路資源
の削減を図る点にある。具体的には、後述の送信シフト
レジスタと受信シフトレジスタを、かかる機能の兼用手
段として用いてこれを実現するものである。

【００３６】なお、この実施形態の場合も、ＣＰＵ１及
び２間で行われるマクロ的な通信動作は、第１の実施形
態と同様の手順となるため、全体的な動作の説明は省略
し、以下の説明においては、スレーブ側シリアルインタ
フェース回路７の各形態例についてのみ説明することに
する。

【００３７】（Ｂ−１）シリアルインタフェース回路の
形態例１ まず、シリアルインタフェース回路７の第１の形態例
を、図６により説明する。なお、この形態例で用いるシ
リアルインタフェース５には、クロック信号線とデータ
信号線の２本の信号線で構成されるものを用いることを
前提とする。

【００３８】第１の形態例に係るシリアルインタフェー
ス回路７は、データ信号線接続端子１０Ｄ、クロック信
号線接続端子１０Ｃ、データレシーバ１１Ｒ、データド
ライバ１１Ｄ、クロック信号レシーバ１２、受信シフト
レジスタ１３、同期パターン記憶部１４、照合部１５、
カウンタ１６、データ送受信部１７及び送信シフトレジ
スタ１８を有する。

【００３９】ここで、データレシーバ１１Ｒは、データ
信号線接続端子１０Ｄを介して接続されているデータ信
号線（シリアルインタフェース５）から到来するデータ
を内部に取り込んで受信シフトレジスタ１３に与えるも
のである。他方、データドライバ１１Ｄは、送信シフト
レジスタ１３から出力されたデータの送信時に、データ
信号線接続端子１０Ｄを介して接続されているデータ信
号線（シリアルインタフェース５）を駆動するものであ
る。これらデータレシーバ１１Ｒ及びデータドライバ１
１Ｄは、データ送受信部１７から与えられる伝送方向制
御信号により択一的に動作し、送受信を実行していない
待機状態では、データレシーバ１１Ｒが動作できる状態
にある。

【００４０】クロック信号レシーバ１２は、クロック信
号線接続端子１０Ｃを介して接続されているクロック信
号線（シリアルインタフェース５）からのクロック信号
を内部に取り込んで、受信シフトレジスタ１３、照合部
１５、カウンタ１６、データ送受信部１７及び送信シフ
トレジスタ１８に与えるものである。

【００４１】受信シフトレジスタ１３は、データレシー
バ１１Ｒが取り込んだデータ（リード／ライト要求、ア
ドレス、パリティ符号等）を、クロック信号レシーバ１
２から与えられるクロック信号に基づいて、シフト動作
するものであり、この例では、３３段のものを使用する
ものとする。

【００４２】なお、この受信シフトレジスタ１３にラッ
チされた計３３ビットのデータは、３３ビットのデータ
がラッチされたタイミングで、パラレルにデータ送受信
部１７に与えられる。また、受信シフトレジスタ１３の
入力側４段にラッチされた４ビットは、常時（クロック
信号で定まる各時刻において）、パラレルに照合部１５
に与えられる。

【００４３】同期パターン記憶部１４は、通信の最初に
送られてくる４ビットの同期パターンを記憶している記
憶手段であり、その４ビットの同期パターンを、常時パ
ラレルに照合部１５に与える。

【００４４】照合部１５は、受信シフトレジスタ１３の
入力側４段にラッチされた４ビットと、同期パターン記
憶部１４に記憶されている４ビットの同期パターンを、
クロック信号レシーバ１２から与えられるクロック信号
に基づいて照合し、一致しているとき、一致信号をカウ
ンタ１６に与える。

【００４５】カウンタ１６は、一致信号が照合部１５か
ら与えられたときに値「５」をプリセットし、クロック
信号レシーバ１２からのクロック信号に基づいて、計数
動作する計数手段である。カウンタ１６のカウント値
は、１回の通信期間における何ビット目の期間かを表し
ているものであり、データ送受信部１７に与えられる。

【００４６】データ送受信部１７は、クロック信号レシ
ーバ１２から与えられるクロック信号に基づいて、マス
タ側シリアルインタフェース回路７との間で必要なデー
タを送受信するための手段である。

【００４７】なお、データ送受信部１７は、カウンタ１
６のカウント値が「５」になると通信開始を認識し、カ
ウンタ１６のカウント値が「３３」になると、受信シフ
トレジスタ１３にラッチされているデータをパラレルに
読み出す。ここで、データ送受信部１７は、アドレスに
誤りがないことが確認されると、当該アドレスに基づい
て、データの伝送方向及びデータの送受信先を認識す
る。

【００４８】なお、データ送受信部１７は、データの伝
送方向がマスタ側から本スレーブ側のシリアルインタフ
ェース回路７側である場合には、データレシーバ１１Ｒ
の有効動作状態を変えることなく、受信シフトレジスタ
１３にシフト動作を実行させ、カウンタ１６のカウント
値が「７５」になったとき、クロック信号レシーバ１２
から与えられるクロック信号に同期して、受信シフトレ
ジスタ１３にラッチされているデータをパラレルに取り
込み、誤りがないことを確認したデータをＣＰＵ２へ与
える。

【００４９】一方、データ送受信部１７は、データの伝
送方向が本スレーブ側のシリアルインタフェース回路７
側からマスタ側である場合には、カウンタ１６のカウン
ト値が「４１」になる前に、データドライバ１１Ｄを有
効動作状態に変更し、カウンタ１６のカウント値が「４
１」のときに、ＣＰＵ２が通常メモリ４から読み出した
データを、送信シフトレジスタ１８にセットする。

【００５０】送信シフトレジスタ１８は、このようにし
てパラレルにセットされたデータを、クロック信号レシ
ーバ１２から与えられるクロック信号に同期して、デー
タドライバ１１Ｄ及びデータ信号線接続端子１０Ｄを介
して、データ信号線（シリアルインタフェース５）にシ
リアルに送出する。このシリアル送出期間は、カウンタ
１６のカウント値が「４２」から「７４」まで変化して
いる３３ビット期間である。

【００５１】データ送受信部１７は、カウンタ１６のカ
ウント値が「７５」になったときに、カウンタ１６をリ
セットさせると共に、データレシーバ１１Ｒを有効動作
状態に復帰させて次の通信に備える。

【００５２】なお、データ送受信部１７は、パラレル入
力される３２ビットのアドレスを、８クロック周期の期
間以内で解析する必要があるので、図示は省略するが、
クロック信号レシーバ１２から与えられるクロック信号
に同期したしかもそれより高速なクロック信号に基づい
て動作する。

【００５３】以上のように、かかる構成のシリアルイン
タフェース回路７を用いることにより、第１の実施形態
の場合と同様、デュアルポートメモリを必要としないＣ
ＰＵ間通信を可能とできると共に、別途、第１の実施形
態に係るようなインタフェース回路３を設けなくても同
等の機能を実現でき、その分回路規模の削減を実現でき
る。

【００５４】なお、上述の第１の形態例に係るシリアル
インタフェース回路７を用いることにより、シリアルイ
ンタフェース５の信号線数を通常の３本から２本に削減
でき、インタフェース部分の配線数の削減等についても
併せて実現できる。

【００５５】（Ｂ−２）シリアルインタフェース回路の
形態例２ 次に、シリアルインタフェース回路７の第２の形態例
を、図７により説明する。なお、この形態例で用いるシ
リアルインタフェース５には、データ信号線のみで構成
されるものを用いることを前提とする。

【００５６】第２の実施形態に係るシリアルインタフェ
ース回路７は、データ信号線接続端子２０、データレシ
ーバ２１Ｒ、データドライバ２１Ｄ、クロック発振回路
２２、シフトレジスタ２３、同期パターン記憶部２４、
照合部２５、クロック分周回路２６及びデータ送受信部
２７を有する。

【００５７】ここで、データレシーバ２１Ｒは、データ
信号線接続端子２０を介して接続されているデータ信号
線（シリアルインタフェース５）から到来するデータを
内部に取り込んでシフトレジスタ２３及びデータ送受信
部２７に与えるものである。他方、データドライバ２１
Ｄは、データ送受信部２７から出力されたデータの送信
時に、データ信号線接続端子２０を介して接続されてい
るデータ信号線（シリアルインタフェース５）を駆動す
るものである。これらデータレシーバ２１Ｒ及びデータ
ドライバ２１Ｄは、データ送受信部２７からの伝送方向
制御信号により択一的に動作し、送受信を実行していな
い待機状態では、データレシーバ２１Ｒが動作できる状
態にある。

【００５８】クロック発振回路２２は、マスタ側で用い
られるクロック信号の周波数の８倍の周波数を有する８
倍クロック信号を発振するものであり、生成した８倍ク
ロック信号をシフトレジスタ２３、照合部２５及びクロ
ック分周回路２６に与えるものである。このクロック発
振回路２２によって生成される８倍クロック信号は、当
然、マスタ側のクロック信号とは非同期なものである。

【００５９】シフトレジスタ２３は、データレシーバ２
１Ｒからのデータを、クロック発振回路２２によって生
成された８倍クロック信号に基づいて、内部に取り込ん
でシフト動作するものである。このシフトレジスタ２３
の段数は、３２段に選定されている。シフトレジスタ２
３にラッチされた３２ビットは、パラレルに照合部２４
に与えられるようになっている。

【００６０】シフトレジスタ２３が８倍クロック信号に
基づいて動作しているので、ラッチされている３２ビッ
トが、マスタ側が通信の最初に送信する４ビットの同期
パターンの各ビットを８回ずつ繰り返したパターンにな
るタイミングがある。このタイミングは、マスタ側が同
期パターンを出力し終えた時点から１／８クロック周期
程度ずれている。

【００６１】同期パターン記憶部２４は、マスタ側が通
信の最初に送信する４ビットの同期パターンの各ビット
を８回ずつ繰り返したパターンを、照合用の同期パター
ンとして記憶している記憶手段であり、その３２ビット
の同期パターンを、常時パラレルに照合部２５に与え
る。

【００６２】照合部２５は、クロック発振回路２２によ
って生成された８倍クロック信号が与えられる毎に、シ
フトレジスタ２２にラッチされた３２ビットのパターン
と、同期パターン記憶部２４に記憶されている３２ビッ
トの同期パターンとを照合し、一致しているとき、一致
信号をクロック分周回路２６及びデータ送受信部２７に
与える。なお、照合部２５は、データ送受信部２７から
通信期間の終了が指示されるまでは、一致信号の有意論
理レベルを保持するものである。

【００６３】クロック分周回路２６は、照合部２５から
の一致信号が与えられたタイミング（一致信号の有意論
理レベルへの変化エッジ）を位相基準として、クロック
発振回路２２から与えられた８倍クロック信号を１／８
分周し、分周によって得られたクロック信号をデータ送
受信部２７に与える。

【００６４】クロック分周回路２６から出力されたクロ
ック信号は、マスタ側のクロック信号とは同期していな
いが、周波数は同じである。仮に、マスタ側のクロック
信号が伝送されてきたとしても、その受信クロック信号
と、クロック分周回路２６から出力されたクロック信号
との位相差は１／８クロック周期程度である。

【００６５】データ送受信部２７は、照合部２５からの
一致信号をあたかもマスタ側から送信されてきたスキャ
ン信号（通信期間の間だけ有意な論理レベルをとる信
号）が４クロック周期だけ遅延されたものと同様に取り
扱って、また、クロック分周回路２６から出力されたク
ロック信号を、あたかもマスタ側から送信されてきたク
ロック信号と同様に取り扱って、マスタ側とのデータの
送受信を行うための手段である。

【００６６】すなわち、データ送受信部２７は、一致信
号の有意論理レベルへの変化によって通信開始を認識し
（正確には、通信開始時点から４クロック周期遅れてい
ることを認識し）、クロック分周回路２６から出力され
たクロック信号に同期して、データレシーバ２１Ｒから
アドレスを受信し、誤りがないことを確認したアドレス
に基づいて、データの伝送方向や、データの送受信先を
認識する。

【００６７】なお、この形態例の場合、３２ビット中の
最初の４ビットの同期パターンは、データ送受信部２７
が取り込むことができないが、同期パターンは、同期処
理にのみ意味を有するものであるので、データ送受信部
２７が取り込むことができないことが問題となることは
ない。

【００６８】そして、データ送受信部２７は、監視制御
データの伝送方向がマスタ側から本スレーブ側のシリア
ルインタフェース回路７側である場合には、データレシ
ーバ２１Ｒの有効動作状態を変えることなく、クロック
分周回路２６から出力されたクロック信号に同期して、
データレシーバ２１Ｒからデータを受信し、誤りがない
ことを確認したデータをＣＰＵ２へ与える。

【００６９】一方、データ送受信部２７は、データの伝
送方向が本スレーブ側のシリアルインタフェース回路７
側からマスタ側である場合には、データドライバ２１Ｄ
を有効動作状態に変更し、データを、クロック分周回路
２６から出力されたクロック信号に同期して、データド
ライバ２１Ｄ及びデータ信号線接続端子２０を介して、
データ信号線（シリアルインタフェース５）に送出す
る。

【００７０】なお、データ送受信部２７は、タイマとし
てのカウンタを内蔵しており、通信期間における各ビッ
ト期間を確認して動作している。

【００７１】ここで、８倍クロック信号に基づいて、到
来データをシフトレジスタ２３に取り込んで、内部記憶
している同期パターンと照合することは、通信開始を認
識できるようにしたためであり、用いるクロック速度は
異なるが、その目的としている所は（Ｂ−１）に示した
第１の形態例と同様である。８倍クロック信号に基づい
て、照合しているため、一致信号が出力されるタイミン
グは、第１の形態例と異なるが、一致信号が生じさせる
際の各部タイミングチャートは、同様となる。

【００７２】また、８倍クロック信号に基づいて、同期
パターン照合動作を行い、一致信号を形成させるように
しているので、一致信号が有利論理レベルに変化する位
相は、マスタ側におけるクロック信号と１／８クロック
周期程度異なっている。これをスキャン信号とみなし
て、８倍クロック信号を分周しており、分周によって得
られるクロック信号と、マスタ側におけるクロック信号
との位相関係は、ごく僅かであるので、セットアップタ
イムやホールドタイムについての心配はない。

【００７３】以上のように、かかる構成のシリアルイン
タフェース回路７を用いることにより、第１の実施形態
の場合と同様、デュアルポートメモリを必要としないＣ
ＰＵ間通信を可能とできると共に、別途、第１の実施形
態に係るようなインタフェース回路３を設けなくても同
等の機能を実現でき、その分回路規模の削減を実現でき
る。

【００７４】また、上述の第２の形態例に係るシリアル
インタフェース回路７を用いることにより、シリアルイ
ンタフェース５の信号線数を通常の３本から１本に削減
でき、インタフェース部分の配線数の削減等について、
第１の形態例以上の効果が期待される。

【００７５】（Ｃ）他の実施形態 上述の第１の実施形態においては、アドレスレジスタ３
Ａ及びデータレジスタ３Ｂをそれぞれ別の記憶手段とし
て説明したが、これは概念的に表した便宜上の構成であ
り、実際上、単一の記憶手段上に設けられていても良
い。

【００７６】上述の第２の実施形態においては、シリア
ルインタフェース回路７を構成するシフトレジスタの段
数を３３段とし、また、クロック分周器の分周比を１／
８とする等、具体的な数値例を用いて説明したが、これ
ら数値に他の数値を用いても良い。

【００７７】上述の第１及び第２の実施形態において
は、２つのＣＰＵ１及び２間でデータを通信する場合に
ついて述べたが、接続形態はこれに限らず、一対多の場
合にも多対一の場合にも多対多の場合にも適用可能であ
る。

【００７８】上述の第１及び第２の実施形態において
は、前者を、主に、同一基板上又は同一ユニット内に設
けられる複数のＣＰＵ間の通信に用いるものとして説明
し、後者を、主に、別々の基板上又は別々のユニット内
に設けられている複数のＣＰＵ間の通信に用いるものと
して説明したが、これに限定されるものではない。すな
わち、前者を別基板又は別ユニットに設けられているＣ
ＰＵ間の通信に使用しても良く、また、後者を同一基板
又は同一ユニットに設けられるＣＰＵ間の通信に使用し
ても良い。

【００７９】

【発明の効果】以上のように、本発明によれば、第１及
び第２のＣＰＵ間に、第１のＣＰＵから共有メモリに対
するアクセス要求が入力されたとき、割り込み通知を第
２のＣＰＵに発して第２のＣＰＵとの間の通信路を開
き、第２のＣＰＵとの通信動作を介して共有メモリに対
するデータの書き込み又は読み出しを行うＣＰＵ間通信
インタフェース回路を設けたことにより、従来システム
のような第１及び第２のＣＰＵ間を直結するデュアルポ
ートメモリをなくし得、回路規模の削減とアドレス空間
の有効利用を実現できる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＣＰＵ間通信システムの
概念構成を示すブロック図である。

【図２】従来システムの構成を示すブロック図である。

【図３】リード動作時の実行手順を示すタイミングチャ
ートである。

【図４】ライト動作時の実行手順を示すタイミングチャ
ートである。

【図５】第２の実施形態に係るＣＰＵ間通信システムの
概念構成を示すブロック図である。

【図６】シリアルインタフェース回路の第１の形態例を
示すブロック図である。

【図７】シリアルインタフェース回路の第２の形態例を
示すブロック図である。

【符号の説明】

１、２…ＣＰＵ、３…シリアルインタフェース回路、３
Ａ…アドレスレジスタ、３Ｂ…データレジスタ、４…通
常メモリ、５…シリアルインタフェース、６、７…シリ
アルインタフェース回路、１３…受信シフトレジスタ、
１８…送信シフトレジスタ、２３…シフトレジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０６Ｆ 13/38 ３５０ Ｇ０６Ｆ 13/38 ３５０

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１及び第２のＣＰＵと、当該第１及び
   第２のＣＰＵのうち第２のＣＰＵとの間でのみ直接的な
   データの受け渡しを実行する第１及び第２のＣＰＵの共
   有に係る共有メモリと、上記第１のＣＰＵから上記共有
   メモリに対するアクセス要求が入力されたとき、割り込
   み通知を上記第２のＣＰＵに発して第２のＣＰＵとの間
   の通信路を開き、第２のＣＰＵとの通信動作を介して上
   記共有メモリに対するデータの書き込み又は読み出しを
   行うＣＰＵ間通信インタフェース回路とを備えることを
   特徴とするＣＰＵ間通信システム。
2. 【請求項２】 請求項１に記載のＣＰＵ間通信システム
   において、 上記ＣＰＵ間通信インタフェース回路は、アドレスレジ
   スタ領域及びデータレジスタ領域を備えてなることを特
   徴とするＣＰＵ間通信システム。
3. 【請求項３】 請求項１又は２に記載のＣＰＵ間通信シ
   ステムにおいて、 上記ＣＰＵ間通信インタフェース回路は、上記第１及び
   第２のＣＰＵを接続する線路上で対向するシリアルイン
   タフェース回路内に一体に設けられていることを特徴と
   するＣＰＵ間通信システム。