JPH02150951A

JPH02150951A - 情報処理装置

Info

Publication number: JPH02150951A
Application number: JP30658088A
Authority: JP
Inventors: Kenichi Abo; 阿保　憲一; Wataru Kikuchi; 亘菊池; Kimishige Ogura; 仁成小椋; Tatsuya Yamaguchi; 達也山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-01
Filing date: 1988-12-01
Publication date: 1990-06-11
Anticipated expiration: 2011-11-06
Also published as: JP2550402B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、処理装置と１つまたは複数の入出力制御装置
を接続する共通バスのバス制御方式に関する。

近年の情報処理装置においては、バスに必要とされる制
御信号の数が増大しており、バス制御のための回路量が
増大している。このため、コストアップ、信頼性の低下
、バスアクセス時間の増大を招いている。したがって、
バス制御のための回路量を減少し、コストダウン、信頼
性の向上、アクセス時間の短縮を実現することができる
バス制御方式の開発が要望されている。

［従来の技術］従来のバス制御方式においては、バスの機能、規模、お
よび自由度の向上を図るために、多数の制御信号が必要
とされている。

これらの制御信号の例を以下に列挙する。

バスクロック：バス制御のための同期クロック。

アクセス開始信号：アクセスの開始を示す信号。

アドレス有効信号：バス上のデータが有効であることを
示す信号。なお、バスによっては、各データバイト単位
に光信号を用意するものもある。

アクセス種別信号：実施中、実施予定のアクセスがどう
いう種類のアクセスかを通知するコード信号。

アドレス幅、データ幅通知信号：実施中のアドレス／デ
ータの有効幅を通知する複数本の信号。

アドレス／データパリティ有効信＠：現在のバス上のパ
リティが有効であることを示す信号。

なお、パリティをもたないものも接続可能である。

応答信号：正常応答、エラ一応答、エラー別応答（アド
レス／データパリティエラーなど）を示す信号。

リード／ライト信号：データバスの方向を示す信号。

以上、主な制御信号を列挙したが、バスによってはざら
に特殊な用途をもつ制御信号を用意しているものもある
。

［発明が解決しようといる課題］前述したように、従来のバス制御方式においては、制御
信号の数が多数必要とされるため、バス制御のための回
路ｍが増大していた。

その結果、コストアップ、信頼性の低下、バスアクセス
時間の増加を招くという問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、コストダウン、信頼性の向上、アクセス速
度の向上を図ったバス制御方式を提供することを目的と
している。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、１は処理装置、２は１つまたは複数の
入出力制御装置、５は処理装置１および１つまたは複数
の入出力制御装置２が接続される共通バス、６は前記処
理装置１内に設けられたアクセス開始信号、アドレスお
よびデータを送出するアクセス元回路、７は前記入出力
制御装置２内に設けられた応答信号およびデータを送出
するアクセス先回路である。

［作用コ本発明においては、バスの配線長、システムクロック、
および各ユニットのアクセスに要する時間を考慮し、バ
スサイクルによってアクセススロット数を決定し、同期
信号であるバスクロック（システムクロックでも良い）
を全ユニットに供給し、アクセス元回路からアクセス開
始信号を出してアクセスを開始し、規定のスロットでア
ドレスの送出、データの転送方向の切り換え、応答信号
と同時のデータの転送を行なってアクセスを終了する。

このように、共通バスを介してのアクセスを実現するた
めに、同期信号、アクセス開始信号および応答信号を用
意すれば良く、制御信号の数が大幅に減少する。したが
って、バス制御のための回路量を減少することができ、
コストダウン、信頼性の向上、アクセス速度の向上を図
ることができる。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図・〜第４図は本発明の一実施例を示す図である。

第２図において、１は処理装置、２は複数の（１つでも
良い）入出力制御装置であり、処理袋＠１および入出力
制御装置２はアドレス・データバス３およびバス制御Ｉ
信号線４よりなる共通バス５により接続されている。

処理装置１内には、第３図に示すようなアクセス元回路
６が設けられている。

第３図において、８はアクセス要求によりアクセス開始
信号ＡＳを出力するアクセス要求回路、９．１０はイン
バータ１１を介してバスクロツタが入力し、アクセス開
始信号Ａｓを所定のスロット数だけ遅延させるフリップ
フロップ、１２はフリップフロップ１０の出力とバスク
ロックが入力するナンド回路、１３はナンド回路１２の
出力によりデータをバッファするバッファ、１４はバッ
ファ１３よりデータが入力する内部回路（例えば、プロ
セッサ）、１５はインバータ１６を介して入力するアク
セス回路信号ＡＳにより内部回路１４からアドレスを出
力させるドライバー、１７はフリップ７０ツブ１０の出
力とライト信号が入力するナンド回路、１８はナンド回
路１７の出力により内部回路１４からデータを出力させ
るドライバ、１９はインバータ２０を介して１多述する
応答信号ＡＣＫと７リツプフロツプ１０の出力が入力し
、応答信＠ＡＣＫがないときエラー信号を出力するアン
ド回路である。

一方、入出力制御装置２内には、第４図に示すようなア
クセス先回路７が設けられている。

第４図において、２１．２２はインバータ２３を介して
バスクロックが入力し、アクセス開始信号Ａｓを所定の
スロット数だけ遅延させるフリップフロップ、２４はエ
ラー検出およびステータス判別を行なう検出・判別回路
、２５はバスクロックとアクセス開始信号Ａｓが入力す
るナンド回路、２６はナンド回路２５の出力によりアド
レスをバッファするバッファ、２７はアドレスをデコー
ドし、自己ユニットを選択するセレクト信号およびデコ
ードしたアドレスを出力するデコーダ、２８はノリツブ
フロップ２２の出力、インバータ２つを介しての検出・
判別回路２４の出力、およびデコーダ２７からのセレク
ト信号が入力し応答信号ＡＣＫを出力するアンド回路、
２９Ａはフリップフロップ２２の出力およびバスクロツ
タが入力するナンド回路、３０はナンド回路２９Ａの出
力によりデータをバッファするバッファ、３１はバッフ
ァ３０からのデータを格納する内部レジスタまたはメモ
リ、３２はデコーダ２７からのアドレスにより内部レジ
スタまたはメモリ３１のデータを選択するマルチプレク
サ、３３はフリップ７０ツブ２２の出力、デコーダ２７
からのセレクト信号およびリード信号が入力するナンド
回路、３４はナンド回路３３の出力によりデータを出力
させるドライバーである。

次に、動作を説明する。

第５図は動作を説明するためのタイムチャートである。

第５図において、同期信号としてパスクロック（システ
ムクロックでも良い）が全ユニットに供給される。この
１バスサイクルを１スロツトとし、この例では３スロツ
トを１回のアクセスとしている。すなわち、アドレス送
信に１スロツト、データの転送に１スロツト、データの
転送方向の切り換えのために１スロツトをそれぞれ用意
する。

データ転送が必要になると、アクセス元回路６はアクセ
ス要求回路８からアクセス信＠ＡＳを１スロツトオンに
し、同時にドライバー１５を駆動して内部回路１４から
アドレスを送出する。

共通バス５に接続されているアクセス先回路７は、アク
セス開始信号Ａｓがオンになったことで、アクセスが開
始されたことを知り、このスロットを含めて以降３スロ
ット間バス５のアクセスサイクルであることを認識し、
同時に第１スロツトでアドレスを受信する。

次の第２スロツトはデータの転送方向を切り換えるため
のダミーサイクルであり、バス５上でデータが衝突する
のを防止するために設けている。

次の第３スロツトは、第１スロツトで受信したアドレス
が正常であれば、そのアドレスで指示された入出力制御
装置２のアクセス先回路７はアンド回路２８をオンとし
て、正常応答信号ＡＣＫを出力する。同時にこのスロッ
トでリード信号またはライト信号によりデータを転送す
る。

アクセス元回路６は、正常応答信号ＡＣＫがなかった場
合には、アドレスに異常があったか、または指定したア
ドレスにアクセス対象が存在しなかったかをアンド回路
１９により判別する。アドレスに異常があった場合には
、各ユニットのステータスを参照してアドレスの異常を
把握するようになる。また、ライトデータに異常があっ
た場合には、アクセス先のユニットはその詳細をステー
タスに保持し、アクセス終了後割込みにより通知する。

リードデータの異常は、アクセス元の処理装置６でエラ
ー処理、再制御などを行なう。

このように、アクセスサイクルを所定のスロット数に固
定することにより、アクセス中のアドレスやデータの有
効を示す信号は不要になり、また、正常応答信号ＡＣＫ
の有無のみでバス制御信号としての各種エラー信号も不
要となる。

なお、割込み発生時には、前記と同様のバスサイクルで
割込みベクタの転送も可能であり、割込みベクタをアド
レス指定するか、またはベクタ転送サイクルを示す信号
を追加するだけで良い。また、データ転送幅はアクセス
元とアクセス先のシステム設計時に決定することができ
るため、バス５上で通知する必要がない。バス幅はシス
テム中の最大のデータ幅をもつものに合わせておけば良
い。

［発明の効果］以上説明してきたように本発明によれば、バス制御のた
めに多数の制御信号を必要とせず、その信号に複雑なタ
イミング規定も不要となるので、バス制御のための回路
量を大幅に減少することができ、その結果、コストダウ
ン、信頼性の向上、アクセス速度の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示すブロック図、第３図は
アクセス元回路の構成図、第４図はアクセス先回路の構成図、第５図は動作を説明するためタイムチャートである。図中、１・・・処理装置、２・・・入出力制御装置、３・・・アドレス・データバス、４・・・バス制御信号線、５・・・共通バス、６・・・アクセス元回路、７・・・アクセス先回路、８・・・アクセス要求回路、９．１０・・・フリップ７０ツブ、１１・・・インバータ、１２・・・ナンド回路、１３・・・バッファ、１４・・・内部回路、１５・・・ドライバー１６・・・インバータ、１７・・・ナンド回路、１８・・・ドライバー１９・・・アンド回路、２０・・・インバータ、２１．２２・・・ノリツブ７０ツブ、２３・・・インバータ、２４・・・検出・判別回路、２５・・・ナンド回路、２６・・・バッファ、２７・・・デコード、２８・・・アンド回路、２９・・・インバータ、２９Ａ・・・ナンド回路、３０・・・バッファ、３１・・・内部レジスタまたはメモリ３２・・・マルチプレクサ、３３・・・ナンド回路、３４・・・ドライバー６ア７でλ元口跡４玉！、占刈り日月　１１ｆｆｉ第１図

Claims

【特許請求の範囲】

処理装置（１）および１つまたは複数の入出力制御装置
（２）が共通バス（５）で接続されている情報処理装置
において、前記処理装置（１）内にアクセス開始信号、
アドレスおよびデータを送出するアクセス元回路（６）
を、前記入出力制御装置（２）内に応答信号およびデー
タを送出するアクセス先回路（７）を、それぞれ設け、
同期信号によつてアクセススロット数を決定しておき、
任意のスロットでアクセス開始信号およびアドレスを同
時に送出し、規定のスロットでデータ転送方向を切り換
え、規定のスロットで応答信号を出力すると同時にデー
タ転送を行なうようにしたことを特徴とするバス制御方
式。