KR970004889B1 - 전전자교환기 하위 프로세서의 외부장치 제어용 정합회로 - Google Patents
전전자교환기 하위 프로세서의 외부장치 제어용 정합회로 Download PDFInfo
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Description
제1도는 종래의 외부장치 제어용 정합회로의 내부 블록도이다.
제2도는 제1도의 외부장치 제어용 정합회로의 동작 타이밍도이다.
제3도는 본 발명에 따른 외부 장치 제어용 정합회로의 구성도이다.
제4도는 제3도의 외부장치 제어용 정합회로의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명
31 : 어드레스 버스회로 32 : 데이타 및 패리티 검출회로
33 : 제어신호 버퍼회로 34 : 제1,2버스제어회로
35 : 오류 검출회로
본 발명은 전전자 교환기의 하위프로세서 장치(PPHA ; Peripheral Processor Hardware Assembly)에 있어서, 어드레스버스와 데이타버스및 제어신호를 사용하여 외부의 회로장치를 직접 제어할 수 있도록 하위 프로세서장치와 외부장치간의 정합을 제어하기 위한 외부장치 제어용 정합회로에 관한 것이다.
본 발명과 관련된 종래의 기술을 제1도 및 제2도를 참조하여 살펴보면 다음과 같다.
제1도는 하위프로세서가 외부장치와 정합하기 위한 종래의 정합회로로서, 84핀 주문형반도체의 경우이다.
도면에서 (11)은 클러입력부, (12)는 버스 정합회로, (13)은 인터럽트 처리기, (14)는 A포트 정합회로, (15)는 B포트 정합회로, (16)은 저장기, (17)은 공통 정합회로, (18)은 A포트 버퍼, (19)는 B포트 버퍼를 각각 나타낸다.
제1도에 도시한 종래의 외부 장치 정합회로는, 하위프로세서가 최대 2개의 외부장치와 정합이 가능하도록 외부장치와의 각종 신호를 정합하는 기능을 제공한다. 상기 외부장치 정합용 주문형 반도체는 전송클럭(이동클럭 및 지연 이동클럭)을 클럭 입력부(11)로 수신하여, 버스정합회로(12)로 입력된 데이타(D0~D15) 및 어드레스(A1~A19)를 제어신호에 따라 외부장치와 정합될 수 있는 직렬데이타로 바꾸어 A포트 정합회로(14), B포트 정합회로(15)와 A포트 버퍼(18), B포트 버퍼(19)를 거쳐 A포트 버스와 B포트 버스로 각각 전송한다.
또한 현재의 상태를 저장기(16)에 보관하여 하위프로세서가 현재 처리되는 상태를 알 수 있도록 하며, 외부장치에서 발생하는 인터럽트를 처리하기 위하여 인터럽트처리기(13)를 내부에 가지고 있다.
제2도는 제1도에 도시한 종래의 외부 장치 정합용 주문형 반도체가 외부장치와의 정합동작에 따른 타이밍도를 나타낸 것이다.
직렬이동클럭에 맞추어 8개 클럭(CLK) 동안 동기신호(/FS)를 인에이블하고 4개의 모드/어드레스선(MOD/ADR0에서 MOD/ADR3)에 16개 모드(M0~3) 및 어드레스(A0~15)까지 직렬전송하여 외부장치를 호출한다. 이때, 외부장치는 준비신호(/RDY)를 인에이블하고 바이트 단위의 데이타(D0~7)를 송수신(TXD,RXD)한다. 또한 패리티를 생성/검색하기 위한 신호선(PARITY)과 인터럽트를 처리하기 위한 신호선(USER IRQ)을 갖는다.
그런데 이와 같이 처리될 경우, 고가의 주문형 반도체로 구성되므로 가격이 비싸고, 내부의 병렬버스구조를 직렬버스구조로 하여 정합되므로 직병렬변환 회로가 필요하여 내부회로가 복잡하고, 송신 및 수신 클럭의 속도를 빠르게 할 수 없으므로 전송속도에 한계가 있다. 또한 외부장치의 수가 증가됨에 따라 하위프로세서에 실장되는 외부장치 정합용 주문형반도체가 증가되므로 설치시 가변성이 부족하다.
따라서, 상기 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 하위프로세서가 외부장치를 제어할 때 자신의 내부버스와 동일한 방식으로 정합할 수 있도록 함으로써, 최소한의 정합회로로 구성이 가능하며, 기준회로의 데이타 전달속도의 제한을 해결하도록 한 하위프로세서의 외부장치 제어용 정합회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 내부 어드레스 버스와 외부어드레스 버스간에 연결되어 제1소정수의 어드레스를 버퍼링하는 어드레스 버스회로와, 내부테이터 버스와 외부 데이타 버스간에 연결되어 제2소정수의 데이타와 패리티를 입출력하는 데이타 및 패리티 검출회로와, 하위프로세서 및 외부 장치의 제어신호를 발생하여 상기 데이타 및 패리티 검출회로로 제공하는 제1 및 제2버스 제어회로와, 상기 데이타 및 패리티 검출회로에 연결되어 데이타의 오류를 검출하기 위하여 홀수 패리티를 생성 및 검출하는 오류 검출 회로를 구비한다.
이하, 첨부된 제3도 이하를 참조하여 본 발명의 실시예를 상세히 설명한다.
제3도는 본 발명에 따른 하위프로세서의 외부 장치 정합 회로의 구성도로서, 24개의 어드레스를 버퍼링하는 어드레스 버스회로(31),16개의 데이타와 패리티를 입출력하는 데이타 및 패리티 검출회로(32), 하위프로세서 및 외부 장치의 제어신호를 발생하는 제1,2버스 제어회로(34), 제1,2버스 제어회로(34)에서 출력되는 제어신호를 버퍼링하는 제어신호 버퍼회로(33)데이타 및 패리티검출회로(32)에서 출력되는 데이타에서 오류를 검출하는 오류 검출회로(35)를 구비한다.
상기 제1,2버스 제어회로(34)중 제1버스 제어회로는 하위 바이트 및 상위 바이트 데이타를 읽고 쓰기 위한 제어신호인 ! DS0, ! DS1를 생성하는 로직회로로서, 외부장치 호출 어드레스를 ! VMESEL로 만들어 외부장치 호출시에만 이 신호를 인에이블하며, 데이타 읽기/쓰기와 인터럽트 처리를 편리하게 수행하도록하며, 바람직한 실시예로서 PAL(Programmable Array Logic)을 사용하여 구현하였다. 여기서 ! VMESEL은 외부장치의 메모리영역에 대한 명령어이다.
또한 제2버스 제어회로는 외부장치가 정상적인 동작이 수행되었음을 하위 프로세서에게 알리기 위해 출력하는 ! DTACK 제어신호 및 상위 및 하위 데이타 버퍼의 제어를 위하여 ! MEN0(하위 1바이트 데이타 버퍼의 인에이블 제어신호),! MEN1(상위바이트 데이타 버퍼의 인에이블 제어신호)를 생성하는 로직으로서, 바람직한 실시예로서 PAL을 사용하여 구현하였다.
어드레스버스는 하위프로세서가 외부장치를 엑세스하기 위하여 단방향의 24개선으로 구성되며, 프로세서의 종류에 따라 32개의 선까지 가변이 가능하나 보통은 24개의 선으로 충분하므로 본 회로에서는 24개의 어드레스선을 사용한 회로를 채택하였다. 데이타 및 패리티검출회로(32)내의 데이타 버스회로는 16개의 데이타선을 갖는 워드포트로 구성하였으며 오류 검출회로(35)에서 데이타의 오류를 검출하기 위하여 홀수 패리티를 생성 및 검출하도록 하였다.
제4도는 하위프로세서와 외부장치간에 설치된 본 발명에서 사용된 회로의 동작에 따른 타이밍도를 나타낸다.
외부장치가 호출되어(41) 프로세서 어드레스 스트로브에 의해 유효해지고(42), 이때 하위프로세서가 외부장치에 데이타를 쓰기위하여 쓰기 신호를 인에이블시키면(43) 데이타선상에 데이타가 실리고 이를 알리기 위해 데이타 스트로브 신호를 인에이블시킨다(44,45).
따라서 외부장치는 데이타를 받아들일 수 있음을 하위 프로세서에 알리고(46) 이로인해 하위프로세서는 데이타크기 및 인식 신호를 사용해 데이타쓰기 주기를 종료시킨다(47).
하기[표 1]은 외부장치의 해당영역이 호출되어 데이타 버퍼가 인에이블되고 상위 및 하위데이타 스트로브에 의해 하위프로세서가 외부장치와 병렬데이타 송수신이 가능하도록 하는 제1버스제어회로의 출력조건 예시도를 나타낸다.
[표 1]
외부장치의 메모리영역( ! VMESEL)이 선택되고 하위프로세서 쓰기(! WR)주기이면, 외부장치 쓰기주기(! MT)를 발생하고(51), 외부장치의 메모리영역(! VMESEL)이 선택되고 하위프로세서 읽기(WR)주기이면 외부장치 읽기주기(! MR)를 발생한다(52). 외부장치의 메모리 영역이 선택되거나 인터럽트주기(! CIACK)일 때만 (! VAEN)프로세서 데이타 스트로브(! DS0, !DS1) 및 어드레스 스토로브(! CPUAS)를 외부장치로 출력하도록 한다(53). 어드레스 스트로브가 발생한 상태일 때 즉 외부장치 메모리 영역이 호출되어 유효해진 상태를 클럭에 동기시켜(! VAENDLY)(54)이 신호를 다시 클럭에 통기시켜(DLAY) 외부 장치에 데이타를 쓸때의 호출신호로 사용한다(55). 이와같은 신호의 지연은 외부장치가 하위프로세서의 속도에 비해 느리므로 동기를 맞추기 위해 사용되며, 하위프로세서는 하위어드레스 선택신호(! LOSEL) 및 외부장치가 선택되거나 인터럽트주기이면 하위 데이타바이트를 읽거나 쓰기 위하여 하위데이타 스트로브(! DS0)를 인에이블한다(56). 하위프로세서는 상위어드레스 선택신호(! UPSEL) 및 외부장치가 선택되거나 인터럽트주기이면 상위데이타바이트를 읽거나 쓰기 위하여 상위데이타 스트로브(! DS1)를 인에이블한다(57).
하기 [표 2]는 패리티가 추가된 데이타 송수신 버퍼를 제어하는 제2버스제어회로의 출력조건 예시도를 나타낸다.
[표 2]
패리티 인에이블 신호(PVALID), 하위 어드레스 스트로브(! LOSEL), 외부장치에서 데이타 전송허가신호(! DTACKP) 발생, 프로세서 어드레스 스트로브(! CPUAS), 외부장치영역호출 혹은 인터럽트주기의 조건이 동시에 만족되면 하위바이트 데이타버퍼가 인에이블되며(! MEN0) 외부장치와의 하위바이트 데이타가 패리티를 생성/검출하여 송수신된다(61)(62).패리티가 인에이블(! PVALID), 상위어드레스 스트로브(! UPSEL), 외부장치에서 데이타 전송허가신호(! DTACKP)발생, 프로세서 어드레스 스트로브(! CPUAS), 외부장치와의 상위바이트 데이타가 패리티를 생성/검출하여 송수신된다(61)(63).
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 최소한의 정합회로로 이루어져 구성이 간단하고, 기존 회로의 데이타 전달속도의 제한을 해결하여 처리속도를 향상시키는 효과가 있다.
Claims (5)
- 내부 어드레스버스와 외부어드레스 버스간에 연결되어 제1소정수의 어드레스를 버퍼링하는 어드레스 버스회로(31)와, 내부테이터 버스와 외부 데이타 버스가에 연결되어 제2소정수의 데이타와 패리티를 입출력하는 데이타 및 패리티 검출회로(32)와, 외부장치의 해당영역이 호출되어 데이타 버퍼가 인에이블되고 상위 및 하위 데이타 스트로브에 의해 하위프로세서가 외부장치와 병렬데이타 송수신이 가능하도록 하고 패리티가 추가된 데이타 송수신 버퍼를 제어하는 신호를 상기 데이타 및 패리티 검출회로(32)에 제공하는 제1 및 제2버스제어회로(34)와, 하위프로세서 및 외부 장치의 제어신호를 발생하여 상기 데이타 및 패리티 검출회로(32)로 제공하는 제1 및 제2버스제어회로(34), 및 상기 데이타 및 패리티 검출회로(32)에 연결되어 데이타의 오류를 검출하기 위하여 홀수 패리티를 생성 및 검출하는 오류 검출회로(35)를 포함함을 특징으로 하는 하위 프로세서의 외부장치 제어용 정합회로.
- 제1항에 있어서, 상기 제1버스제어회로는, 하위 바이트 및 상위 바이트 데이타를 읽고 쓰기 위한 제어신호인 ! DS0, !DS1를 생성하고 외부 장치 호출 어드레스를 ! VMESEL로 만들어 외부장치 호출시에만 상기 ! VMESEL 신호를 인에이블하며 데이타 읽기/쓰기와 인터럽트 편리하게 수행하도록 구성된 로직회로를 구비하는 것을 특징으로 하는 하위 프로세서의 외부장치 제어용 정합회로.
- 제1항에 있어서, 상기 제2버스제어회로는, 외부장치가 정상적인 동작이 수행되었음을 하위 프로세서에게 알리기 위해 출력하는 ! DTACK 제어신호 및 상위 및 하위데이타 버퍼의 제어를 위하여 ! MEN0, ! MEN1를 생성하는 로직회로를 구비하는 것을 특징으로 하는 하위 프로세서의 외부장치 제어용 정합회로.
- 제2항 또는 제3항에 있어서, 상기 제1 및 제2버스제어회로는 PAL(Programmable Array Logic)을 사용하여 구현하는 것을 특징으로 하는 하위 프로세서의 외부장치 제어용 정합회로.
- 제1항에 있어서, 상기 정합회로는 상기 제1 및 제2버스제어회로(34)에서 출력되는 제어신호를 버퍼링하는 제어신호버퍼호로(33)를 더 포함함을 특징으로 하는 하위프로세서의 외부장치 제어용 정합회로.
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|---|---|---|---|---|
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1993
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