CN117370258B - 一种高速i2c总线的多路低速i2c扩展方法及装置 - Google Patents

Abstract

本发明提供一种高速I2C总线的多路低速I2C扩展方法及装置，属于I2C总线技术领域；方法包括：将高速I2C总线和多路低速I2C总线接入I2C控制器，初始化并设置基础参数；随后，主机通过高速I2C总线发送通信信号；I2C控制器接收通信信号，并将通信信号缓存于I2C控制器内部；缓存的通信信号被分时复用至多路低速I2C总线上的从机中，从机响应后，通过低速I2C总线发送响应信号；I2C控制器接收响应信号，并将响应信号缓存于I2C控制器内部；缓存的响应信号被复用回高速I2C总线，完成主机与多个从机的并行通信；本发明在面对需要满足从机挂接数而进行多路I2C扩展的场景下，提升了访问效率。

Description

一种高速I2C总线的多路低速I2C扩展方法及装置

技术领域

本发明属于I2C总线技术领域，应用于多路通信扩展过程中，具体为一种高速I2C总线的多路低速I2C扩展方法及装置。

背景技术

I2C(Inter-Integrated Circuit)总线是一种串行、半双工总线，主要用于近距离、低速的芯片间通信过程。I2C总线包括两根双向的信号线：一根为数据线SDA(SerialData)，用于收发数据；一根为时钟线SCL(Serial Clock)，用于通信双方的时钟同步。I2C总线的硬件结构简单、成本较低、功能可靠，因此在各个领域得到了广泛的应用。

如今，I2C总线中，面向8位串行通信的双向数据传输速率在不断提高，因此逐渐表露出了现有技术的一些局限。传统的I2C总线结构存在着速度较慢、通信距离有限、设备数量受限的缺陷，限制其在高速数据传输和多设备访问方面的应用。以最常见的数据中心或电路系统为例，由于连接主机的1路I2C总线上挂接的从机数量有限，一般为4个从机，所以需要通过I2C扩展器，将1路I2C总线扩展为多路，例如扩展为4路或8路，来满足需求。

但是，在通过原有的I2C总线访问扩展之后的I2C时，在任意时刻，仅能访问后端的1路扩展总线，其他路的扩展总线是无法同时访问的；这一限制条件使得主机访问多个从机的效率变得低下。此外，在I2C总线硬件结构中使用的I2C缓存器，其输入与输出都是以相同的工作速率进行操作过程，这也将导致访问效率低下的情况出现。

在I2C总线技术中，针对多路通信扩展过程，传统的分时复用方式中，输入与输出串行进行，每个数据包的传输需要经过多个时钟周期。当输入与输出速率相等时，需等待前一个数据包的传输完成后，才可进行下一个数据包的传输；这一方式形成了一定的等待时间，是降低访问效率的关键因素。因此，本领域技术人员围绕这一关键因素，致力于探寻一种新的高速I2C总线扩展为多路低速I2C的技术，以满足I2C总线对于从机挂接数的需求。

发明内容

本发明的目的是为了改善背景技术中传统I2C总线在访问效率上的缺陷，因此提出了一种新的将高速I2C总线扩展为多路低速I2C的方法及对应装置。本发明通过I2C控制器的灵活配置和时序控制，顺利实现了I2C总线新的分时复用过程，从而提高了信号传输速率和通信效率；在需要满足从机挂接数而面对多路I2C扩展的场景时，本发明顺利提升了访问效率。

本发明采用了以下技术方案来实现目的：

一种高速I2C总线的多路低速I2C扩展方法，所述方法包括如下步骤：

S1、将高速I2C总线和多路低速I2C总线接入I2C控制器，初始化I2C控制器并设置基础参数；随后，主机通过高速I2C总线发送通信信号；

S2、I2C控制器接收高速I2C总线中的通信信号，并将通信信号缓存于I2C控制器内部；

S3、I2C控制器将缓存的通信信号分时复用至多路低速I2C总线上的对应从机中；

S4、对应从机响应后，通过低速I2C总线发送响应信号；

S5、I2C控制器接收低速I2C总线中的响应信号，并将响应信号缓存于I2C控制器内部；

S6、I2C控制器将缓存的响应信号复用回高速I2C总线，完成主机与多个从机的并行通信过程。

其中，主机发送的通信信号包括第一数据信号和第一时钟信号；从机发送的响应信号包括第二数据信号和第二时钟信号，第二数据信号中包括对应从机的地址数据。

进一步的，通过I2C控制器内部集成的分时复用单元，完成步骤S3中的通信信号分时复用过程和步骤S6中的响应信号复用过程；分时复用单元对经过自身的信号进行传输与切换操作。

进一步的，通过I2C控制器内部集成的数据处理单元，完成步骤S2中的通信信号缓存过程和步骤S5中的响应信号缓存过程；数据处理单元包括数据缓存组件和数据读取组件。此外，通过应用FIFO存储器的方式，搭建数据缓存组件。

本发明同时提供一种高速I2C总线的多路低速I2C扩展装置，包括主机、多个从机、高速I2C总线、多路低速I2C总线和I2C控制器；I2C控制器通过高速I2C总线与主机相连接，还通过多路低速I2C总线与多个从机相连接；每1个从机与对应的1路低速I2C总线匹配相连；I2C控制器内部集成有分时复用单元和数据处理单元；

所述分时复用单元，用于将主机通过高速I2C总线发送的通信信号分时复用至多路低速I2C总线上的对应从机中；还用于将对应从机通过低速I2C总线发送的响应信号复用回高速I2C总线上的主机中；

所述数据处理单元包括数据缓存组件和数据读取组件；数据缓存组件为FIFO存储器，用于在I2C控制器接收通信信号或响应信号时，对相应信号进行缓存，并按照特定发送速率将缓存的信号进行发送；

I2C控制器在分时复用单元与数据处理单元的共同作用下，完成主机与多个从机的并行通信过程。

综上所述，由于采用了本技术方案，本发明的有益效果如下：

在本发明的I2C控制器中，分时复用单元通过时序控制和数据切换，实现了高效的数据传输和通信过程，提高了应用系统的传输效率和可靠性。高速I2C总线的数据被FIFO缓存，由扩展的低速I2C总线读取，实现了高速I2C总线至低速I2C总线的跨速度域读写功能。

本发明通过直接在I2C控制器上实现分时复用功能的这一理念，减少了应用系统的硬件成本和复杂度，从而提高了应用系统的稳定性。

本发明通过I2C控制器内部的数据处理单元，实现了对高速I2C总线数据的灵活处理与转发，能适应多路低速I2C总线的通信需求。

在本发明方法所对应的硬件结构中，可采用标准的I2C总线接口，能确保与现有设备的兼容性，同时具有较强的扩展性，可适应不同规模及复杂度的应用场景。

附图说明

图1为本发明方法的整体流程步骤示意图；

图2为本发明装置的结构示意图；

图3为本发明I2C控制器的初始化流程示意图；

图4为本发明信号数据传输过程中的缓存流程示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以按各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例

一种高速I2C总线的多路低速I2C扩展方法，图1示出了该方法中的关键流程步骤，该方法的整体流程可总述如下：

S1、将高速I2C总线和多路低速I2C总线接入I2C控制器，初始化I2C控制器并设置基础参数；随后，主机通过高速I2C总线发送通信信号；

S2、I2C控制器接收高速I2C总线中的通信信号，并将通信信号缓存于I2C控制器内部；

S3、I2C控制器将缓存的通信信号分时复用至多路低速I2C总线上的对应从机中；

S4、对应从机响应后，通过低速I2C总线发送响应信号；

S5、I2C控制器接收低速I2C总线中的响应信号，并将响应信号缓存于I2C控制器内部；

S6、I2C控制器将缓存的响应信号复用回高速I2C总线，完成主机与多个从机的并行通信过程。

在详细介绍本实施例的方法前，有必要对应用此方法的装置硬件结构及连接关系做出说明。此方法应用于一种高速I2C总线的多路低速I2C扩展装置，具体结构关系可参看图2的示意。该装置包括主机、多个从机、高速I2C总线、多路低速I2C总线和I2C控制器；I2C控制器通过高速I2C总线与主机相连接，还通过多路低速I2C总线与多个从机相连接；每1个从机与对应的1路低速I2C总线匹配相连；I2C控制器内部集成有分时复用单元和数据处理单元。

本实施例中的主机数量为1，对应于1路高速I2C总线；从机数量为8，对应于8路低速I2C总线。因此，本实施例的方法及装置的目标是将1路I2C总线扩展为8路I2C总线，扩展后的总线上每1路仅挂载1个从机，实现主机与8个从机间的并行通信，以此提升传统串行通信的访问效率。

在本实施例装置中，分时复用单元用于将主机通过高速I2C总线发送的通信信号分时复用至多路低速I2C总线上的对应从机中；还用于将对应从机通过低速I2C总线发送的响应信号复用回高速I2C总线上的主机中。这一单元实现了多从机设备的并行访问，具有精确的时序控制和地址识别效果。

数据处理单元包括数据缓存组件和数据读取组件；数据缓存组件为FIFO存储器，用于在I2C控制器接收通信信号或响应信号时，对相应信号进行缓存，并按照特定发送速率将缓存的信号进行发送。这一单元使得I2C总线系统在需要读取或写入数据时，首先可检查缓存中是否有相应的数据，若有则可直接读取或写入，降低通信访问传输次数。

上述单元及组件的具体应用情况将在本实施例对方法部分的详述中进行详细介绍。对主机与从机间通信数据的分时复用与缓存读取是本实施例的技术要点，最终提高了总线利用率、数据传输效率，还避免了频繁的从机设备访问与数据传输过程，响应时间也得到同步加快。

以下内容详细介绍本发明方法中各步骤的具体细节。

首先是主机与从机间的传输信号介绍。当步骤S1中的I2C控制器初始化及设置完成后，主机发送的通信信号包括第一数据信号与第一时钟信号，其对应于高速I2C总线的一条数据线SDA和一条时钟线SCL进行传输。

同样的，对应从机在响应第一数据信号与第一时钟信号后，发送的响应信号包括第二数据信号与第二时钟信号；本实施例中，第二数据信号即包括了对应从机的地址数据，使得I2C控制器能通过时序控制和地址识别，在同一时间段内与多个从机设备进行通信。

本实施例的I2C控制器在分时复用过程中，为了确保不同从机间的数据传输不会发生冲突，还采用了时钟同步和冲突检测机制。I2C控制器内部集成有冲突检测单元，以确保各从机设备在正确的时序下进行数据传输。当发生冲突时，冲突检测单元内置的冲突处理策略被触发执行，进行如重试和优先级调整的处理操作。

接下来介绍本实施例方法的步骤S1中，I2C控制器的初始化与基础参数设置方式，可参看图3的示意。

S11、设置I2C控制器的引脚，引脚包括SDA引脚和SCL引脚；将I2C控制器的引脚与高速I2C总线和多路低速I2C总线相连后，配置引脚功能寄存器或引脚映射寄存器，使引脚设置为I2C功能；其中，SDA引脚对应连接各总线中的数据线SDA，SCL引脚对应连接各总线中的时钟线SCL；本实施例为了实现1路高速I2C扩展为8路低速I2C的效果，对应的I2C控制器具有1个高速SDA引脚与1个高速SCL引脚，以及8个低速SDA引脚与8个低速SCL引脚。

S12、配置I2C控制器的时钟频率；通过读取或设置I2C控制器内部的I2C时钟频率寄存器的参数，设定并行通信过程的时钟频率；本实施例中，还可依据并行通信过程的需求，启用或禁用I2C时钟频率寄存器的分频或倍频参数。

S13、配置I2C控制器的工作模式；通过读取或设置I2C控制器内部的I2C控制寄存器的参数，选择工作模式，同时配置额外I2C参数；本实施例中，工作模式可包括主模式、从模式和多主模式；额外I2C参数可包括地址格式、数据位宽和传输模式等参数内容。

S14、初始化I2C控制器的中断与DMA；根据实际通信需求，通过读取或设置I2C控制器内部的中断寄存器，以使能或禁用I2C控制器的中断功能；同时配置I2C控制器的DMA传输通道，在并行通信过程中采用DMA传输。

S15、启用I2C控制器；设置I2C控制寄存器的使能位，预设特定时长的启用延时，令完成初始化与基础参数设置的I2C控制器启用，从而进行后续的主机与多个从机的并行通信工作。

本实施例中，以下内容介绍I2C控制器内部集成的分时复用单元。分时复用单元可完成步骤S3中的通信信号分时复用过程和步骤S6中的响应信号复用过程，其对经过自身的信号进行传输与切换操作，设计的操作流程为：

S21、时序控制；依据通信信号或响应信号的时钟信息和时序要求，将信号在不同的输入与输出缓冲器之间进行切换，控制切换时间；这一步骤将确保数据在不同的输入与输出缓存器之间进行正确切换，以避免数据冲突和传输错误。

S22、时钟分频与时钟倍频；将来自高速I2C总线的通信信号进行时钟分频操作，令分频后的通信信号满足低速I2C总线的速度要求；将来自低速I2C总线的响应信号进行时钟倍频操作，令倍频后的响应信号满足高速I2C总线的速度要求。

S23、生成控制信号；分时复用单元依据操作需求，生成并通过控制信号来切换输入与输出缓存器；控制信号包括选择信号、使能信号和时频信号，可以精确控制数据的传输与切换过程。

本实施例中，分时复用单元还具有错误处理组件，对于I2C控制器工作过程的异常情况，错误处理组件可进行错误检测、纠错及处理操作。当出现数据冲突与传输错误时，通过数据纠错与重新传输的方式，解决异常情况。

本实施例中，以下内容介绍I2C控制器内部集成的数据处理单元。数据处理单元包括数据缓存组件和数据读取组件，可完成步骤S2中的通信信号缓存过程和步骤S5中的响应信号缓存过程。本实施例通过应用FIFO存储器的方式，搭建数据缓存组件。

在数据缓存组件的辅助下，本实施例仅介绍数据处理单元对来自高速I2C总线通信信号的缓存处理过程，来自低速I2C总线响应信号的缓存处理与其同理，因此不再赘述。如图4所示，缓存处理具体方法流程为：

S31、配置FIFO缓冲区；以字节为单位，确定FIFO缓冲区的大小，分配主从机通信系统中的一块内存作为FIFO缓冲区，也可以是某芯片内部的RAM或寄存器空间。随后在芯片内部创建一个数组作为FIFO缓存数组，缓存数组的大小与缓冲区的大小相匹配。

S32、定义指针，通过变量或寄存器保存指针值；指针包括两个，一个为读指针，一个为写指针；读指针指向最早存入缓存的信号数据位置，写指针指向最新存入缓存的信号数据位置。

S33、FIFO入队操作；接收高速I2C总线中的通信信号，将对应数据写入FIFO缓冲区的队尾；随后更新写指针，使其指向新写入的数据位置；此时如果队列已满，可以抛弃最早写入的数据，或按实际需求进行其他处理。

S34、配置定时器或中断；通过定时器或中断，周期性地触发FIFO出队操作，将数据发送至对应某一路的低速I2C总线；设置定时器或中断的周期，控制通信信号数据的特定发送速率。

S35、FIFO出队操作；触发时，从FIFO缓冲区的队头读取即将发送的通信信号数据；随后更新读指针，使其指向下一个即将写入数据的位置；此时，如果队列为空，可以选择发送默认值，或按实际需求进行其他处理。

通过本实施例的上述方法过程，以I2C控制器连接高速I2C总线和被扩展的多路低速I2C总线，在I2C控制器中集成的分时复用单元的时序控制和数据切换作用下，实现了主机与多个从机的并行通信过程；同时辅以数据处理单元提供的缓存功能，将缓存理念应用至I2C系统中，提高了数据传输效率与访问效率，使应用此方法的I2C系统具备了高可靠性。

Claims (9)

1.一种高速I2C总线的多路低速I2C扩展方法，其特征在于，所述方法包括如下步骤：

S1、将高速I2C总线和多路低速I2C总线接入I2C控制器，初始化I2C控制器并设置基础参数；随后，主机通过高速I2C总线发送通信信号；

S2、I2C控制器接收高速I2C总线中的通信信号，并将通信信号缓存于I2C控制器内部；

S3、I2C控制器将缓存的通信信号分时复用至多路低速I2C总线上的对应从机中；

S4、对应从机响应后，通过低速I2C总线发送响应信号；

S5、I2C控制器接收低速I2C总线中的响应信号，并将响应信号缓存于I2C控制器内部；

S6、I2C控制器将缓存的响应信号复用回高速I2C总线，完成主机与多个从机的并行通信过程；

通过I2C控制器内部集成的分时复用单元，完成步骤S3中的通信信号分时复用过程和步骤S6中的响应信号复用过程；分时复用单元对经过自身的信号进行传输与切换操作，具体如下：

S21、时序控制；依据通信信号或响应信号的时钟信息和时序要求，将信号在不同的输入与输出缓冲器之间进行切换，控制切换时间；

S22、时钟分频与时钟倍频；将来自高速I2C总线的通信信号进行时钟分频操作，令分频后的通信信号满足低速I2C总线的速度要求；将来自低速I2C总线的响应信号进行时钟倍频操作，令倍频后的响应信号满足高速I2C总线的速度要求；

S23、生成控制信号；分时复用单元依据操作需求，通过控制信号来切换输入与输出缓存器；控制信号包括选择信号、使能信号和时频信号。

2.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S1中，将高速I2C总线与主机相连，将每1路低速I2C总线与对应的1个从机相连；随后，当I2C控制器的初始化与设置完成后，主机发送的通信信号包括第一数据信号和第一时钟信号。

3.根据权利要求2所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S4中，当对应从机响应分时复用的第一数据信号与第一时钟信号后，所发送的响应信号包括第二数据信号和第二时钟信号；第二数据信号中包括对应从机的地址数据。

4.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S1中，I2C控制器的初始化与基础参数设置方式如下：

S11、设置I2C控制器的引脚，引脚包括SDA引脚和SCL引脚；将I2C控制器的引脚与高速I2C总线和多路低速I2C总线相连后，配置引脚功能寄存器或引脚映射寄存器，使引脚设置为I2C功能；

S12、配置I2C控制器的时钟频率；通过读取或设置I2C控制器内部的I2C时钟频率寄存器的参数，设定并行通信过程的时钟频率；

S13、配置I2C控制器的工作模式；通过读取或设置I2C控制器内部的I2C控制寄存器的参数，选择工作模式，同时配置额外I2C参数；

S14、初始化I2C控制器的中断与DMA；通过读取或设置I2C控制器内部的中断寄存器，以使能或禁用I2C控制器的中断功能；同时配置I2C控制器的DMA传输通道，在并行通信过程中采用DMA传输；

S15、启用I2C控制器；设置I2C控制寄存器的使能位，预设特定时长的启用延时，令完成初始化与基础参数设置的I2C控制器启用。

5.根据权利要求4所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：步骤S12中，依据并行通信过程的需求，启用或禁用I2C时钟频率寄存器的分频或倍频参数；步骤S13中，I2C控制器的工作模式包括主模式、从模式和多主模式；配置的额外I2C参数包括地址格式、数据位宽和传输模式。

6.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过分时复用单元的错误处理组件，对I2C控制器的工作过程的异常情况进行错误检测、纠错及处理；当出现数据冲突与传输错误时，通过数据纠错与重新传输的方式，解决异常情况。

7.根据权利要求1所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过I2C控制器内部集成的数据处理单元，完成步骤S2中的通信信号缓存过程和步骤S5中的响应信号缓存过程；数据处理单元包括数据缓存组件和数据读取组件。

8.根据权利要求7所述的一种高速I2C总线的多路低速I2C扩展方法，其特征在于：通过应用FIFO存储器的方式，搭建数据缓存组件；在数据缓存组件的辅助下，数据处理单元对来自高速I2C总线通信信号的缓存处理过程，具体如下：

S31、配置FIFO缓冲区；确定FIFO缓冲区的大小，创建与缓冲区大小相匹配的缓存数组；

S32、定义指针，通过变量或寄存器保存指针值；指针包括读指针和写指针，读指针指向最早存入缓存的信号数据位置，写指针指向最新存入缓存的信号数据位置；

S33、FIFO入队操作；接收高速I2C总线中的通信信号，将对应数据写入FIFO缓冲区的队尾；随后更新写指针，使其指向新写入的数据位置；

S34、配置定时器或中断；通过定时器或中断，周期性地触发FIFO出队操作，控制通信信号数据的特定发送速率；

S35、FIFO出队操作；触发时，从FIFO缓冲区的队头读取即将发送的通信信号数据；随后更新读指针，使其指向下一个即将写入数据的位置。

9.一种高速I2C总线的多路低速I2C扩展装置，其特征在于：包括主机、多个从机、高速I2C总线、多路低速I2C总线和I2C控制器；I2C控制器通过高速I2C总线与主机相连接，还通过多路低速I2C总线与多个从机相连接；每1个从机与对应1路低速I2C总线匹配相连；I2C控制器内部集成有分时复用单元和数据处理单元；

所述分时复用单元，用于将主机通过高速I2C总线发送的通信信号分时复用至多路低速I2C总线上的对应从机中，以及将对应从机通过低速I2C总线发送的响应信号复用回高速I2C总线上的主机中；所述分时复用单元，还用于对经过自身的信号进行传输与切换操作，具体为：

所述分时复用单元用于依据通信信号或响应信号的时钟信息和时序要求，将信号在不同的输入与输出缓冲器之间进行切换，控制切换时间；

所述分时复用单元用于将来自高速I2C总线的通信信号进行时钟分频操作，令分频后的通信信号满足低速I2C总线的速度要求；将来自低速I2C总线的响应信号进行时钟倍频操作，令倍频后的响应信号满足高速I2C总线的速度要求；

所述分时复用单元用于依据操作需求，通过控制信号来切换输入与输出缓存器；所述控制信号包括选择信号、使能信号和时频信号；

所述数据处理单元包括数据缓存组件和数据读取组件；数据缓存组件为FIFO存储器，用于在I2C控制器接收通信信号或响应信号时，对相应信号进行缓存，并按照特定发送速率将缓存的信号进行发送；

I2C控制器在分时复用单元与数据处理单元的共同作用下，完成主机与多个从机的并行通信过程。