CN109684255A - 一种fpga管脚复用电路及控制方法 - Google Patents

一种fpga管脚复用电路及控制方法 Download PDF

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Abstract

本申请提供一种FPGA管脚复用电路及控制方法。一种FPGA管脚复用电路，FPGA具有多个控制接脚，多个从属器件中的每一个至少具有时钟信号接脚以及数据信号接脚，其特征在于，所述多个从属器件中的每一个时钟信号接脚均与FPGA的对应的一个目标控制接脚耦合，所述目标控制接脚所耦合的时钟信号接脚均来自于不同的从属器件，每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合。

Description

一种FPGA管脚复用电路及控制方法
技术领域
本申请涉及管脚复用技术，尤其涉及一种FPGA管脚复用电路及控制方法。
背景技术
FPGA(Field-Programmable Gate Array，现场可编程阵列)芯片是一种可编程的逻辑芯片，通过编写不同的程序代码可以实现高速的业务处理能力，这与传统的CPU实现的处理能力相比，FPGA芯片具有明显的优势，因此目前的高性能网络设备基本采用FPGA芯片作为主力业务处理芯片。
在网络设备中，经常会使用FPGA实现各种接口扩展，例如对于I2C接口、SPI接口、以太网MIIM管理接口等，均可以使用FPGA实现接口扩展。但是FPGA管脚资源有限，经常会遇到FPGA管脚不足的情况，通常的解决方案是选一颗管脚资源更为丰富的FPGA，或者使用一些扩展芯片，然而这样会增加硬件成本。
发明内容
有鉴于此，本申请提供一种FPGA管脚复用电路及控制方法。
具体地，本申请是通过如下技术方案实现的：
第一方面，本申请实施例提供一种在FPGA和多个从属器件之间进行数据通信时的FPGA管脚复用电路，FPGA具有多个控制接脚，多个从属器件中的每一个至少具有时钟信号接脚以及数据信号接脚，其特征在于，所述多个从属器件中的每一个时钟信号接脚均与FPGA的对应的一个目标控制接脚耦合，所述目标控制接脚所耦合的时钟信号接脚均来自于不同的从属器件，每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合。
在一可选实施方式中，所述多个从属器件为多个I2C器件和/或SPI器件。
在一可选实施方式中，所述从属器件为多个I2C器件，当FPGA选择与所述多个从属器件中的一个进行通信时，FPGA将其它从属器件中的数据信号接脚信号拉高。
在一可选实施方式中，所述从属器件为多个I2C器件和多个SPI器件，多个SPI器件中的每一个数据信号接脚分为第一数据信号接脚、第二数据信号接脚，多个SPI器件中的每一个还至少具有片选信号接脚，每个SPI器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合；
当FPGA选择与多个I2C器件中的一个进行通信时，FPGA将多个SPI器件中的片选信号接脚信号拉高，将剩余I2C器件的数据信号接脚信号拉高；
当FPGA选择与多个SPI器件中的一个进行通信时，将多个I2C器件的数据信号接脚信号拉高，将剩余SPI器件中的片选信号接脚信号拉高。
在一可选实施方式中，所述从属器件为多个SPI器件，所述多个从属器件中的每一个数据信号接脚分为第一数据信号接脚、第二数据信号接脚，多个从属器件中的每一个还至少具有片选信号接脚，所述每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合，包括：
所述多个从属器件中的每一个第一数据信号接脚均与所述FPGA的对应的第一数据信号接脚耦合，所述多个从属器件中的每一个第二数据信号接脚均与所述FPGA的对应的第二数据信号接脚耦合；
每个从属器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合；
当FPGA选择与多个SPI器件中的一个进行通信时，将剩余SPI器件中的片选信号接脚信号拉高。
第二方面，本申请实施例提供一种管脚复用电路的控制方法，该控制方法包括如下步骤：
将所有从属器件的数据信号接脚按照对应的耦合方式与FPGA的数据信号接脚耦合；
将每个从属器件的时钟信号接脚分别耦合至FPGA的相应控制接脚，并且满足：FPGA的相应控制接脚所耦合的时钟信号接脚均来自于不同的从属器件；
FPGA选择要求进行通信的从属器件；
当FPGA在与选择的从属器件进行通信时，控制其它从属器件处于空闲状态。
采用本申请提供的技术方案，在FPGA管脚资源有限的情况下，可以实现FPGA管脚分时复用，节省了硬件成本。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1是本申请一示例性实施例示出的一种硬件连接示意图；
图2是本申请一示例性实施例示出的另一种硬件连接示意图；
图3是本申请一示例性实施例示出的另一种硬件连接示意图；
图4是本申请一示例性实施例示出的另一种硬件连接示意图；
图5是本申请一示例性实施例示出的另一种硬件连接示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
在网络设备中，经常会使用FPGA实现各种接口扩展，例如对于I2C接口、SPI接口、以太网MIIM管理接口等，均可以使用FPGA实现接口扩展。但是FPGA管脚资源有限，经常会遇到FPGA管脚不足的情况，通常的解决方案是选一颗管脚资源更为丰富的FPGA，或者使用一些扩展芯片，如图1所示出的一示例性硬件连接示意图，为实现I2C总线扩展，可以使用扩展芯片，外围可以连接多路I2C器件，然而这样会增加硬件成本。
针对上述技术问题，本申请实施例提供一种FPGA管脚复用电路，在FPGA管脚资源有限的情况下，可以实现FPGA管脚分时复用，节省了硬件成本。
具体的，一般FPGA具有多个控制接脚，另外FPGA还具有数据信号接脚，多个从属器件中的每一个至少具有时钟信号接脚以及数据信号接脚，多个从属器件中的每一个时钟信号接脚均与FPGA的对应的一个目标控制接脚耦合，并且满足：目标控制接脚所耦合的时钟信号接脚均来自于不同的从属器件，每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合。
例如，如图2所示出的一示例性硬件连接示意图，FPGA具有多个控制接脚，其中有一个目标控制接脚CLK，与来自于从属器件1、从属器件2、从属器件3的时钟信号接脚耦合，从属器件1的数据信号接脚DATA11与FPGA的对应的数据信号接脚DATA10耦合，从属器件2的数据信号接脚DATA21与FPGA的对应的数据信号接脚DATA20耦合，从属器件3的数据信号接脚DATA31与FPGA的对应的数据信号接脚DATA30耦合。
在一可选的实施例中，上述所说的多个从属器件可以是多个I2C器件和/或SPI器件。其中I2C器件是携带I2C总线接口的器件，SPI器件是携带SPI的器件。
当上述从属器件为多个I2C器件时，由I2C总线访问机制可知，当访问I2C器件时，时钟信号(SCL)处于高电平，数据信号(SDA)由高变低，当访问结束时，时钟信号(SCL)处于高电平，数据信号(SDA)由低变高，根据这个特性，多个I2C器件的时钟信号接脚均与FPGA的一个目标控制接脚耦合，每个I2C器件中的数据信号接脚与FPGA的对应的数据信号接脚耦合，当FPGA选择与上述多个I2C器件中的一个进行通信时，FPGA将其它I2C器件(即剩余I2C器件)中的数据信号接脚信号拉高即可，此时其它I2C器件并不能被访问。
例如，如图3所示的一示例性硬件连接示意图，FPGA具有多个控制接脚，其中有一个目标控制接脚CLK，与来自于I2C器件1、I2C器件2、I2C器件3的时钟信号接脚耦合，I2C器件1的数据信号接脚SDA11与FPGA的对应的数据信号接脚DATA10耦合，I2C器件2的数据信号接脚SDA 21与FPGA的对应的数据信号接脚DATA20耦合，I2C器件3的数据信号接脚SDA 31与FPGA的对应的数据信号接脚DATA30耦合。
当上述从属器件为多个I2C器件和多个SPI器件时，多个SPI器件中的每一个数据信号接脚分为第一数据信号接脚(MISO，主机输入从机输出)、第二数据信号接脚(MOSI，主机输出从机输入)，多个SPI器件中的每一个还至少具有片选信号接脚(CS)，每个SPI器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合，每个SPI器件中的第一数据信号接脚与FPGA的对应的数据信号接脚耦合，每个SPI器件中的第二数据信号接脚与FPGA的对应的数据信号接脚耦合，每个I2C器件中的数据信号接脚与FPGA的对应的数据信号接脚耦合，多个I2C器件的时钟信号接脚(SCL)、多个SPI器件的时钟信号接脚(CLK)均与FPGA的一个目标控制接脚(CLK)耦合。
其中片选信号接脚(CS)信号为低电平时，才可以访问SPI器件，如果片选信号接脚(CS)为高电平，则无法访问SPI器件，针对I2C器件和SPI器件的访问特性，当FPGA选择与多个I2C器件中的一个进行通信时，FPGA将剩余I2C器件的数据信号接脚信号拉高，将多个SPI器件中的片选信号接脚信号拉高，当FPGA选择与多个SPI器件中的一个进行通信时，将多个I2C器件的数据信号接脚信号拉高，将剩余SPI器件中的片选信号接脚信号拉高，例如，如图4所示的一示例性硬件连接示意图。
当上述从属器件为多个SPI器件时，多个SPI器件中的每一个数据信号接脚分为第一数据信号接脚(MISO，主机输入从机输出)、第二数据信号接脚(MOSI，主机输出从机输入)，多个SPI器件中的每一个还至少具有片选信号接脚(CS)，多个SPI器件中的每一个第一数据信号接脚均与FPGA的对应的第一数据信号接脚耦合，多个SPI器件中的每一个第二数据信号接脚均与FPGA的对应的第二数据信号接脚耦合，每个SPI器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合，根据上述访问SPI器件的特性，当FPGA选择与多个SPI器件中的一个进行通信时，将剩余SPI器件中的片选信号接脚信号拉高，例如如图5所示的一示例性硬件连接示意图。
由上述对本申请实施例提供的FPGA管脚复用电路的描述，在FPGA管脚资源有限的情况下，可以实现FPGA管脚分时复用，节省了硬件成本。
上述图2至图5均描述的是FPGA与从属器件的电路连接方式，本领域的技术人员应当理解，图2至图5不仅可以用来描述FPGA与多个从属器件相连接时的FPGA管脚复用电路，还可以用于说明基于FPGA的管脚复用电路与多个从属器件建立通信信道时的控制方法，该方法主要采用如下的步骤实现：
将所有从属器件的数据信号接脚按照对应的耦合方式与FPGA的数据信号接脚耦合；
将每个从属器件的时钟信号接脚分别耦合至FPGA的相应控制接脚，并且满足：FPGA的相应控制接脚所耦合的时钟信号接脚均来自于不同的从属器件；
FPGA选择要求进行通信的从属器件；
当FPGA在与选择的从属器件进行通信时，控制其它从属器件处于空闲状态。
现结合上述图2至图5对上述电路控制方法进行说明，按照上述图2至图5所示的电路连接方式实现FPGA管脚复用，FPGA可以从多个从属器件中选择一个进行通信，当FPGA在与选择的从属器件进行通信时，控制其它从属器件处于空闲状态。具体的从属器件为多个I2C器件，当选择的通信对象是其中一个I2C器件时，FPGA将其它I2C器件(即剩余I2C器件)中的数据信号接脚信号拉高，则可以控制其它I2C器件处于空闲状态；从属器件为多个SPI器件，当选择的通信对象是其中一个SPI器件时，FPGA将剩余SPI器件中的片选信号接脚信号拉高，则可以控制其它SPI器件处于空闲状态；从属器件为多个I2C器件以及多个SPI器件，当选择的通信对象是其中一个I2C器件时，FPGA将剩余I2C器件的数据信号接脚信号拉高，将多个SPI器件中的片选信号接脚信号拉高，则可以控制剩余I2C器件以及多个SPI器件处于空闲状态，当FPGA选择的通信对象是其中一个SPI器件时，FPGA将多个I2C器件的数据信号接脚信号拉高，将剩余SPI器件中的片选信号接脚信号拉高，则可以控制多个I2C器件以及剩余SPI器件处于空闲状态。
以上所述仅是本发明的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种在FPGA和多个从属器件之间进行数据通信时的FPGA管脚复用电路，FPGA具有多个控制接脚，多个从属器件中的每一个至少具有时钟信号接脚以及数据信号接脚，其特征在于，所述多个从属器件中的每一个时钟信号接脚均与FPGA的对应的一个目标控制接脚耦合，所述目标控制接脚所耦合的时钟信号接脚均来自于不同的从属器件，每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合。
2.根据权利要求1所述的管脚复用电路，其特征在于，所述多个从属器件为多个I2C器件和/或SPI器件。
3.根据权利要求2所述的管脚复用电路，其特征在于，所述从属器件为多个I2C器件，当FPGA选择与所述多个从属器件中的一个进行通信时，FPGA将其它从属器件中的数据信号接脚信号拉高。
4.根据权利要求2所述的管脚复用电路，其特征在于，所述从属器件为多个I2C器件和多个SPI器件，多个SPI器件中的每一个数据信号接脚分为第一数据信号接脚、第二数据信号接脚，多个SPI器件中的每一个还至少具有片选信号接脚，每个SPI器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合；
当FPGA选择与多个I2C器件中的一个进行通信时，FPGA将多个SPI器件中的片选信号接脚信号拉高，将剩余I2C器件的数据信号接脚信号拉高；
当FPGA选择与多个SPI器件中的一个进行通信时，将多个I2C器件的数据信号接脚信号拉高，将剩余SPI器件中的片选信号接脚信号拉高。
5.根据权利要求2所述的管脚复用电路，其特征在于，所述从属器件为多个SPI器件，所述多个从属器件中的每一个数据信号接脚分为第一数据信号接脚、第二数据信号接脚，多个从属器件中的每一个还至少具有片选信号接脚，所述每个从属器件中的数据信号接脚与所述FPGA的对应的数据信号接脚耦合，包括：
所述多个从属器件中的每一个第一数据信号接脚均与所述FPGA的对应的第一数据信号接脚耦合，所述多个从属器件中的每一个第二数据信号接脚均与所述FPGA的对应的第二数据信号接脚耦合；
每个从属器件中的片选信号接脚与所述FPGA的对应的片选信号接脚耦合；
当FPGA选择与多个SPI器件中的一个进行通信时，将剩余SPI器件中的片选信号接脚信号拉高。
6.一种如权利要求1所述的管脚复用电路的控制方法，其特征在于，该控制方法包括如下步骤：
将所有从属器件的数据信号接脚按照对应的耦合方式与FPGA的数据信号接脚耦合；
将每个从属器件的时钟信号接脚分别耦合至FPGA的相应控制接脚，并且满足：FPGA的相应控制接脚所耦合的时钟信号接脚均来自于不同的从属器件；
FPGA选择要求进行通信的从属器件；
当FPGA在与选择的从属器件进行通信时，控制其它从属器件处于空闲状态。
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