JP2000341255A - 装置内クロック非同期におけるシステム制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 夫々異なる速度及び位相のクロックで動作す
る主信号制御部及びＦ／Ｗ制御部から情報蓄積部に対す
るアクセスが競合するのを防止する。 【解決手段】 Ｆ／Ｗ制御部２用のクロックを異速度ク
ロック間調停部５にて主信号制御部１用のクロックに乗
せ換え、タイミング信号生成部４からのタイミング信号
１０７，１１０により主信号制御部１及びＦ／Ｗ制御部
２から情報蓄積部３に対するアクセスを時分割して競合
しないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は装置内クロック非同
期におけるシステム制御装置に関し、特に主信号制御系
から主信号が流れるのに必要とされる各種情報を蓄積す
るメモリ（以後，情報蓄積部と称する）へのアクセス動
作におけるクロック速度とＦ／Ｗ（ｆｉｒｍｗａｒｅ；
ファームウエア）制御系から情報蓄積部へのアクセス動
作におけるクロック速度とが非同期の関係になって構成
されている。

【０００２】本技術が属する分野としては例えば図７の
従来の装置内クロック非同期におけるシステム制御装置
の一例の構成図に示すような主信号制御部１，Ｆ／Ｗ制
御部２，情報蓄積部３の大きくは３つの機能ブロック及
びそれらを接続した信号とで装置内は構成されていて，
それぞれが主信号制御系，Ｆ／Ｗ制御系，情報蓄積部に
相当している。それにおいて主信号制御系から情報蓄積
部へのアクセスに競合しないでＦ／Ｗ制御系から情報蓄
積部へのアクセスを行う回路の改良に関する。

【０００３】

【従来の技術】このような、装置内クロック非同期にお
いてシステム制御を行う装置は、ＡＴＭ（ａｓｙｎｃｈ
ｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ）伝送路網
の回線交換装置におけるＦ／Ｗ制御の機能に関する回路
としてあるが，一般的には主信号系が伝送信号に従属し
たクロックを基本クロックとして動作し，Ｆ／Ｗ制御系
が前記伝送信号に従属したクロックとは速度及び位相共
に異なる非同期なクロックを基本クロックとして動作す
るように構成されている装置におけるシステム制御方式
及びその回路として知られている。尚，この前記装置内
における前記主信号系の基本クロックとするところの論
理的な速度は例えば１５５．５２ＭＨｚであり，また前
記Ｆ／Ｗ制御系の基本クロックとするところの論理的な
速度は例えば１０ＭＨｚであることから，以後は主信号
系の基本クロックを高速クロックと称し，Ｆ／Ｗ制御系
の基本クロックを低速クロックと称して記す。

【０００４】伝送路網の回線交換装置において電源投入
し伝送信号をまだ流すことのできない状態（以後，非運
用状態と称する）から伝送信号を流すことのできる定常
状態（以後，運用状態と称する）に至るまでには，先ず
非運用状態にてＦ／Ｗ制御系から各種の設定情報となる
例えば何れの方路から受信した伝送信号を何れの方路へ
送信するかの設定である回線スイッチ情報や，流れる伝
送信号の帯域，容量及び伝送揺らぎから生ずるトラヒッ
クを吸収するなどから一時的に伝送信号を装置内へ格納
するための蓄積バッファにおける各方路ごとの蓄積容量
・閾値などを指定する情報や，方路毎に定められる送受
信レート情報などを，情報蓄積部へ設定する。

【０００５】その後にＦ／Ｗ制御系から装置内へ非運用
状態から運用状態への状態変更設定を指示する。そして
この時点から初めて主信号制御系が情報蓄積部へアクセ
スを行って，主信号を送受信するのに要する情報を入手
し，また一時的に伝送信号が格納されている容量及びそ
の状況を管理するための各種パラメータ情報などを情報
蓄積部から読出して逐次更新し情報蓄積部へ書き込むア
クセスを行い続けながら，伝送路網の回線交換装置にお
いては伝送信号を流すことのできる運用状態となってい
る。この動作ゆえに，非運用状態下にある場合には情報
蓄積部とのアクセスは低速クロックを基本クロックとし
て動作するＦ／Ｗ制御系のみであり，また運用状態下に
ある場合には情報蓄積部とのアクセスは高速クロックを
基本クロックとして動作する主信号制御系のみであるこ
とから，このようなシステム構成においては装置内で速
度及び位相の異なった非同期なクロックが混在して情報
蓄積部へアクセスする動作はなかったのである。

【０００６】しかし，近年は装置が運用状態下とする主
信号制御系が情報蓄積部へ逐次アクセスする場合におい
ても，何れの方路から受信した伝送信号を何れの方路へ
送信するかの設定である回線スイッチ情報や，流れる伝
送信号の帯域，容量及び伝送揺らぎから生ずるトラヒッ
クを吸収するなどから一時的に伝送信号を装置内へ格納
するための蓄積バッファにおける各方路ごとの蓄積容量
・閾値などを指定する情報や，方路毎に定められる送受
信レート情報などを，Ｆ／Ｗ制御系から情報蓄積部へ設
定変更を行い，さらには一時的に伝送信号が格納されて
いる容量及びその状況を管理するための主信号制御系か
ら情報蓄積部へ書き込まれた各種パラメータ情報などを
Ｆ／Ｗ制御系から情報蓄積部へ読出アクセスを行って収
集するというこのような基本クロックの異なる主信号制
御系とＦ／Ｗ制御系とから情報蓄積部へアクセスする装
置内クロック非同期におけるシステム制御の方式及びそ
の回路が要求されている。

【０００７】この要求に応えるために，例えば図８の従
来の装置内クロック非同期におけるシステム制御装置の
他の一例の構成図に示すように伝送路網の回線交換での
装置内クロック非同期におけるシステム制御方式は，主
信号制御部１，Ｆ／Ｗ制御部２，情報蓄積部３，タイミ
ング信号生成部４の機能ブロックで構成されている。

【０００８】図中の破線については，主信号制御部１と
タイミング信号生成部４及びその周辺を囲む破線（Ａ）
が本装置より上流に位置する主信号系から本装置へ流れ
込む主信号に従属した高速クロックを基本クロックとし
てそれに同期のとれた部分であり，Ｆ／Ｗ制御部及びそ
の周辺を囲む破線（Ｂ）が本装置より上流に位置するＦ
／Ｗ制御系から本装置へのＦ／Ｗ制御信号に従属した低
速クロックを基本クロックとしてそれに同期のとれた部
分であり，情報蓄積部及びその周辺を囲む破線（Ｃ）が
前記の高速クロックと前記の低速クロックが混在して動
作している部分であるとして示している。

【０００９】以下，本機能ブロックの動作について説明
する。タイミング信号生成部４は，主信号１０１に同期
したタイミング信号１０６を受けて，主信号生成部１が
上流の主信号系から入力される主信号１０１を処理して
下流の主信号系へ主信号１０２を出力するのに必要とな
るタイミング信号１０７を生成して主信号制御部１へ渡
す。

【００１０】本装置における主信号を通せる以前の非運
用状態下において，Ｆ／Ｗ制御部２は，上流のＦ／Ｗ制
御系から主信号が通るのに必要な各種の設定情報を信号
１０３で受けて情報蓄積部３へ信号１０５を介して設定
の書込みを行う。主信号を通すのに必要となる各種の設
定情報が全て情報蓄積部３へ書き込まれた後にＦ／Ｗ制
御部２は，上流のＦ／Ｗ制御系からの運用状態へ切り替
える指示を信号１０３で受けて主信号制御部１へ運用状
態に切り替える指示の信号１０８を出力する。

【００１１】ここにおいて主信号制御部１は，主信号１
０１を入力して主信号１０２を出力する動作においてタ
イミング信号１０７のタイミングに従って情報蓄積部３
へ信号１０４を介してアクセスし，主信号処理に必要と
なる設定情報を情報蓄積部３から取り込み，さらにまた
主信号処理に関する各種の状態情報を逐次更新してその
状態情報を情報蓄積部３へ信号１０４を介して書き込む
動作を行いながらその情報により入力した主信号１０１
を処理して，下流の主信号系へ主信号１０２を出力する
としたものである。

【００１２】

【発明が解決しようとする課題】ところが、この技術で
は、運用状態下において上流のＦ／Ｗ制御系より情報蓄
積部３に書き込まれている主信号処理に必要な各種の設
定情報や状態情報を読出し及び変更するためにはＦ／Ｗ
制御部２を介して情報蓄積部３と信号１０５で情報のや
り取りを行うわけだが，運用状態下においては主信号制
御部１が逐次に情報蓄積部３と信号１０４で情報のやり
取りを行っていて，信号１０５は低速クロックに同期し
た信号であり，信号１０４は高速クロックに同期した信
号であり，かつ信号１０５と信号１０４は非同期である
ことから情報蓄積部３において信号１０４と信号１０５
からのアクセスが競合するという動作が生じることで，
主信号制御部１からまたＦ／Ｗ制御部２から情報蓄積部
３への正常なアクセスが行われていないために装置内で
誤動作が発生してしまうという問題がある。

【００１３】なお、この種の競合制御の一例が特開平６
−８３５７９号公報（以下、先行技術１と称する）及び
特開平５−１５８６５５号公報（以下、先行技術２と称
する）に記載されている。先行技術１記載の技術は、バ
ッファへの書込み及び読出しを行う回路であって、書込
みと読出しが競合したとき読出しを他のバッファに切替
えるバッファ選択回路を有するというものである。又、
先行技術２記載の技術は、直並列変換回路からの並列デ
ータが書込まれるシングルポートＲＡＭであって、この
シングルポートＲＡＭの書込みタイミングと読出しタイ
ミングとが競合したときにシングルポートＲＡＭの読出
しを遅延させる競合制御回路を有するというものであ
る。しかし、これら先行技術１，２のいずれにも上記課
題を解決する手段は開示されていない。

【００１４】そこで本発明の目的は、夫々異なる速度及
び位相のクロックで動作する主信号制御部及びＦ／Ｗ制
御部から情報蓄積部に対するアクセスが競合するのを防
止することが可能な装置内クロック非同期におけるシス
テム制御装置を提供することにある。より具体的に説明
すると、装置内の主信号制御部１とＦ／Ｗ制御部２とか
ら情報蓄積部３へのアクセスが非同期クロックで構成さ
れている場合に，情報蓄積部３における主信号制御部１
との動作とＦ／Ｗ制御部３との動作に競合が生じて誤動
作してしまうことを防止して，常時のアクセスとすると
ころの例えば運用状態においてもＦ／Ｗ制御系より情報
蓄積部３に書込まれている各種情報を読出し，変更する
ことを可能にした，装置内クロック非同期におけるシス
テム制御装置を提供することにある。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に本発明は、速度及び位相が異なる２種のクロックを基
本クロックとして動作する装置内クロック非同期におけ
るシステム制御装置であって、一方のクロックに他方の
クロックを乗せ換えるクロック乗せ換え手段と、このク
ロック乗せ換え手段で速度及び位相が一致した２種のク
ロックの夫々における処理タイミングで作られた２つの
信号の競合を回避するために前記処理タイミングを時分
割で割り当てる時分割手段とを含むことを特徴とする。

【００１６】本発明による装置内クロック非同期におけ
るシステム制御方式及びその回路は、上流のＦ／Ｗ制御
系より情報蓄積部へのアクセスにおけるＦ／Ｗ制御部と
情報蓄積部の間の部分に主信号に同期のとれたタイミン
グ信号に従って動作して，かつ非同期クロックに従属し
たブロック間における信号の調停をとるために低速クロ
ックに同期した信号を高速クロックに同期した信号への
乗せ換え，また高速クロックに同期した信号を低速クロ
ックに同期した信号への乗せ換えを行う機能を有する異
速度クロック間調停部を設けたことを特徴としている。
（参照：図１における異速度クロック間調停部５，タイ
ミング信号生成部４から異速度クロック間調停部２へ出
力されるタイミング信号１１０，Ｆ／Ｗ制御部２と異速
度クロック間調停部５との信号１０５，情報蓄積部３と
異速度クロック間調停部５との信号１０９。）この異速
度クロック間調停部５は，低速クロックに同期したＦ／
Ｗ制御部２からの信号を低速クロックとは異速度である
高速クロックに同期のとれた信号へ異速度クロック調停
部５内で乗せ換えを行い，さらに主信号制御部１と情報
蓄積部３の間のアクセスタイミングにぶつからないよう
に主信号に同期したタイミング信号からタイミングを図
って情報蓄積部３へ前記の異速度クロックへの乗せ換え
によって高速クロックに同期のとれたアクセス信号を出
力し，さらにまた情報蓄積部３から情報を読み出す場合
には高速クロックに同期した情報蓄積部３からの信号を
高速クロックとは異速度である低速クロックに同期のと
れた信号へ異速度クロック調停部５内で乗せ換えを行っ
てＦ／Ｗ制御部２へその信号を出力するという動作（作
用）を実行する。

【００１７】従って，異速度クロック間における信号の
乗せ換えを行って，さらに主信号に同期したタイミング
信号からタイミングを図って動作させることにより，単
一クロックで構成される同期式回路で実現されるため異
速度クロック間における動作とは違い，クロックエッジ
のラッチ動作において取りこぼしによる誤動作が発生す
ることはなく，かつタイミング信号から情報蓄積部３へ
のアクセスタイミングを時分割で割り当てられているの
で情報蓄積部３にてアクセスの競合が発生することを防
止するという効果が得られる。（参照：Ｆ／Ｗ制御部２
と情報蓄積部３とのアクセスタイミングや主信号制御部
１と情報蓄積部３とのアクセスタイミングを時分割で割
り当てるとのことについてのタイミング的なイメージ図
を図２に示す。）

【００１８】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態につき詳細に説明する。
図１は本発明に係る装置内クロック非同期におけるシス
テム制御装置の第１の実施の形態の構成図である。第１
の実施の形態は，図１に示すように，主信号制御部１
と，Ｆ／Ｗ制御部２と，情報蓄積部３と，タイミング信
号生成部４と，異速度クロック間調停部５とから構成さ
れる。

【００１９】タイミング信号生成部４は，主信号に同期
したタイミング信号１０６を本装置より上流に位置する
主信号系から入力して主信号制御部１が情報蓄積部３へ
アクセスするタイミングを決定するためのタイミング信
号１０７とＦ／Ｗ制御部２が異速度クロック間調停部５
を経由して情報蓄積部３へアクセスするタイミングを決
定するためのタイミング信号１１とを生成し，タイミン
グ信号１０７を主信号制御部１へ，タイミング信号１１
０を異速度クロック間調停部５へそれぞれ出力する。

【００２０】前述した主信号制御部１が情報蓄積部３へ
アクセスするタイミングを決定するためのタイミング信
号１０７及びＦ／Ｗ制御部２が異速度クロック間調停部
５を経由して情報蓄積部３へアクセスするタイミングを
決定するためのタイミング信号１１０とは，主信号制御
系やＦ／Ｗ制御系を有す各々の機能ブロックに情報蓄積
部３へアクセスするための時間的なタイミング領域を割
り当てて，情報蓄積部３における主信号制御部１からと
異速度クロック間調停部５からとのアクセスの競合を避
けるようにするものであるが，これは図２のタイミング
領域割り当て動作を示すタイミングチャートに示すよう
なイメージに基づいている。

【００２１】ここにおいて，本技術におけるタイミング
信号１０７，１１０の位置づけや役割について図２を用
いて説明する。図２における高速クロックの１クロック
幅ごとに付加されているｔ１〜ｔ２０は，主信号に同期
したタイミング信号（図１中の１０６。例えば伝送信号
のフレーム先頭位置を示すフレーム信号やセルごとの先
頭を示すセルパルス信号。）から装置設計において便宜
的に位置づけるもので，ここでは説明の簡易化のため仮
に２０クロックを１周期としてｔ１〜ｔ２０を図２に記
すように配置させている。

【００２２】図２に示すように，主信号制御部１が主信
号を処理するために情報蓄積部３をアクセスするに要す
るタイミング位置及びその領域を信号１０４において高
速クロックに関する時刻ｔ８〜ｔ２０〜ｔ１に割り当
て，タイミング信号生成部４は主信号の流れにおいてそ
の割り当てられた時刻位置を主信号制御部１が認識する
ためのタイミング信号１０７をｔ７にてアクティブにし
主信号制御部１へ通知している。そして主信号制御部１
が情報蓄積部３へのアクセス可能な時刻がｔ８〜ｔ２０
〜ｔ１になっていることから，アクセスが重ならないよ
うに異速度クロック間調停部５が信号１０９を介して情
報蓄積部３へのアクセス可能な時刻を信号１０９におけ
るｔ２〜ｔ７に割り当て，タイミング生成部４は異速度
クロック間調停部５が情報蓄積部３をアクセスするのに
割り当てられた時刻位置を異速度クロック間調停部５が
認識するためのタイミング信号１１０をｔ１にてアクテ
ィブにし異速度クロック間調停部５へ通知している。さ
らに情報蓄積部３におけるアクセスの競合をさけるため
に，信号１０４にてのｔ２〜ｔ７を主信号制御部１によ
る情報蓄積部３とのアクセス禁止領域とし，信号１０９
にてのｔ８〜ｔ２０〜ｔ１を異速度クロック間調停部５
による情報蓄積部３とのアクセス禁止領域としている。
このようにしてタイミング信号１０７，１１０は，アク
セスの可能領域及び禁止領域を割り当てられたそのよう
な条件下で生成される信号となっている。

【００２３】図１において，主信号制御部１は，本装置
より上流に位置する主信号系から主信号１０１を入力し
て，またタイミング信号生成部４からのタイミング信号
１０７を入力して主信号の処理に合わせての必要なタイ
ミングを図り，信号１０４を介して情報蓄積部３とのア
クセスを行って情報蓄積部３から得られた情報により主
信号を処理してその結果となる主信号１０２を本装置よ
り下流に位置する主信号系へ出力する。さらに主信号を
処理した後に更新された主信号を処理するのに必要な状
態情報を信号１０４を介して情報蓄積部３へ書込む。

【００２４】Ｆ／Ｗ制御部２は低速クロック同期にて，
本装置より上流に位置するＦ／Ｗ制御系と信号１０３を
介してアクセスを行ってそれに従い異速度クロック間調
停部５と信号１０５を介してアクセスを行う。異速度ク
ロック調停部５は，Ｆ／Ｗ制御部２からの低速クロック
に同期のとれた信号１０５を入力してそれを高速クロッ
クに乗せ換え，さらにタイミング信号生成部４から出力
されるタイミング信号１１０の入力に従ってタイミング
を図り，情報蓄積部３と高速クロックに同期のとれた信
号１０９を介してアクセスを行う。このようにして，装
置内クロック非同期におけるシステム制御とするところ
の方式は構築されている。そして，本発明に従って前述
の異速度クロック間調停部５が設けられているが，この
部分が本技術の主要とするところである。

【００２５】図３は異速度クロック間調停部の回路図で
ある。図３を参照すると，図１における異速度クロック
間調停部５内の機能動作を表す回路イメージの図が以下
のように構成されている。信号１０５ａ，信号１０５
ｂ，信号１０５ｃ，信号１０５ｄとは，図１中の信号１
０５における信号成分であり，信号１０５はアドレス
（以後，ＡＤＲと記す），データ（以後，ＤＡＴと記
す），ライトイネーブル（以後，ＷＥと記す），リード
イネーブル（以後，ＲＥと記す），チップセレクト（以
後，ＣＳと記す），Ｆ／Ｗ制御アクセスが完了したこと
を示す信号（以後，ＥＮＤＰと記す）の各信号を含んで
いて，信号１０５ａはＦ／Ｗ制御部２からのＡＤＲとＤ
ＡＴとＷＥとＲＥ，信号１０５ｂはＦ／Ｗ制御部２から
のＣＳであり，また信号１０５ＣはＦ／Ｗ制御部２への
ＤＡＴ，信号１０５ｄはＦ／Ｗ制御部２へのＥＮＤＰで
ある。

【００２６】信号１０９ａ，信号１０９ｂとは，図１中
の信号１０９における信号成分であり，信号１０９ａは
情報蓄積部３への設定情報信号や情報蓄積部３から各種
情報を読み出すための指示信号であり，信号１０９ｂは
情報蓄積部３から読み出された各種情報信号である。本
異速度クロック間調停部５は，図中に示す（イ）を境に
してＦ／Ｗ制御部２への側が低速クロックに，（イ）を
境にして情報蓄積部３への側が高速クロックにそれぞれ
同期した回路として構成されている。

【００２７】図３に示すように，立ち上がり微分回路１
１はＦ／Ｗ制御部２から本ブロックへのＣＳとなる低速
クロックに同期した信号１０５ｂを入力して，低速クロ
ックに同期したパルス信号１２０をＪＫ・Ｆ／Ｆ１２へ
出力する。ＪＫ・Ｆ／Ｆ１２は低速クロックに同期した
パルス信号１２０を入力して，レベル信号１２１をアク
ティブ（有効）にしてＤ・Ｆ／Ｆ１３へ出力する。

【００２８】Ｄ・Ｆ／Ｆ１３はアクティブなレベル信号
１２１を入力して，高速クロックに同期した信号１２２
を立ち上がり微分回路１４と立ち下がり微分回路１５へ
出力する。立ち上がり微分回路１４は高速クロックに同
期してアクティブになった信号１２２を入力して，高速
クロックに同期したパルス信号１２３をＪＫ・Ｆ／Ｆ１
６へ出力する。この時点にて立ち下がり微分回路１５
は，信号１２２に立ち下がり変化がなかったのでパルス
信号１２４を出力しない。

【００２９】ＪＫ・Ｆ／Ｆ１６は高速クロックに同期し
たパルス信号１２３を入力して，レベル信号１２５をア
クティブにしてＡＮＤ１７へ出力する。ＡＮＤ１７はア
クティブなレベル信号１２５が入力されてさらに前記図
１中の高速クロックに同期したタイミング信号１１０が
アクティブになったときのみ高速クロックに同期した信
号１２６をメモリアクセス信号生成部１８へ出力する。

【００３０】メモリアクセス信号生成部１８は高速クロ
ックに同期した信号１２６と信号１０５ａとから高速ク
ロックに同期した信号１０９ａを生成して情報蓄積部３
へ出力する。前述したメモリアクセス信号生成部１８の
入力端において信号１０５ａは低速クロックに同期した
信号ではあるが，しかし高速クロックに同期した信号１
２６が到着した時点においては既に信号１０５ａの低速
クロックによっての変化点は到着していてレベル的な信
号として保たれているので，メモリアクセス信号生成部
１８の内部にて信号１２６と信号１０５ａの論理積から
処理される信号は高速クロックに同期のとれた信号であ
る。そして，そこから生成された信号１０９ａはクロッ
クでラッチする動作において異常がなく高速クロックに
同期した信号になっている。

【００３１】そしてさらにメモリアクセス信号生成部１
８は，情報蓄積部３における信号１０９ａからの処理が
終了した時点にてアクセスが完了したことを示す高速ク
ロックに同期したパルス信号１２７をＪＫ・Ｆ／Ｆ１６
と，ＪＫ・Ｆ／Ｆ１９と，Ｒ付きクロック同期ＬＡＴＣ
Ｈ２０へ出力する。

【００３２】Ｆ／Ｗ制御のアクセスが情報の読出しであ
った場合には，前述のパルス信号１２７と同時刻に情報
蓄積部３から高速クロックに同期した信号１０９ｂがＲ
付きクロック同期ＬＡＴＣＨ２０へ出力される。

【００３３】ＪＫ・Ｆ／Ｆ１６は高速クロックに同期し
たパルス信号１２７を入力して，レベル信号１２５をデ
ィスアクティブにしてＡＮＤ１７へ出力する。そしてＡ
ＮＤ１７にては信号１１０が周期的に入力されるのだが
信号１２５がディスアクティブなために信号１２６を出
力しない。ＪＫ・Ｆ／Ｆ１９は高速クロックに同期した
パルス信号１２７を入力して，レベル信号１２８をアク
ティブにしてＤ・Ｆ／Ｆ２１へ出力する。

【００３４】Ｆ／Ｗ制御のアクセスが情報の読出しであ
った場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパ
ルス信号１２７で信号１０９ｂをラッチしてレベル的な
信号１３０をＤ・Ｆ／Ｆ２３へ出力する。そしてＤ・Ｆ
／Ｆ２３はレベル的な信号１３０を入力して，低速クロ
ックに同期した信号１０５ｃをＦ／Ｗ制御部２へ出力す
る。Ｄ・Ｆ／Ｆ２１はアクティブなレベル信号１２８を
入力して，低速クロックに同期した信号１２９を立ち上
がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力する。

【００３５】立ち上がり微分回路２２は低速クロックに
同期した信号１２９を入力して，低速クロックに同期し
たパルス信号１０５ｄをＦ／Ｗ制御部２へ出力する。そ
してＦ／Ｗ制御のアクセスが情報の読出しであった場合
には，Ｆ／Ｗ制御部２においてパルス信号１０５ｄのタ
イミングで前記の信号１０５ｃはラッチされて，上流の
Ｆ／Ｗ制御系への信号形式に処理され上流のＦ／Ｗ制御
系へ出力される信号となる。

【００３６】ＪＫ・Ｆ／Ｆ１２は低速クロックに同期し
た信号１２９を入力して，レベル信号１２１をディスア
クティブ（無効）にしてＤ・Ｆ／Ｆ１３へ出力する。Ｄ
・Ｆ／Ｆ１３はディスアクティブなレベル信号１２１を
入力して，高速クロックに同期した信号１２２を立ち上
がり微分回路１４と立ち下がり微分回路１５へ出力す
る。立ち下がり微分回路１５は高速クロックに同期して
ディスアクティブになった信号１２２を入力して，高速
クロックに同期したパルス信号１２４をＪＫ・Ｆ／Ｆ１
９とＲ付きクロック同期ＬＡＴＣＨ２０へ出力する。

【００３７】この時点にて立ち上がり微分回路１４は，
信号１２２に立ち上がり変化がなかったのでパルス信号
１２３を出力しない。ＪＫ・Ｆ／Ｆ１９は高速クロック
に同期したパルス信号１２４を入力して，レベル信号１
２８をディスアクティブにしてＤ・Ｆ／Ｆ２１へ出力す
る。

【００３８】Ｆ／Ｗ制御のアクセスが情報の読出しであ
った場合には，Ｒ付きクロック同期ＬＡＴＣＨ２０はパ
ルス信号１２４で信号１３０をＡＬＬ”０”とする。そ
してＤ・Ｆ／Ｆ２３はＡＬＬ”０”を入力し信号１０５
ｃをＡＬＬ”０”として，信号１０５ｃに関する信号が
Ｆ／Ｗ制御部へまたＦ／Ｗ制御部内でバス信号として構
成されているならば，この時点で仮に信号１０５ｃにマ
ルチとなっているバス信号を本アクセスから解放する。

【００３９】Ｄ・Ｆ／Ｆ２１はディスアクティブなレベ
ル信号を入力して，低速クロックに同期した信号１２９
を立ち上がり微分回路２２とＪＫ・Ｆ／Ｆ１２へ出力す
る。立ち上がり微分回路２２は低速クロックに同期した
信号１２９を入力するのだが，この時点にて信号１２９
に立ち上がり変化がなかったのでパルス信号１０５ｄを
出力しない。またＪＫ・Ｆ／Ｆ１２は現在まで”Ｈ
（高）”のレベルとして入力されていた信号１２９が”
Ｌ（低）”になっただけであり，従って出力するレベル
信号１２１はディスアクティブな状態を継続している。

【００４０】以上のように，異速度クロック間調停部５
内の機能動作を表す回路イメージの構成になっていて，
またそれのＦ／Ｗ制御における一連の主要な動作が実行
されている。なお，図３におけるメモリアクセス信号生
成部１８は情報蓄積部とする例えばメモリ及びその周辺
回路のインタフェースに合わせてロジックを組む既知の
技術であり，また前述の情報蓄積部３及びＦ／Ｗ制御部
２及び主信号制御部１は，当業者にとってよく知られて
おり，また本発明とするところの技術には直接関係しな
いので，その詳細な構成は省略する。

【００４１】以下，第１の実施の形態の動作につき説明
する。まず，異速度クロック間調停部５の動作について
図４のタイミング図を用いて説明する。図４は第１の実
施の形態の動作を示すタイミングチャートである。図４
における高速クロックの１クロック幅ごとに付加されて
いるｔ１〜ｔ２０は，主信号に同期したタイミング信号
（図１中の１０６。例えば伝送信号のフレーム先頭位置
を示すフレーム信号やセルごとの先頭を示すセルパルス
信号。）から装置設計において便宜的に位置づけるもの
で，ここでは説明の簡易化のため仮に２０クロックを１
周期としてｔ１〜ｔ２０を図２に記すように配置させて
いる。また図４中のイ，ロ，ハ，ニ，ホは説明の便宜上
のために付けた低速クロックの立ち上がり変化点を示し
ている。タイミング信号１１０がアクティブになる時刻
については，前述の図２におけるタイミング信号１１０
と同じ時間軸位置になっている。

【００４２】低速クロックの同期下において，イの時刻
にて信号１０５ａ，１０５ｂを入力し，イの時点にて立
ち上がり微分回路１１から低速クロックに関して１クロ
ック幅の信号１２０”Ｈ”を出力し，ロの時点にてＪＫ
・Ｆ／Ｆ１２から信号１２１”Ｈ”を出力し続ける。

【００４３】高速クロックの同期下において，前述の信
号１２１をＤ・Ｆ／Ｆ１３がラッチするわけだが信号１
２１はレベル信号になっていることから例えばＤ・Ｆ／
Ｆ１３の入力端にて信号１２１の変化点と高速クロック
の立ち上がりエッジが重なってクロックでラッチに関す
る規格マージン割れとなることがあっても，その次の高
速クロックの立ち上がりエッジにては信号１２１は高速
クロックでラッチする規格マージンを満足しているので
確実にＤ・Ｆ／Ｆ１３は信号１２１をラッチすることが
でき，ここではｔ１９にて低速クロックに同期した信号
１２１”Ｈ”をラッチできたとして高速クロックに同期
した信号１２２”Ｈ”を出力している。なお，信号１２
１が継続して”Ｈ”になっているので必然的に信号１２
２”Ｈ”が出力され続ける。この信号１２２から以降が
高速クロックに同期のとれた信号になっていて，この時
点で低速クロックに同期した信号を高速クロックに同期
した信号へ乗せ換えるとのことが成立している。

【００４４】しかしこの高速クロックと非同期の信号１
２１が”Ｈ”であることに発して継続し続ける信号１２
２”Ｈ”によりさらに内部へのアクセスがアクティブで
あり続けることは誤動作を招く原因ともなるため，ｔ１
９の時刻にて立ち上がり微分回路１４は信号１２２の”
Ｌ”から”Ｈ”への変化を受けて高速クロックに関して
１クロック幅の信号１２３”Ｈ”を出力して低速クロッ
ク同期の信号１２１に発する信号成分の属性を断ち，さ
らにここでｔ２０の時刻にてＪＫ・Ｆ／Ｆ１６は信号１
２３”Ｈ”を受けて信号１２５”Ｈ”を出し続ける。こ
の信号１２５”Ｈ”を出し続ける故は，前記の主信号制
御部１から情報蓄積部３へのアクセスに競合しないため
の手段であり，Ｆ／Ｗ制御による情報蓄積部３へのアク
セスが許可されているタイミング領域（図４中のｔ２〜
ｔ７）で動作を実行しようとするもので，ＡＮＤ１７に
て信号１１０が入力されるまで実行待ちの状態を継続さ
せるものである。そしてｔ１の時刻にてＡＮＤ１７は，
タイミング信号１１０の高速クロックに関して１クロッ
ク幅”Ｈ”を受けて初めて高速クロックに関して１クロ
ック幅の信号１２６”Ｈ”をメモリアクセス信号生成部
１８へ渡す。この信号１２６から以降が情報蓄積部３に
おける主信号制御部１及びＦ／Ｗ制御部２からのアクセ
スの競合によるぶつかりを回避した信号のタイミングに
なっているとのことが成立している。

【００４５】そして，ｔ２の時刻にてアクセス信号生成
部１８は信号１２６”Ｈ”を受けて信号１０５ａとから
信号１０９ａを生成し情報蓄積部３へ出力してアクセス
を行う。またメモリアクセス信号生成部１８にて情報蓄
積部３における処理が完了した時点にて例えばここでは
ｔ７の時刻にて高速クロックに関して１クロック幅の信
号１２７”Ｈ”を出力し，ｔ８の時刻にてそれを受けて
ＪＫ・Ｆ／Ｆ１６は信号１２５”Ｌ”を，ＪＫ・Ｆ／Ｆ
１９は信号１２８”Ｈ”をそれぞれレベル信号として出
力し続ける。

【００４６】この度のＦ／Ｗ制御アクセスサイクルにお
いて，このｔ８の時刻以降は信号１２５が”Ｌ”であり
続けるので信号１２６がアクティブになることはない。
又，この時点でＦ／Ｗ制御が情報蓄積部３からの情報を
読み出すアクセスであった場合には，ｔ７の時刻にて情
報蓄積部３から出力された有効な信号１０９ｂをｔ８の
時刻にてＲ付きクロック同期ＬＡＴＣＨ２０で信号１２
７の”Ｈ”のタイミングにてラッチし，有効となった信
号１３０をレベル的な信号として出力し続け，ハの時刻
にてそれを受けてＤ・Ｆ／Ｆ２３が低速クロックに同期
して有効となっている信号１０５ｃを出力する。

【００４７】この信号１０５ｃは高速クロックに同期し
た信号から低速クロックに同期した信号となっている
が，非同期クロック間における信号の乗せ換えが成立し
た理由については前記の信号１２１から信号１２２への
それに同様であり，ここでは省略する。

【００４８】続いて次に，前述の時刻ｔ８でＪＫ・Ｆ／
Ｆ１９から出力され続けている信号１２８”Ｈ”をＤ・
Ｆ／Ｆ２１にて低速クロックでラッチできたタイミング
を仮にハの時刻とすると，この時刻ハの時点から低速ク
ロックに同期した信号１２９が”Ｈ”になり続ける。こ
の信号１２９は高速クロックに同期した信号から低速ク
ロックに同期した信号となっているが，非同期クロック
間における信号の乗せ換えが成立した理由については前
述の信号１２１から信号１２２へのそれに同様であり，
ここでは省略する。

【００４９】そしてハの時刻にて立ち上がり微分回路２
２は信号１２９が”Ｌ”から”Ｈ”に変化するのを受け
て低速クロックに関して１クロック幅の信号１０５ｄ”
Ｈ”をＦ／Ｗ制御部２へ出力してＦ／Ｗ制御部２と異速
度クロック間調停部との間における一連のＦ／Ｗ制御ア
クセスが完了したことの通知を行い，またニの時刻にて
ＪＫ・Ｆ／Ｆ１２は信号１２９”Ｈ”を受けて信号１２
１を”Ｌ”のレベルにして出力しＦ／Ｗ制御部２の側か
ら高速クロックに同期した内部ブロックへのアクセスを
停止する。

【００５０】そしてさらに異速度クロック間調停部５の
内部をＦ／Ｗ制御アクセスが行われた以前の状態に戻す
ために，信号１２１”Ｌ”のレベルをＤ・Ｆ／Ｆ１３に
て高速クロックでラッチできたタイミングを仮に時刻ｔ
１６とすると，この時刻ｔ１６の時点から高速クロック
に同期した信号１２２が”Ｌ”になり続け，時刻ｔ１６
にて立ち下がり微分回路１５は信号１２２が”Ｈ”か
ら”Ｌ”に変化したのを受けて高速クロックに関して１
クロック幅の信号１２４”Ｈ”を出力し，時刻ｔ１７に
てＪＫ・Ｆ／Ｆ１９は信号１２４を受けて信号１２８”
Ｌ”を出力し続け，またこの度のＦ／Ｗ制御が情報蓄積
部３からの情報を読み出すアクセスであった場合には，
ｔ１６の時刻にてＲ付きクロック同期ＬＡＴＣＨ２０は
信号１２４を受けて信号１３０を有効な状態から解放し
て例えばＡＬＬ”Ｌ”とし，そしてホの時刻にて信号１
２９が”Ｌ”となり，信号１０５ｃが有効な信号とする
ところから解放されて，ここで異速度クロック間調停部
５におけるＦ／Ｗ制御アクセスの全ての動作が完了す
る。

【００５１】ホの時刻にて信号１０５ａがアクティブか
らディスアクティブに変化して，信号１０５ｂが”Ｈ”
から”Ｌ”に変化しているが，これは処理の完了を示す
信号１０５ｄの”Ｈ”をＦ／Ｗ制御部２から上流のＦ／
Ｗ制御系へ通知したことで上流のＦ／Ｗ制御系からのア
クセスに従って変化したものであり，ここでは仮にこの
ハの時刻にしているがこのタイミングは本技術の動作と
するところには関係がないので，このタイミングについ
ての詳細な説明は省略する。

【００５２】この結果，装置内が非同期のクロックで構
成されている場合におけるＦ／Ｗ制御において，Ｆ／Ｗ
制御系の低速クロックに同期した信号を主信号制御系の
高速クロックに乗せ換え，さらに主信号系からとＦ／Ｗ
制御系からとの情報を蓄積しているブロックへのそれぞ
れのアクセスの競合を防止してそれぞれのアクセス動作
を実現できることを可能としている。しかも，図３へ示
すように単純な回路構成となっているので，必要な機能
に応じて回路変更を盛り込むことが容易であり例えば情
報蓄積部３とするところの種々多様なメモリ及びその周
辺回路のインタフェースに合わせてメモリアクセス信号
生成部１８の内部回路を構成することで様々な場面で適
用できるという効果もある。なお，上記第１の実施の形
態では本技術の適用対象とするところを主信号制御系と
Ｆ／Ｗ制御系が非同期の関係でありそれにおいてそれぞ
れが情報蓄積部をアクセスする場合として表現している
が，これを一般的にある機能ブロックＡとある機能ブロ
ックＢが非同期の関係でありそれにおいてそれぞれが他
の同一の機能ブロックＣをアクセスする場合に適用され
るとしてもよい。

【００５３】本発明の第２の実施の形態として，その基
本的な構成は上記の通りであるが，前述の図７に示した
装置内クロック非同期におけるシステム制御方式の機能
ブロックについてさらに工夫したものについて説明す
る。その構成を図５に示す。図５は第２の実施の形態の
構成図である。本図において，前述の図１における機能
ブロックに異速度クロック間調停部Ａ１１０ａ，異速度
クロック間調停部Ｂ１１０ｂ，情報蓄積部Ａ３ａ，情報
蓄積部Ｂ３ｂの各機能ブロックとそれに接続される信号
線と，タイミング信号１１０ａとタイミング信号１１０
ｂとが追加されて構成されている。さらに異速度クロッ
ク間調停部Ｂ１１０ｂの下へ他の異速度クロック間調停
部を複数ブロックと情報蓄積部Ｂ３ｂの下へ他の情報蓄
積部を複数ブロックとして追加してもよい。異速度クロ
ック間調停部Ａ１１０ａ，異速度クロック間調停部Ｂ１
１０ｂそれぞれの内部は，図３におけるメモリアクセス
信号生成部１８内の回路構成をそれぞれに対応した情報
蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂのメモリ及びその周辺
回路に合わせたインタフェースの構築する回路部分に変
えるのみで他は図３に示す各機能ブロックを有して構成
される。又，情報蓄積部Ａ３ａ，情報蓄積部Ｂ３ｂそれ
ぞれの内部は，主信号制御部１が主信号１０１を処理す
るに必要となる様々な情報や蓄積情報を格納するメモリ
への多様なアクセス手段に応じて構築するメモリ及びそ
の周辺手段で構成されたものとすればよい。

【００５４】主信号制御部１は情報蓄積部３，情報蓄積
部Ａ３ａ，情報蓄積部Ｂ３ｂへそれぞれのアクセスタイ
ミングにて信号１０４を介してアクセスを行う。Ｆ／Ｗ
制御部２は異速度クロック間調停部１１０，異速度クロ
ック間調停部Ａ１１０ａ，異速度クロック間調停部Ｂ１
１０ｂへ信号１０５を介してアクセスする。異速度クロ
ック間調停部Ａ１１０ａは低速クロックに同期した信号
１０５を高速クロックに同期した信号へ乗せ換え，さら
にタイミング信号１１０ａに従って情報蓄積部Ａ３ａへ
信号１５０を介してアクセスを行う。異速度クロック間
調停部Ｂ１１０ｂは低速クロックに同期した信号１０５
を高速クロックに同期した信号へ乗せ換え，さらにタイ
ミング信号１１０ｂに従って情報蓄積部Ｂ３ｂへ信号１
５１を介してアクセスを行う。

【００５５】従って，この複数の異速度クロック間調停
部を用いた装置内クロック非同期におけるシステム制御
方式及びその回路の動作のタイミングイメージは図６の
ようになる。図６は第２の実施の形態のタイミング領域
割り当て動作を示すタイミングチャートである。即ち、
図６に示すように情報蓄積部３における動作状態及びそ
の区間については主信号制御によるアクセスが時間軸方
向の仮にｔ８〜ｔ２０〜ｔ１（この時刻位置はシステム
における主信号処理動作から起因する。）に割り当てら
れているのでそのことから競合を避けるためにＦ／Ｗ制
御によるアクセスは時間軸方向のｔ２〜ｔ７が割り当て
られたアクセス可能な時間領域として，前記のＦ／Ｗ制
御によるアクセス可能な時刻がｔ２〜ｔ７とされている
ことからタイミング信号生成部４は異速度クロック間調
停部１１０から信号１０９を介して情報蓄積部３へのア
クセスタイミングを定めるためのタイミング信号１１０
を時刻ｔ１にて高速クロックに関して１クロック幅”
Ｈ”として生成し，また，情報蓄積部Ａ３ａにおける動
作状態及びその区間については主信号制御によるアクセ
スが時間軸方向の仮にｔ１５〜ｔ２０〜ｔ９（この時刻
位置はシステムにおける主信号処理動作から起因す
る。）に割り当てられているのでそのことから競合を避
けるためにＦ／Ｗ制御によるアクセスは時間軸方向のｔ
１０〜ｔ１４が割り当てられたアクセス可能な時間領域
として，前記のＦ／Ｗ制御によるアクセス可能な時刻が
ｔ１０〜ｔ１４とされていることからタイミング信号生
成部４は異速度クロック間調停部Ａ１１０ａから信号１
５０を介して情報蓄積部Ａ３ａへのアクセスタイミング
を定めるためのタイミング信号１１０ａを時刻ｔ９にて
高速クロックに関して１クロック幅”Ｈ”として生成
し，また，情報蓄積部Ｂ３ｂにおける動作状態及びその
区間については主信号制御によるアクセスが時間軸方向
の仮にｔ１７〜ｔ２０〜ｔ３（この時刻位置はシステム
における主信号処理動作から起因する。）に割り当てら
れているのでそのことから競合を避けるためにＦ／Ｗ制
御によるアクセスは時間軸方向のｔ４〜ｔ１６が割り当
てられたアクセス可能な時間領域として，前記のＦ／Ｗ
制御によるアクセス可能な時刻がｔ４〜ｔ１６とされて
いることからタイミング信号生成部４は異速度クロック
間調停部Ｂ１１０ｂから信号１５１を介して情報蓄積部
Ｂ３ｂへのアクセスタイミングを定めるためのタイミン
グ信号１１０ｂを時刻ｔ３にて高速クロックに関して１
クロック幅”Ｈ”として生成している。

【００５６】これらの説明した動作によって図６にも示
すように主信号制御及びＦ／Ｗ制御から情報を蓄積して
いる各ブロックへのアクセスが時分割されていること
で，情報を蓄積するブロックが複数ある場合において
も，それに対応させて装置の構成を複数の異速度クロッ
ク間調停部を用いて構築することによって装置内クロッ
ク非同期におけるシステム制御を実現することができ，
本発明の目的が達成される。

【００５７】しかも，本第２の実施の形態では，前述し
たように複数の情報を蓄積するブロックがある場合にも
適用できるとしているので，論理的な構想としては図５
に示すところからさらに主信号制御及びＦ／Ｗ制御から
アクセスする様々なブロックとそれに対応させて異速度
クロック間調停部を用いる構成により，装置が無から有
へと構築されるにあたって異速度クロック間調停部を流
用するだけの容易であり，システム構築の方式を設計す
るに要する期間も短縮されるという相乗的な効果も奏す
る。なお、本発明が上記第１及び第２の実施の形態に限
定されず、本発明の技術思想の範囲内において、各実施
の形態は適宜変更され得ることは明らかである。

【００５８】

【発明の効果】本発明によれば、速度及び位相が異なる
２種のクロックを基本クロックとして動作する装置内ク
ロック非同期におけるシステム制御装置であって、その
制御装置を一方のクロックに他方のクロックを乗せ換え
るクロック乗せ換え手段と、このクロック乗せ換え手段
で速度及び位相が一致した２種のクロックの夫々におけ
る処理タイミングで作られた２つの信号の競合を回避す
るために前記処理タイミングを時分割で割り当てる時分
割手段とを含んで構成したため、夫々異なる速度及び位
相のクロックで動作する主信号制御部及びＦ／Ｗ制御部
から情報蓄積部に対するアクセスが競合するのを防止す
ることが可能となる。

【００５９】即ち、本発明によれば，高速クロックを動
作の基本クロックとして回路構築された主信号を処理す
る主信号処理部と，主信号を処理するのに必要となる各
種情報を格納する情報蓄積部と，低速クロックを動作の
基本クロックとして回路構築されていてＦ／Ｗ制御によ
り前記の情報蓄積部へアクセスするＦ／Ｗ制御部という
３つの機能ブロックを有す基本構成に基づき，情報蓄積
部における主信号処理部からのアクセスとＦ／Ｗ制御部
からのアクセスとの時間的な領域を割り当て，そしてそ
の割り当てられた領域の時刻を認識するためのタイミン
グ信号を設け，さらにＦ／Ｗ制御からの低速クロックに
同期した信号を主信号処理の基本クロックとするところ
の高速クロックに同期した信号に乗せ換えた後に前記の
タイミング信号を受けた時点から情報蓄積部へアクセス
する異速度クロック間調停部をＦ／Ｗ制御部と情報蓄積
部との間へ位置づけて装置を構築することにより，速度
及び位相の異なったクロックを有して構成されている機
能ブロックから情報蓄積部への常時アクセスできること
を実現した装置内クロック非同期におけるシステム制御
装置が提供される。

【図面の簡単な説明】

【図１】本発明に係る装置内クロック非同期におけるシ
ステム制御装置の第１の実施の形態の構成図である。

【図２】第１の実施の形態のタイミング領域割り当て動
作を示すタイミングチャートである。

【図３】第１の実施の形態の異速度クロック間調停部の
回路図である。

【図４】第１の実施の形態の動作を示すタイミングチャ
ートである。

【図５】第２の実施の形態の構成図である。

【図６】第２の実施の形態のタイミング領域割り当て動
作を示すタイミングチャートである。

【図７】従来の装置内クロック非同期におけるシステム
制御装置の一例の構成図である。

【図８】従来の装置内クロック非同期におけるシステム
制御装置の他の一例の構成図である。

【符号の説明】

１ 主信号制御部 ２ Ｆ／Ｗ制御部 ３ 情報蓄積部 ４ タイミング信号生成部 ５ 異速度クロック間調停部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 速度及び位相が異なる２種のクロックを
   基本クロックとして動作する装置内クロック非同期にお
   けるシステム制御装置であって、 一方のクロックに他方のクロックを乗せ換えるクロック
   乗せ換え手段と、このクロック乗せ換え手段で速度及び
   位相が一致した２種のクロックの夫々における処理タイ
   ミングで作られた２つの信号の競合を回避するために前
   記処理タイミングを時分割で割り当てる時分割手段とを
   含むことを特徴とする装置内クロック非同期におけるシ
   ステム制御装置。
2. 【請求項２】 前記２つの信号は共通の記憶手段をアク
   セスする信号であることを特徴とする請求項１記載の装
   置内クロック非同期におけるシステム制御装置。
3. 【請求項３】 前記クロック乗せ換え手段は複数個で構
   成され、前記時分割手段は前記夫々のクロック乗せ換え
   手段で速度及び位相が一致した２種のクロックの夫々に
   おける処理タイミングで作られた２つの信号の競合を回
   避するために前記処理タイミングを時分割で割り当てる
   ことを特徴とする請求項１又は２記載の装置内クロック
   非同期におけるシステム制御装置。
4. 【請求項４】 速度及び位相が異なる２種のクロックを
   基本クロックとして動作する装置内クロック非同期にお
   けるシステム制御装置であって、 第１信号を第１クロックを基本クロックとして制御する
   第１制御手段と、第２信号を前記第１クロックと速度及
   び位相が異なる第２クロックを基本クロックとして制御
   する第２制御手段と、前記第２クロックを前記第１クロ
   ックに乗せ換えるクロック乗せ換え手段と、このクロッ
   ク乗せ換え手段で速度及び位相が一致した第１及び第２
   クロックの夫々における処理タイミングで作られた２つ
   の信号の競合を回避するために前記処理タイミングを時
   分割で割り当てる時分割手段とを含むことを特徴とする
   装置内クロック非同期におけるシステム制御装置。
5. 【請求項５】 さらに記憶手段を含み、前記２つの信号
   は前記記憶手段をアクセスする信号であることを特徴と
   する請求項４記載の装置内クロック非同期におけるシス
   テム制御装置。
6. 【請求項６】 前記クロック乗せ換え手段は複数個で構
   成され、前記時分割手段は前記夫々のクロック乗せ換え
   手段で速度及び位相が一致した第１及び第２のクロック
   の夫々における処理タイミングで作られた２つの信号の
   競合を回避するために前記処理タイミングを時分割で割
   り当てることを特徴とする請求項４又は５記載の装置内
   クロック非同期におけるシステム制御装置。
7. 【請求項７】 前記第１信号は伝送路における主信号で
   あり、前記第２信号は前記伝送路におけるＦ／Ｗ制御信
   号であることを特徴とする請求項４乃至６記載の装置内
   クロック非同期におけるシステム制御装置。
8. 【請求項８】 ＡＴＭ伝送路網の回線交換装置における
   Ｆ／Ｗ制御の機能に関する回路であることを特徴とする
   請求項１乃至７いずれかに記載の装置内クロック非同期
   におけるシステム制御装置。