KR19980029434A - Pc 메인 프로세서와 pc 카드 사이의 데이타 인터페이스 장치 - Google Patents
Pc 메인 프로세서와 pc 카드 사이의 데이타 인터페이스 장치 Download PDFInfo
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Abstract
본 발명은 PC 메인 프로세서(Personal Computer Main Processor)와 PC에 내장된 카드와의 데이타 인터페이스 장치에 관한 것으로, 특히 각 카드에 해당하는 데이타를 카드 내에서 직접 처리하도록 하기 위해 PC 메인 프로세서에서 각 카드로의 데이타 전송을 가능하게 한 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치에 관한 것이다.
본 발명의 목적은 PC 메인 프로세서에서 처리할 데이타 중 해당하는 데이타를 각 카드에서 처리할 수 있도록 각 카드에 마이크로 프로세서를 구비하고, 이에 메인 프로세서에서 마이크로 프로세서로의 데이타 전송이 DPRAM(Dual Port RAM)을 통해 가능하도록 하는 인터페이스 장치를 제공하여 PC 메인 프로세서의 로드를 줄이고자 하는 것이다.
이에 따라, PC 메인 프로세서의 로드를 줄여주기 위해 각 카드 내에 장착되는 마이크로 프로세서로의 데이타 전송이 DPRAM을 통해 가능하게 됨으로써 PC 메인 프로세서의 성능이 향상되며, 또한 데이타 처리 속도가 향상되어 사용자의 제품에 대한 신뢰성이 극대화된다.
Description
본 발명은 PC 메인 프로세서와 PC에 내장된 카드와의 데이타 인터페이스 장치에 관한 것으로, 특히 각 카드에 해당하는 데이타를 카드 내에서 직접 처리하도록 하기 위해 PC 메인 프로세서에서 각 카드로의 데이타 전송을 가능하게 한 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치에 관한 것이다.
일반적으로 PC내로 입력된 모든 데이타는 PC 메인 프로세서에서 처리된 후, 각 PC 카드로 보내진다.
이에 각 카드에서는 메인 프로세서로부터 받은 신호를 모니터 또는 스피커 쪽으로 내보내기 위한 처리 동작을 하게 된다.
그런데, PC에 내장되는 카드는 PC의 기능이 많아지면 많아질수록 많아지게 된다.
이에 PC 메인 프로세서에서 처리해야할 데이타도 많아지게 되므로 그 용량이나 처리 속도가 커야만 각 카드로 전송할 데이타를 모두 처리할 수 있게 되는 것이다.
그런데, 이때 용량이 큰 PC 메인 프로세서라 할지라도 여러 카드의 데이타를 한 번에 처리하다 보면 처리 속도가 떨어져 로드가 걸리는 일이 종종 발생하게 된다.
이와 같이, PC 메인 프로세서에 자주 로드가 걸리게 되면 작업을 원할이 할 수 없게 되므로 더 향상된 PC 메인 프로세서로 바꾸어주어야만 필요한 성능을 얻을 수 있게 되는 것이다.
결국, PC에 카드가 많이 내장되어도 메인 프로세서에 로드가 발생하지 않도록 하는 것이 주안점이 되는 것이다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 PC 메인 프로세서에서 처리할 데이타 중 해당하는 데이타를 각 카드에서 처리할 수 있도록 각 카드에 마이크로 프로세서를 구비하고, 이에 메인 프로세서에서 마이크로 프로세서로의 데이타 전송이 DPRAM을 통해 가능하도록 하는 인터페이스 장치를 제공하여 PC 메인 프로세서의 로드를 줄임을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치는, ISA(Industrial Standard Architecture) 버스를 통해 데이타를 주고받는 PC 메인 프로세서와 PC에 내장된 각 카드와의 데이타 인터페이스 장치에 있어서, ISA 버스를 통해 상기 메인 프로세서로부터 어드레스와 데이타를 입력하여 이를 저장하였다가 반대 방향으로 전송해주는 DPRAM과; 상기 DPRAM으로부터 인터럽트 신호를 받아 어드레스를 읽어들이면서 데이타를 입력하여 상기 메인 프로세서를 대신하여 데이타를 처리하는 마이크로 프로세서와; ISA 버스를 통해 데이타를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 DPRAM으로 전송하는 제1데이타 버퍼와; 상기 DPRAM으로부터 어드레스를 입력하여 이를 일시 저장한 후, 상기 DPRAM에 의해 인터럽트된 상기 마이크로 프로세서에서 발생한 어드레스 래치 인네이블 신호에 의해 인네이블 되어 어드레스를 마이크로 프로세서로 전송하는 어드레스 버퍼와; 상기 DPRAM으로부터 데이타를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 마이크로 프로세서로 전송하는 제2데이타 버퍼와; ISA 버스를 통해 상기 메인 프로세서로부터 입력된 어드레스를 이용하여 상기 DPRAM을 선택하는 칩 셀렉트 신호를 발생하고, 이어 ISA 버스를 통해 메인 프로세서로부터 입력된 입/출력 읽기 신호와 메모리 읽기 신호를 합성하여 상기 제1데이타 버퍼의 인네이블 신호를 발생하면서, 상기 마이크로 프로세서로부터 어드레스 래치 인네이블 신호와 데이타 인네이블 신호가 입력되면 이를 합성하여 상기 제2데이타 버퍼의 인네이블 신호를 발생하는 인터페이스 제어부를 포함하는 것을 특징으로 한다.
도 1은 본 발명 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치의 구성 블록도.
* 도면의 주요부분에 대한 부호의 설명
10 : PC 메인 프로세서(Personal Computer Main Processor)
20 : DPRAM(Dual Port RAM) 30 : 마이크로 프로세서
40 : 제1데이타 버퍼 50 : 어드레스 버퍼
60 : 제2데이타 버퍼 70 : 인터페이스 제어부
이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.
도 1은 본 발명 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치의 구성 블록도 이다.
이에 따른 구성은 DPRAM(20)과, 마이크로 프로세서(30)와, 제1데이타 버퍼(40)와, 어드레스 버퍼(50)와, 제2데이타 버퍼(60)와, 인터페이스 제어부(70)를 포함한다.
이때, 상기 구성은 PC에 내장되는 카드에 구성되는 것이다.
상기 DPRAM(20)은 ISA 버스를 통해 PC 메인 프로세서(10)로부터 데이타(D[0:7])와 어드레스(Add[0:10])를 입력하여 이를 저장하였다가 반대 방향으로 전송해주는 것으로, 데이타(D[0:7])는 8비트씩, 어드레스(Add[0:10])는 11비트씩 받아들인다. 반면, ISA 버스를 통해 들어오는 데이타는 8비트, 어드레스는 20비트이므로 11비트의 어드레스(Add[0:10])에서 남는 9비트에는 데이타 인터페이스를 위한 제어 신호가 실리게 된다. 이때, 본 발명에서는 PC 메인 프로세서(10)로부터 전송되는 데이타(D[0:7])를 좌측 포트(L)로 입력하고, 우측 포트(R)로 데이타(D[0:7])를 내보내는 방식으로 구성하였다. 이와 반대 방향으로 구성하여도 상관없다.
상기 마이크로 프로세서(30)는 상기 DPRAM(20)으로부터 인터럽트 신호(Int)를 받아 어드레스(Add[0:10])를 읽어들이면서 데이타(D[0:7])를 입력하여 PC 메인 프로세서(10)를 대신하여 데이타(D[0:7])를 처리한다. 그리고, 이는 해당 카드 내에서 필요한 데이타(D[0:7])만 처리하는 것이므로 PC 메인 프로세서(10) 보다 용량도 작고 처리 속도도 작은 칩이 사용된다.
상기 제1데이타 버퍼(40)는 PC 메인 프로세서(10)로부터 8비트의 데이타(D[0:7])를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 DPRAM(20)으로 전송한다.
상기 어드레스 버퍼(50)는 상기 DPRAM(20)으로부터 11비트의 어드레스(Add[0:10])를 입력하여 이를 일시 저장한 후, 상기 DPRAM(20)에 의해 인터럽트된 상기 마이크로 프로세서(30)에서 발생한 어드레스 래치 인네이블 신호(ALE)에 의해 인네이블 되어 어드레스(Add[0:10])를 마이크로 프로세서(30)로 전송한다.
상기 제2데이타 버퍼(60)는 상기 DPRAM(20)으로부터 8비트의 데이타(D[0:7])를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 마이크로 프로세서(30)로 전송한다.
상기 인터페이스 제어부(70)는 PGA(Programmable Gate Array)로 구성되어 제1데이타 버퍼(40)와 제2데이타 버퍼(60)를 인네이블 시키는 것으로, 우선 PC 메인 프로세서(10)로부터 11비트의 어드레스(Add[0:10])를 받아 DPRAM(20)을 선택하는 칩 셀렉트 신호(CS)를 발생하고, 이어 PC 메인 프로세서(10)로부터 입력되는 입/출력 읽기 신호(IOR)와 메모리 읽기 신호(MEMR)를 합성하여 제1데이타 버퍼(40)의 인네이블 신호(Enable1)를 발생한 후, 상기 마이크로 프로세서(30)로부터 어드레스 래치 인네이블 신호(ALE)와 데이타 인네이블 신호(DEN)가 입력되면 이를 합성하여 상기 제2데이타 버퍼(60)의 인네이블 신호(Enable2)를 발생한다.
상기와 같은 구성으로 이루어진 본 발명의 동작은 다음과 같다.
우선, PC 메인 프로세서(10)에서 11비트의 어드레스(Add[0:10])를 ISA 버스를 통해 DPRAM(20)과 인터페이스 제어부(70)로 전송한다.
이때, 인터페이스 제어부(70)에서는 상기 11비트의 어드레스(Add[0:10])를 이용하여 DPRAM(20)을 선택하는 칩 셀렉트 신호(CS)를 발생한다.
이에 DPRAM(20)은 현재 입력된 어드레스(Add[0:10])에 대해 데이타(D[0:7])를 저장할 준비를 하게 된다.
그리고, PC 메인 프로세서(10)에서는 어드레스(Add[0:10])를 ISA 버스를 통해 DPRAM(20)으로 발생함과 동시에 8비트의 데이타(D[0:7])를 ISA 버스를 통해 제1데이타 버퍼(40)에 저장시킨다.
이렇게 제1데이타 버퍼(40)에 저장된 데이타(D[0:7])는 인터페이스 제어부(70)로부터 발생하는 인네이블 신호(Enable1)에 의해 DPRAM(20)으로 전송되는데, 이때의 인네이블 신호(Enable1)는 PC 메인 프로세서(10)로부터 ISA 버스를 통해 입력된 제어 신호인 입/출력 읽기 신호(IOR)와 메모리 읽기 신호(MEMR)의 합성에 의해 생성된다.
즉, 인터페이스 제어부(70)에 의해 DPRAM(20)이 선택되고, 이어 제1데이타 버퍼(40)로 데이타(D[0:7])가 전송되면 인터페이스 제어부(70)의 인네이블 신호(Enable1)에 의해 제1데이타 버퍼(40)에 저장된 데이타(D[0:7])는 DPRAM(20)의 좌측 포트(L)로 읽혀지게 되는 것이다.
이렇게 DPRAM(20)에 의해 데이타(D[0:7])가 읽혀지면 DPRAM(20)에서는 마이크로 프로세서(30)로 인터럽트 신호(Int)를 발생하여 데이타(D[0:7]) 입력 준비를 하도록 한다. 또한 DPRAM(20)은 PC 메인 프로세서(10)로부터 받은 어드레스(Add[0:10])를 어드레스 버퍼(50)로 내보내면서 데이타(D[0:7])를 우측 포트(R)를 통해 제2데이타 버퍼(60)로 내보낸다.
이에 마이크로 프로세서(30)는 어드레스 버퍼(50)로 어드레스 래치 인네이블 신호(ALE)를 발생하여 어드레스 버퍼(50)를 인네이블 시킨다.
이와 같이 어드레스 버퍼(50)가 인네이블 되면 마이크로 프로세서(30)는 DPRAM(20)으로부터 보내진 어드레스(Add[0:10])를 읽어온다.
이후, 마이크로 프로세서(30)는 인터페이스 제어부(70)로 어드레스 래치 인네이블 신호(ALE)와 데이타 인네이블 신호(DEN)를 보내어 제2데이타 버퍼(60)의 인네이블 신호(Enable2)가 발생되도록 한다.
즉, 인터페이스 제어부(70)에서는 상기 마이크로 프로세서(30)로부터 입력된 어드레스 래치 인네이블 신호(ALE)와 데이타 인네이블 신호(DEN)를 합성하여 제2데이타 버퍼(60)의 인네이블 신호(Enable2)를 발생하는 것이다.
이에 제2데이타 버퍼(60)는 인네이블 되고, 이어 저장되어 있던 데이타(D[0:7])는 마이크로 프로세서(30)에 의해 읽혀지게 된다.
이는 결국, 마이크로 프로세서(30)가 DPRAM(20)의 인터럽트 신호(Int)에 의해 어드레스 버퍼(50)를 인네이블 시켜 어드레스(Add[0:10])를 읽어온 뒤, 인터페이스 제어부(70)로 제어 신호(ALE,DEN)를 발생함으로써 인네이블된 제1데이타 버퍼(40)로부터 데이타(D[0:7])를 읽어오게 되는 것이다.
이렇게 마이크로 프로세서(30)로 읽혀진 데이타(D[0:7])는 마이크로 프로세서(30)의 내부 메모리 또는 외부 메모리에 기록된다.
이렇게 하여 PC 메인 프로세서(10)에서 각 카드의 마이크로 프로세서(30)로의 데이타(D[0:7]) 전송은 완료되고, 이어 마이크로 프로세서(30)에서 데이타를 처리하여 PC 메인 프로세서(10)의 로드를 줄여주게 된다.
이상에서 살펴본 바와 같이 본 발명에 따르면, PC 메인 프로세서의 로드를 줄여주기 위해 각 카드 내에 장착되는 마이크로 프로세서로의 데이타 전송이 DPRAM을 통해 가능하게 됨으로써 PC 메인 프로세서의 성능이 향상되며, 또한 데이타 처리 속도가 향상되어 사용자의 제품에 대한 신뢰성이 극대화된다.
Claims (1)
- ISA 버스를 통해 데이타를 주고받는 PC 메인 프로세서와 PC에 내장된 각 카드와의 데이타 인터페이스 장치에 있어서, ISA 버스를 통해 상기 메인 프로세서로부터 어드레스와 데이타를 입력하여 이를 저장 하였다가 반대 방향으로 전송해주는 DPRAM과; 상기 DPRAM으로부터 인터럽트 신호를 받아 어드레스를 읽어들이면서 데이타를 입력하여 상기 메인 프로세서를 대신하여 데이타를 처리하는 마이크로 프로세서와; ISA 버스를 통해 데이타를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 DPRAM으로 전송하는 제1데이타 버퍼와; 상기 DPRAM으로부터 어드레스를 입력하여 이를 일시 저장한 후, 상기 DPRAM에 의해 인터럽트된 상기 마이크로 프로세서에서 발생한 어드레스 래치 인네이블 신호에 의해 인네이블 되어 어드레스를 마이크로 프로세서로 전송하는 어드레스 버퍼와; 상기 DPRAM으로부터 데이타를 입력하여 이를 일시 저장한 후, 인네이블 되면 상기 마이크로 프로세서로 전송하는 제2데이타 버퍼와; ISA 버스를 통해 상기 메인 프로세서로부터 입력된 어드레스를 이용하여 상기 DPRAM을 선택하는 칩 셀렉트 신호를 발생하고, 이어 ISA 버스를 통해 메인 프로세서로부터 입력된 입/출력 읽기 신호와 메모리 읽기 신호를 합성하여 상기 제1데이타 버퍼의 인네이블 신호를 발생하면서, 상기 마이크로 프로세서로부터 어드레스 래치 인네이블 신호와 데이타 인네이블 신호가 입력되면 이를 합성하여 상기 제2데이타 버퍼의 인네이블 신호를 발생하는 인터페이스 제어부를 포함하는 것을 특징으로 하는 PC 메인 프로세서와 PC 카드 사이의 데이타 인터페이스 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048695A KR0175606B1 (ko) | 1996-10-25 | 1996-10-25 | 피.씨. 메인 프로세서와 피.씨. 카드 사이의 데이타 인터페이스장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048695A KR0175606B1 (ko) | 1996-10-25 | 1996-10-25 | 피.씨. 메인 프로세서와 피.씨. 카드 사이의 데이타 인터페이스장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980029434A true KR19980029434A (ko) | 1998-07-25 |
| KR0175606B1 KR0175606B1 (ko) | 1999-04-01 |
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ID=19479081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960048695A KR0175606B1 (ko) | 1996-10-25 | 1996-10-25 | 피.씨. 메인 프로세서와 피.씨. 카드 사이의 데이타 인터페이스장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0175606B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
-
1996
- 1996-10-25 KR KR1019960048695A patent/KR0175606B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0175606B1 (ko) | 1999-04-01 |
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