JPS5829550B2 - プロセツサ間高速デ−タ転送方式 - Google Patents
プロセツサ間高速デ−タ転送方式Info
- Publication number
- JPS5829550B2 JPS5829550B2 JP55027623A JP2762380A JPS5829550B2 JP S5829550 B2 JPS5829550 B2 JP S5829550B2 JP 55027623 A JP55027623 A JP 55027623A JP 2762380 A JP2762380 A JP 2762380A JP S5829550 B2 JPS5829550 B2 JP S5829550B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- processors
- selector
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は、複数台のプロセッサにより構成された装置に
於いて、プロセッサ間の融通性に富むデータ転送を、少
数の接続線で高速に行なうことができるプロセッサ間高
速データ転送方式に関するものである。
於いて、プロセッサ間の融通性に富むデータ転送を、少
数の接続線で高速に行なうことができるプロセッサ間高
速データ転送方式に関するものである。
並列処理計算機等のように、複数台のプロセッサを含ん
でいる装置に於いては、プロセッサ間の融通性に富むデ
ータ転送を、少数の接続線で高速に行なうことができる
プロセッサ間データ転送方式が要望されている。
でいる装置に於いては、プロセッサ間の融通性に富むデ
ータ転送を、少数の接続線で高速に行なうことができる
プロセッサ間データ転送方式が要望されている。
第１図Ａ−Ｃは、それぞれ従来の基本的なプロセッサ間
データ転送方式を例示したブロック線図であり、複数台
のプロセッサが一次元的に配列されている場合について
のものである。
データ転送方式を例示したブロック線図であり、複数台
のプロセッサが一次元的に配列されている場合について
のものである。
同図Ａは、複数台のプロセッサ１Ａがそれぞれバス２人
に接続されている共通バス方式を示したものであり、任
意の距離にあるプロセッサ１Ａ間でデータの送受信が可
能である利点はあるが、点線３Ａに於けるバス２Ａが１
組（語を構成するビット数と等しい本数の信号線）しか
なく、１種類のデータしかプロセッサ１Ａ間で送受信で
きない為、限られた使い方しかできないと言う欠点があ
った。
に接続されている共通バス方式を示したものであり、任
意の距離にあるプロセッサ１Ａ間でデータの送受信が可
能である利点はあるが、点線３Ａに於けるバス２Ａが１
組（語を構成するビット数と等しい本数の信号線）しか
なく、１種類のデータしかプロセッサ１Ａ間で送受信で
きない為、限られた使い方しかできないと言う欠点があ
った。
又、同図Ｂは隣接するプロセッサＩＢが、接続線２Ｂに
より接続される隣接プロセッサ間接続方式を示したもの
であり、各プロセッサ１Ｂ内にデータ転送用レジスタ（
図示せず）を設けることにより、隣接するプロセッサ１
Ｂ間でデータのシフトが可能となる利点はあるが、離れ
た距離にあるプロセッサ１Ｂ間でデータ転送を行なう場
合、その間に配置されているプロセッサ１Ｂを介してデ
ータが転送されるので、その公転送速度が遅くなると言
う欠点があった。
より接続される隣接プロセッサ間接続方式を示したもの
であり、各プロセッサ１Ｂ内にデータ転送用レジスタ（
図示せず）を設けることにより、隣接するプロセッサ１
Ｂ間でデータのシフトが可能となる利点はあるが、離れ
た距離にあるプロセッサ１Ｂ間でデータ転送を行なう場
合、その間に配置されているプロセッサ１Ｂを介してデ
ータが転送されるので、その公転送速度が遅くなると言
う欠点があった。
又、前述したと同様に、点線３Ｂに於ける接続線２Ｂが
１組しかない為、限られた使い方しかできないと言う欠
点もある。
１組しかない為、限られた使い方しかできないと言う欠
点もある。
又、同図Ｃに示す方式は、隣接するプロセッサ１Ｃ間、
及びｎ個離れたプロセッサ１Ｃを接続線２Ｃにより接続
したものであり、融通性に富んだデータ転送を高速に行
なうことは可能であるが、点線３Ｃに於ける接続線数が
多く、プロセッサ間の配線量が著しく多くなると言う欠
点があった。
及びｎ個離れたプロセッサ１Ｃを接続線２Ｃにより接続
したものであり、融通性に富んだデータ転送を高速に行
なうことは可能であるが、点線３Ｃに於ける接続線数が
多く、プロセッサ間の配線量が著しく多くなると言う欠
点があった。
本発明は、前述の如き欠点を改善したものであり、その
目的は、複数台のプロセッサにより構成された装置に於
いてプロセッサ間の融通性に富むデータ転送を、少数の
接続線で高速に行なうことができるようにすることにあ
る。
目的は、複数台のプロセッサにより構成された装置に於
いてプロセッサ間の融通性に富むデータ転送を、少数の
接続線で高速に行なうことができるようにすることにあ
る。
以下実施例について詳細に説明する。
第２図は本発明の一実施例のブロック線図であり、１１
はプロセッサ、１２はセレクタ、１３はバイパス用接続
線、１４はセレクタ制御回路である。
はプロセッサ、１２はセレクタ、１３はバイパス用接続
線、１４はセレクタ制御回路である。
尚、各プロセッサ１１は例えばデータ送信状態、データ
シフト状態、データスルー状態の３つの状態をとるもの
とする。
シフト状態、データスルー状態の３つの状態をとるもの
とする。
ここで、データ送信状態とは、プロセッサ１１が、保持
しているデータを送出している状態であり、データシフ
ト状態とは、受信したデータをシフトレジスタの働きを
するデータ転送用レジスタ（図示せず）を介して送出す
る状態であり、又、データスルー状態とは、受信したデ
ータをデータ転送用レジスタを介さずに送出する状態で
あり、この場合プロセッサ１１への入力データは、経由
するゲートの遅延時間だけ遅れて出力される。
しているデータを送出している状態であり、データシフ
ト状態とは、受信したデータをシフトレジスタの働きを
するデータ転送用レジスタ（図示せず）を介して送出す
る状態であり、又、データスルー状態とは、受信したデ
ータをデータ転送用レジスタを介さずに送出する状態で
あり、この場合プロセッサ１１への入力データは、経由
するゲートの遅延時間だけ遅れて出力される。
又、第３図は、データシフト状態に於いて、１クロツク
でデータがプロセッサ１台分シフトされるとした場合の
、入力データと出力データの関係を示したものであり、
Ｄｌはｔクロ゛ンク目１こプロセッサ１１に入力された
データを示し、Ｄｌ−１は（ｔ−１）クロック目に人力
されたデータを示している。
でデータがプロセッサ１台分シフトされるとした場合の
、入力データと出力データの関係を示したものであり、
Ｄｌはｔクロ゛ンク目１こプロセッサ１１に入力された
データを示し、Ｄｌ−１は（ｔ−１）クロック目に人力
されたデータを示している。
即ち、データシフト状態に於いては、１クロツク前のデ
ータが出力として現われることになる。
ータが出力として現われることになる。
第２図に於いて、セレクタ１２の間に連続して配置され
た複数台（図に於いては３台）のプロセッサ１１．即ち
、バイパス用接続線１３によりバイパスされる複数台の
プロセッサ１１によって１プロセツサブロツクが構成さ
れており、各プロセッサブロック対応にセレクタ制御回
路１４が配置されている。
た複数台（図に於いては３台）のプロセッサ１１．即ち
、バイパス用接続線１３によりバイパスされる複数台の
プロセッサ１１によって１プロセツサブロツクが構成さ
れており、各プロセッサブロック対応にセレクタ制御回
路１４が配置されている。
又、各プロセッサ１１は、現在の状態が、前述した３状
態の倒れの状態であるかを、そのプロセッサ１１が含ま
れているプロセッサブロック対応のセレクタ制御回路１
４へ常時通知している。
態の倒れの状態であるかを、そのプロセッサ１１が含ま
れているプロセッサブロック対応のセレクタ制御回路１
４へ常時通知している。
セレクタ制御回路１４は、この状態情報に基づいて、プ
ロセッサブロック内の全てのプロセッサ１１がデータス
ルー状態であると判断した場合のみ、即ち、プロセッサ
ブロック内の全てのプロセッサ１１がデータのバイパス
を禁止しない状態であると判断した時のみ、プロセッサ
ブロックの出力側に接続されているセレクタ１２に制御
信号を送り、データがバイパス用接続線１３を介して転
送されるように、セレクタ１２をバイパス用接続線１３
側に切換えるものである。
ロセッサブロック内の全てのプロセッサ１１がデータス
ルー状態であると判断した場合のみ、即ち、プロセッサ
ブロック内の全てのプロセッサ１１がデータのバイパス
を禁止しない状態であると判断した時のみ、プロセッサ
ブロックの出力側に接続されているセレクタ１２に制御
信号を送り、データがバイパス用接続線１３を介して転
送されるように、セレクタ１２をバイパス用接続線１３
側に切換えるものである。
従って、プロセッサブロック内のプロセッサ１１が全て
データスルー状態である場合は、データはバイパス用接
続線１３を介して転送されることになるので、高速なデ
ータ転送が可能となる。
データスルー状態である場合は、データはバイパス用接
続線１３を介して転送されることになるので、高速なデ
ータ転送が可能となる。
又、この場合、プロセッサブロックの入力側に接続され
ているセレクタ１２からのデータは、そのプロセッサブ
ロック内のプロセッサにも転送される。
ているセレクタ１２からのデータは、そのプロセッサブ
ロック内のプロセッサにも転送される。
又、プロセッサブロック内にデータシフト状態、或はデ
ータ送信状態のプロセッサが１台でもある場合は、プロ
セッサブロックの出力側に接続されているセレクタ１２
はプロセッサ１１側に接続されるので、データのバイパ
スは禁止される。
ータ送信状態のプロセッサが１台でもある場合は、プロ
セッサブロックの出力側に接続されているセレクタ１２
はプロセッサ１１側に接続されるので、データのバイパ
スは禁止される。
第４図Ａ、Ｂは第２図の実施例の動作説明図であり、１
１ａ〜ｌｌｉはプロセッサ、１２ａ〜１２ｃはセレクタ
、１３ａ〜１３ｄはバイパス用接続線である。
１ａ〜ｌｌｉはプロセッサ、１２ａ〜１２ｃはセレクタ
、１３ａ〜１３ｄはバイパス用接続線である。
尚、同図Ａ、Ｂに於いて、点線はデータの流れを示して
おり、又、データは左から右へ転送されるものとしてい
る。
おり、又、データは左から右へ転送されるものとしてい
る。
同図Ａは、プロセッサ１１ａ、１１ｆがデータ送信状態
、プロセッサ１１ｅがデータシフト状態、プロセッサ１
１ｂ〜１１ｄ、１１ｇ〜Ｉｌｉがデータシフト状態であ
る場合のデータの流れを示したものである。
、プロセッサ１１ｅがデータシフト状態、プロセッサ１
１ｂ〜１１ｄ、１１ｇ〜Ｉｌｉがデータシフト状態であ
る場合のデータの流れを示したものである。
データは、データ送信状態にあるプロセッサ１１ａ、１
１ｆから送出されており、プロセッサｌｌａからのデー
タは、プロセッサ１１ｂ〜１１ｄがデータスルー状態で
あるので、セレクタ１２ａ、バイパス用接続線１３ｂ、
セレクタ１２ｂを介してデータシフト状態にあるプロセ
ッサｌｉｅに加えられる。
１ｆから送出されており、プロセッサｌｌａからのデー
タは、プロセッサ１１ｂ〜１１ｄがデータスルー状態で
あるので、セレクタ１２ａ、バイパス用接続線１３ｂ、
セレクタ１２ｂを介してデータシフト状態にあるプロセ
ッサｌｉｅに加えられる。
プロセッサ１１ｅは前述したシフト動作により入力され
たデータを送出しているが、プロセッサｌｉｅからのデ
゛−夕は、プロセッサ１１ｆで阻止されている。
たデータを送出しているが、プロセッサｌｉｅからのデ
゛−夕は、プロセッサ１１ｆで阻止されている。
又、プロセツサｌｌｆからのデータは、プロセッサ１１
ｈ。
ｈ。
１１ｉが含まれているプロセッサブロック内の全てのプ
ロセッサがデータスルー状態であるとすると、プロセッ
サ１１ｇ、セレクタ１２ｃ、バイパス用接続線１３ｄを
介して転送されるものである。
ロセッサがデータスルー状態であるとすると、プロセッ
サ１１ｇ、セレクタ１２ｃ、バイパス用接続線１３ｄを
介して転送されるものである。
又、同図Ｂは、プロセッサ１１ａ〜１１ｅ。
１１ｈ、１１ｉがデータスルー状態、プロセッサ１１ｆ
、１１ｇがデータシフト状態である場合のデータの流れ
を示したものであり、データはバイパス用接続線１３ａ
、セレクタ１２ａ、バイパス用接続線１３ｂ、セレクタ
１２ｂ、プロセッサｌｉｅ〜１１ｇ、セレクタ１２ｃ、
バイパス用接続線１３ｄを介して転送されている。
、１１ｇがデータシフト状態である場合のデータの流れ
を示したものであり、データはバイパス用接続線１３ａ
、セレクタ１２ａ、バイパス用接続線１３ｂ、セレクタ
１２ｂ、プロセッサｌｉｅ〜１１ｇ、セレクタ１２ｃ、
バイパス用接続線１３ｄを介して転送されている。
尚、この場合、プロセッサｌｌｆ、ｌ１ｇは前述したシ
フト動作によりデータを転送するものである。
フト動作によりデータを転送するものである。
以上の説明から判るように、データ転送路上の複数台の
プロセッサが同時にデータ送信状態となることができ、
又、データシフト状態、データ送信状態のプロセッサを
含んでいないプロセッサブロックはバイパスされるので
、融通性に富んだプロセッサ間のデータ転送を高速に行
なうことが可能となる。
プロセッサが同時にデータ送信状態となることができ、
又、データシフト状態、データ送信状態のプロセッサを
含んでいないプロセッサブロックはバイパスされるので
、融通性に富んだプロセッサ間のデータ転送を高速に行
なうことが可能となる。
第５図は本発明の他の実施例のブロック線図であり、バ
イパス用接続線を２段階設けた場合についてのものであ
る。
イパス用接続線を２段階設けた場合についてのものであ
る。
同図に於いて、２１はプロセッサ、２２ａ〜２２ｄはセ
レクタ、２３３〜２３ｆはバイパス用接続線、２４ａ〜
２４ｅはセレクタ制御回路であり、セレクタ制御回路２
４ａ〜２４Ｃは、前述したと同様に、そのセレクタ制御
回路２４ａ〜２４ｃ対応のプロセッサブロック内のプロ
セッサが全てデータスルー状態である時のみ、セレクタ
２２ｂ 、２２ｃに制御信号を加えるものであり、又、
セレクタ制御回路２４ｄは、バイパス用接続線２３ｄに
よりバイパスされるプロセッサ２１が全てデータスルー
状態である時のみ、セレクタ２２ｄへ制御信号を送り、
セレクタ２２ｄをバイパス用接続線２３ｄ側に切換える
ものである。
レクタ、２３３〜２３ｆはバイパス用接続線、２４ａ〜
２４ｅはセレクタ制御回路であり、セレクタ制御回路２
４ａ〜２４Ｃは、前述したと同様に、そのセレクタ制御
回路２４ａ〜２４ｃ対応のプロセッサブロック内のプロ
セッサが全てデータスルー状態である時のみ、セレクタ
２２ｂ 、２２ｃに制御信号を加えるものであり、又、
セレクタ制御回路２４ｄは、バイパス用接続線２３ｄに
よりバイパスされるプロセッサ２１が全てデータスルー
状態である時のみ、セレクタ２２ｄへ制御信号を送り、
セレクタ２２ｄをバイパス用接続線２３ｄ側に切換える
ものである。
従って、セレクタ２２ａ 、２２ｄ間のプロセッサ２１
が全てデータスルー状態である時は、データはバイパス
用接続線２３ｄを介して転送されることになるので第２
図に示した実施例より、更に高速にデータ転送を行なう
ことが可能となる。
が全てデータスルー状態である時は、データはバイパス
用接続線２３ｄを介して転送されることになるので第２
図に示した実施例より、更に高速にデータ転送を行なう
ことが可能となる。
第６図は本発明の更に他の実施例のブロック線図であり
、データが双方向に転送される場合についてのものであ
る。
、データが双方向に転送される場合についてのものであ
る。
同図に於いて、３１３〜３１ｄはプロセッサ、３２ａ〜
３２ｃはセレクタ、３３ａ〜３３ｄはバイパス用接続線
、３４はセレクタ制御回路、３５ａ〜３５ｃは３ステ一
ト回路である。
３２ｃはセレクタ、３３ａ〜３３ｄはバイパス用接続線
、３４はセレクタ制御回路、３５ａ〜３５ｃは３ステ一
ト回路である。
データを左から右へ転送する場合は、３ステ一ト回路３
５ａ 、３５ｃをハイインピーダンスとし、逆にデータ
を右から左へ転送する場合は、３ステ一ト回路３５ｂを
ハイインピーダンスとし、データが各方向について定め
られた経路を介して転送されるようにしたものである。
５ａ 、３５ｃをハイインピーダンスとし、逆にデータ
を右から左へ転送する場合は、３ステ一ト回路３５ｂを
ハイインピーダンスとし、データが各方向について定め
られた経路を介して転送されるようにしたものである。
又、セレクタ制御回路３４はプロセッサ３１ａ〜３１ｃ
からの状態情報を基にして、セレクタ３２ａ 、３２ｂ
を前述したと同様に制御するものである。
からの状態情報を基にして、セレクタ３２ａ 、３２ｂ
を前述したと同様に制御するものである。
このようにすることにより、データを双方向に転送する
場合に於いても、所望のプロセッサ間（実施例に於いて
はプロセッサ３１ｃ、Ｂｉｄ間）の点線３６に於ける接
続線を一組とすることができる。
場合に於いても、所望のプロセッサ間（実施例に於いて
はプロセッサ３１ｃ、Ｂｉｄ間）の点線３６に於ける接
続線を一組とすることができる。
以上説明したように、本発明は、連続した複数台のプロ
セッサを１プロセツサブロツクとし、各プロセッサブロ
ック対応にバイパス用接続線及びセレクタを設け、プロ
セッサブロック内の全てのプロセッサがデータのバイパ
スを禁止しない状態にある時のみ、セレクタを制御して
、データがバイパス用接続線を介して転送されるように
したものであるから、融通性に富んだデータ転送を少数
の接続線により高速に行なうことができる利点がある。
セッサを１プロセツサブロツクとし、各プロセッサブロ
ック対応にバイパス用接続線及びセレクタを設け、プロ
セッサブロック内の全てのプロセッサがデータのバイパ
スを禁止しない状態にある時のみ、セレクタを制御して
、データがバイパス用接続線を介して転送されるように
したものであるから、融通性に富んだデータ転送を少数
の接続線により高速に行なうことができる利点がある。
又、多数のプロセッサをチップ、ボード等に搭載する場
合、端子数の増加を押えることができるので、並列処理
計算機等のように多数のプロセッサを含む装置の組立に
本発明を適用すれば、組立の簡単化を図れると言う利点
がある。
合、端子数の増加を押えることができるので、並列処理
計算機等のように多数のプロセッサを含む装置の組立に
本発明を適用すれば、組立の簡単化を図れると言う利点
がある。
第１図Ａ−Ｃはそれぞれ異なる従来例のブロック線図、
第２図は本発明の一実施例のブロック線図、第３図はデ
ータシフト状態に於けるプロセッサの動作説明図、第４
図Ａ、Ｂは第２図の動作説明図、第５図は本発明の他の
実施例のブロック線図、第６図は本発明の更に他の実施
例のブロック線図である。 １Ａ〜１Ｃ２１１，１１ａ〜１１ｅ、２１゜３１ａ〜３
１ｄはプロセッサ、２人はバス、２Ｂ。 ２Ｃは接続線、１２，１２ａ〜１２ｃ、２２ａ〜２２ｄ
、３２ａ〜３２ｃはセレクタ、１３，１３ａ〜１３ｄ
、２３ａ〜２３ｆ、３３ａ〜３３ｄはバイパス用接続線
、１４，２４ａ〜２４ｄ、３４はセレクタ制御回路、 回路である。 ３５ａ〜３５ｃは３ステート
第２図は本発明の一実施例のブロック線図、第３図はデ
ータシフト状態に於けるプロセッサの動作説明図、第４
図Ａ、Ｂは第２図の動作説明図、第５図は本発明の他の
実施例のブロック線図、第６図は本発明の更に他の実施
例のブロック線図である。 １Ａ〜１Ｃ２１１，１１ａ〜１１ｅ、２１゜３１ａ〜３
１ｄはプロセッサ、２人はバス、２Ｂ。 ２Ｃは接続線、１２，１２ａ〜１２ｃ、２２ａ〜２２ｄ
、３２ａ〜３２ｃはセレクタ、１３，１３ａ〜１３ｄ
、２３ａ〜２３ｆ、３３ａ〜３３ｄはバイパス用接続線
、１４，２４ａ〜２４ｄ、３４はセレクタ制御回路、 回路である。 ３５ａ〜３５ｃは３ステート
Claims (1)
- １ 複数台のプロセッサにより構成され、プロセッサを
介してデータを転送し得るように接続した装置に於いて
、複数台のプロセッサからなるプロセッサブロックを複
数個形威し、該プロセッサブロック対応にバイパス用接
続線と、該バイパス用接続線によりデータ転送を行なわ
せるか或いはプロセッサブロックを介してデータ転送を
行なわせるかを選択するセレクタと、該プロセッサブロ
ック内のプロセッサの状態に基づいて前記セレクタを制
御するセレクタ制御回路とを設け、前記セレクタ制御回
路は前記プロセッサブロック内の全てのプロセッサがデ
ータのバイパスを禁止しない状態のとき、前記セレクタ
を制御し、前記バイパス用接続線を介してデータを転送
させることを特徴とするプロセッサ間高速データ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027623A JPS5829550B2 (ja) | 1980-03-04 | 1980-03-04 | プロセツサ間高速デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027623A JPS5829550B2 (ja) | 1980-03-04 | 1980-03-04 | プロセツサ間高速デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123053A JPS56123053A (en) | 1981-09-26 |
| JPS5829550B2 true JPS5829550B2 (ja) | 1983-06-23 |
Family
ID=12226069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55027623A Expired JPS5829550B2 (ja) | 1980-03-04 | 1980-03-04 | プロセツサ間高速デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829550B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543878B2 (ja) * | 1987-03-31 | 1996-10-16 | 株式会社東芝 | 並列処理システム |
-
1980
- 1980-03-04 JP JP55027623A patent/JPS5829550B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123053A (en) | 1981-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0018755B1 (en) | Digital communication networks employing speed independent switches | |
| EP0021287B1 (en) | Multi-microprocessorsystem | |
| JP3147432B2 (ja) | パイプライン処理装置 | |
| EP0018754B1 (en) | Speed independent selector switch for digital communication networks | |
| US4542455A (en) | Signal-processing multiprocessor system | |
| US4251879A (en) | Speed independent arbiter switch for digital communication networks | |
| US4884192A (en) | Information processor capable of data transfer among plural digital data processing units by using an active transmission line having locally controlled storage of data | |
| US5896516A (en) | Method and apparatus for reducing propagation latency in a high speed crossbar switch | |
| US8006067B2 (en) | Flexible results pipeline for processing element | |
| US4434466A (en) | Apparatus for controlling the access of processors at a data line | |
| KR940012160A (ko) | 확장가능한 중앙 처리 장치 | |
| RU2202123C2 (ru) | Параллельная вычислительная система с программируемой архитектурой | |
| JPS5829550B2 (ja) | プロセツサ間高速デ−タ転送方式 | |
| US4180855A (en) | Direct memory access expander unit for use with a microprocessor | |
| JPS6361697B2 (ja) | ||
| US20050216640A1 (en) | Processor bus arrangement | |
| KR100206471B1 (ko) | 동기식 전송시스템의 데이터통신채널 처리장치 | |
| JP3238537B2 (ja) | マルチプロセッサ構成のバス制御回路 | |
| JPS6347106Y2 (ja) | ||
| JP2000076199A (ja) | デバッグ端子を有するマルチプロセッサ装置 | |
| JPH07191934A (ja) | 二重バス装置 | |
| KR930005844B1 (ko) | 회선방식 다단 상호 접속망용 스위칭 소자. | |
| KR910005479Y1 (ko) | Cpu간 통신을 위한 공유 입출력 포트회로 | |
| JPS6349867A (ja) | シリアルデ−タ出力装置 | |
| CS234617B1 (cs) | Aktivní řídicí jednotka pro dvojici vnějších zařízeni počítače |