JPS6349867A - シリアルデ−タ出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路上に設けられたシリアルデー
タ出力装置における割込み処理要求選択回路に関するも
のである。

〔従来の技術〕

半導体集積回路上に設けられた従来のシリアルデータ出
力装置の構成を第３図〜第５図に示す。

第３図の装置は、単一の割込み処理要求のみを持つ。第
３図において、１はバス、２は送信バッファ書込み装置
、３は送信パフファレジスタ、４は送信レジスタ書込み
装置、５は送信シフトレジスタ、６は送信バッファエン
プティフラグである。

第４図の装置も単一の割込み処理要求のみを持つ。第４
図において、７は送信レジスタエンプティフラグである
。第４図において第３図と同一部分又は相当部分には同
一符号が付しである。

第５図の装置においては、送信完了信号を処理要求信号
として用いることで、２種類の割込み要求信号が存在す
る。第５図において、第３図および第４図と同一部分又
は相当部分には同一符号が付しである。第５図の装置の
場合、割込み要求として送信割込み信号ａを選択すれば
第３図の装置の機能と等価になり、割込み要求として送
信完了信号すを選択すれば第４図の装置の機能と等価に
なる。

次に第５図の装置の動作について説明する。ハス１上の
信号Ｃに対して、送信バッファ書込み装置２により、送
信バッファレジスタ３へ並列信号転送を行なう。送信バ
ッファエンプティフラグ６は、送信バッファレジスタ３
の動作と連動し、バス１より信号転送された時点でリセ
ットされる。

送信バッファレジスタ３のデータｄは、シリアル信号ｅ
を出力する送信シフトレジスタ５がシリアル転送を完了
している時、すなわち、送信シフトレジスタ５にデータ
がなくなった時、送信レジスタ書込み装置４により、送
信シフトレジスタ５へ並列信号転送される。この時、送
信バ・ソファレジスタ３のデータは無くなったとみなし
、送信バッファエンプティフラグ６をセットする。また
同時に送信シフトレジスタ５は、データｄが転送された
ので、送信レジスタエンプティフラグ７をリセットする
。

次に送信シフトレジスタ５はデータｄが転送された時点
からシリアル転送を始める。シリアル転送が終わり送信
シフトレジスタ５のデータが無くなると、送信レジスタ
エンプティフラグ７はセットされる。

送信割込み信号ａとしては送信パンファエンプティフラ
グ６の状態が出力され、送信完了信号すとしては送信レ
ジスタエンプティフラグ７の状態が出力される。

〔発明が解決しようとする問題点〕

従来の割込み処理要求の選択は、装置が第５図に示すよ
うに構成されているので、選択する際にハードウェアに
よる結線の変更をしなければならず、このため外付は部
品が必要となるなどの問題があった。また、シリアルデ
ータ出力装置がＣＰＵ、ＲＯＭ、ＲＡＭなどとワンチッ
プ上に構成されている場合は、第５図のような装置構成
となっていても、割込み処理要求の選択ができなかった
。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、割込み処理要求を選択できると
共に、ハードウェアによる外付は部品を使用することが
ないようなシリアルデータ出力装置を得ることにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、半導体集積
回路上に設けられたシリアルデータ出力装置において、
割込み処理要求の選択をソフトウェアにより行なうため
の要求選択回路を備えるようにしたものである。

（作用〕 本発明においては、ソフトウェアにより要求選択回路を
構成する送信割込み選択レジスタの値を決定し、要求選
択回路は、上記送信割込み選択レジスタの値に基づいて
、送信割込み信号を送信バ・７フアエンプテイフラグと
送信レジスタエンプティフラグとのいずれから出力させ
るかを決定する。

〔実施例〕

本発明に係わるシリアルデータ出力装置の一実施例を第
１図に示す。第１図において、８は送信割込み選択レジ
スタ、９は割込み選択回路であり、送信割込み選択レジ
スタ８と割込み選択回路９とは、割込み処理要求の選択
回路すなわち要求選択回路を構成する。第１図において
第５図と同一部分又は相当部分には同一符号が付しであ
る。このように本装置は、従来の第５図の装置に対し、
選択レジスタ８と割込み選択回路９とを付加したもので
ある。

次に各構成の機能について説明する。バス１上の信号Ｃ
は、送信バッファ書込み装置２により、送信パフファレ
ジスタ３へ並列信号転送され、送信バッファレジスタ３
のデータｂは、送信レジスタ書込み装置４により、送信
シフトレジスタ５へ並列信号転送される。送信バッファ
エンプティフラグ６はバス１からの転送時にリセットさ
れ、送信シフトレジスタ５への転送時にセットされる。

送信レジスタエンプティフラグ７は送信バッファレジス
タ３からのデータｂの転送時にリセットされ、送信シフ
トレジスタ５のシリアル転送が終了した時点でセットさ
れる。

次に動作について説明する。本装置の要求選択回路は、
第５図に示す従来の装置のように送信バッファエンプテ
ィフラグ６、送信レジスタエンプティフラグ７より直接
出力させるものではない。

本装置の要求選択回路は、予めソフトウェアにより送信
割込み選択レジスタ８の値を決定しておき、その状態に
応じて割込み選択回路９を動作させることによって、送
信割込み信号ｆを、送信パンファエンブティフラグ６の
出力によるものとするか、送信レジスタエンプティフラ
グ７によるものとするかを決定する。

第２図に論理回路により構成した要求選択回路を示す。

この要求選択回路は、送信バッファエンプティフラグ６
の出力信号ａ、送信レジスタエンプティフラグ７の出力
信号すが入力されるアントゲ−）１０．１１とオアゲー
ト１２とノットゲート１３との４つの論理素子並びにＤ
フリップフロップの１つの記憶素子により構成される。

送信バッファエンプティフラグ６の出力信号ａを使用す
るか、送信レジスタエンプティフラグ７の出力信号すを
使用するかは、Ｄフリップフロ７ブ１４の入力端子に選
択ピッｔ−ｇを入力することで決定する。Ｄフリップフ
ロップ１４は割込み選択レジスタ書込み信号りにより確
定し、Ｄフリップフロップ１４の出力により送信割込み
信号ｆが決定される。第２図において、送信割込み信号
ｆは、選択ビ・ノドｇが「０」の場合は送信バッファエ
ンプティフラグ６の出力信号ａとなり、選択ビットｇが
「１」の場合は送信レジスタエンプティフラグ７の出力
信号すとなる。

〔発明の効果〕

以上説明したように本発明は、割込み処理要求の選択を
ソフトウェアで行なうことにより、送信割込み信号を選
択する場合にハードウェアによる結線の変更等を行なう
必要がなくなると共に、選択の自由度が広がる効果があ
る。

【図面の簡単な説明】

第１図は本発明に係わるシリアルデータ出力装置の一実
施例を示す系統図、第２図は第１図の装置を構成する要
求選択回路を示す回路図、第３図〜第５図は従来の各シ
リアルデータ出力装置を示す系統図である。 １・・・バス、２・・・送信バッファ書込み装置、３・
・・送信バッファレジスタ、４・・・送信レジスタ書込
み装置、５・・・送信シフトレジスタ、６・・・送信バ
ッファエンプティフラグ、７・・・送信レジスタエンプ
ティフラグ、８・・・送信割込み選択レジスタ、９・・
・割込み選択回路。

Claims (1)

【特許請求の範囲】
1. 半導体集積回路上に設けられたシリアルデータ出力装置
   において、割込み処理要求の選択をソフトウェアにより
   行なうための要求選択回路を備えたことを特徴とするシ
   リアルデータ出力装置。