JP3275975B2 - インターフェイス回路 - Google Patents
インターフェイス回路Info
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- JP3275975B2 JP3275975B2 JP14806893A JP14806893A JP3275975B2 JP 3275975 B2 JP3275975 B2 JP 3275975B2 JP 14806893 A JP14806893 A JP 14806893A JP 14806893 A JP14806893 A JP 14806893A JP 3275975 B2 JP3275975 B2 JP 3275975B2
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Description
【０００１】
【産業上の利用分野】本発明はパソコンのインターフェ
イス回路に関する。
イス回路に関する。
【０００２】
【従来の技術】従来、パソコンのＣＰＵと複数のＩ／Ｏ
装置カード等のインターフェイス装置との間でデータ転
送を行うものにおいては、前記Ｉ／Ｏ装置カードのそれ
ぞれがパソコン側とのデータ転送を要求するデータ転送
要求信号（以下ＨＬＤ信号と記す）を内部で発生させ、
このＨＬＤ信号によってパソコン側にバスリクエスト信
号（以下ＢＲＥＱ信号と記す）を出力する制御回路を介
して前記ＢＲＥＱ信号がパソコン側に出力され、このＢ
ＲＥＱ信号によって、前記パソコンのＣＰＵが所定のデ
ータ転送動作状態になる。図２は従来の制御回路の一例
で、複数のＩ／Ｏカードを搭載したＩ／Ｏユニット２２
および２３がパソコンとの共通のバスライン２４によっ
て接続されている。前記Ｉ／Ｏユニットの内部の複数の
Ｉ／Ｏカードは、それぞれ個別に識別されていて、個々
にパソコンとデータ転送ができるようになっている。ま
た、データの転送用の制御信号は、前記Ｉ／Ｏユニット
に設けたパソコンとの接続用コネクタを介してシリーズ
に接続される。上記の構成において、Ｉ／Ｏユニット２
２からＨＬＤ１信号２８を出力し、この出力をパソコン
側がＢＲＥＱ０信号２６として受信し、これによってパ
ソコンから転送を許可する信号（ＡＣＫ信号）２９がＩ
／Ｏユニット側に返送される。このようにして前記Ｉ／
Ｏユニットとパソコンとの間でデータの転送が行われる
ようになっている。しかしながら、前記Ｉ／Ｏユニット
２２には、他のＩ／Ｏユニット２３のＢＲＥＱ１信号２
５が接続されるようになっているので、例えば、Ｉ／Ｏ
ユニット２２がＨＬＤ信号２８を出力している間に、Ｉ
／Ｏユニット２３がＢＲＥＱ１信号２５を出力した場合
は、これら二つの転送要求信号（ＢＲＥＱ信号）がパソ
コンに対して同時に出力されてしまうことになり、前記
それぞれのＩ／Ｏユニットの読みだし、あるいは書き込
みのデータがデータバスライン上に重複することにな
り、データ誤りの原因になる。
装置カード等のインターフェイス装置との間でデータ転
送を行うものにおいては、前記Ｉ／Ｏ装置カードのそれ
ぞれがパソコン側とのデータ転送を要求するデータ転送
要求信号（以下ＨＬＤ信号と記す）を内部で発生させ、
このＨＬＤ信号によってパソコン側にバスリクエスト信
号（以下ＢＲＥＱ信号と記す）を出力する制御回路を介
して前記ＢＲＥＱ信号がパソコン側に出力され、このＢ
ＲＥＱ信号によって、前記パソコンのＣＰＵが所定のデ
ータ転送動作状態になる。図２は従来の制御回路の一例
で、複数のＩ／Ｏカードを搭載したＩ／Ｏユニット２２
および２３がパソコンとの共通のバスライン２４によっ
て接続されている。前記Ｉ／Ｏユニットの内部の複数の
Ｉ／Ｏカードは、それぞれ個別に識別されていて、個々
にパソコンとデータ転送ができるようになっている。ま
た、データの転送用の制御信号は、前記Ｉ／Ｏユニット
に設けたパソコンとの接続用コネクタを介してシリーズ
に接続される。上記の構成において、Ｉ／Ｏユニット２
２からＨＬＤ１信号２８を出力し、この出力をパソコン
側がＢＲＥＱ０信号２６として受信し、これによってパ
ソコンから転送を許可する信号（ＡＣＫ信号）２９がＩ
／Ｏユニット側に返送される。このようにして前記Ｉ／
Ｏユニットとパソコンとの間でデータの転送が行われる
ようになっている。しかしながら、前記Ｉ／Ｏユニット
２２には、他のＩ／Ｏユニット２３のＢＲＥＱ１信号２
５が接続されるようになっているので、例えば、Ｉ／Ｏ
ユニット２２がＨＬＤ信号２８を出力している間に、Ｉ
／Ｏユニット２３がＢＲＥＱ１信号２５を出力した場合
は、これら二つの転送要求信号（ＢＲＥＱ信号）がパソ
コンに対して同時に出力されてしまうことになり、前記
それぞれのＩ／Ｏユニットの読みだし、あるいは書き込
みのデータがデータバスライン上に重複することにな
り、データ誤りの原因になる。
【０００３】
【発明が解決しようとする課題】上記のように、それぞ
れのＩ／Ｏユニットの転送要求信号が重複する場合は、
それら重複した信号をパソコン側は区別できず、正常な
データ処理が行われないという問題を有していた。本発
明は上記の問題を解決し、複数のＩ／Ｏユニットからの
転送要求信号（ＢＲＥＱ信号）が同時に出力されないイ
ンターフェイス回路を提供することにある。
れのＩ／Ｏユニットの転送要求信号が重複する場合は、
それら重複した信号をパソコン側は区別できず、正常な
データ処理が行われないという問題を有していた。本発
明は上記の問題を解決し、複数のＩ／Ｏユニットからの
転送要求信号（ＢＲＥＱ信号）が同時に出力されないイ
ンターフェイス回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、優先順位の高い方のＩ／Ｏユニットの信号
発生部から発生するＨＬＤ信号（ＨＬＤ１）の信号ライ
ンを第１反転ゲートの入力に接続し、この第１反転ゲー
ト出力の一方ラインを第１ＡＮＤゲートの入力に接続す
ると共に、他方の出力ラインを第２ＡＮＤゲートの一方
の入力に接続し、この第２ＡＮＤゲートの出力をフリッ
プフロップ（以下Ｆ／Ｆと記す）のプリセット端子に接
続する。前記第２ＡＮＤゲートの他方の入力には第２反
転ゲートの出力を接続し、この第２反転ゲートの入力に
優先順位の低い方のＩ／ＯユニットのＢＲＥＱ信号ライ
ンを接続する。前記Ｆ／Ｆのクリア端子を常時“Ｈ”に
固定し、前記Ｆ／Ｆのデータ端子に、優先順位の低い方
のＩ／ＯユニットのＢＲＥＱ信号ラインを接続し、この
ＢＲＥＱ信号のレベルによってＦ／Ｆ出力の出力レベル
を制御する。このＦ／Ｆ出力を前記第１ＡＮＤゲートの
他方の入力に接続し、前記第１ＡＮＤゲートの出力をパ
ソコンへの出力端子に接続し、前記Ｆ／Ｆのプリセット
端子は、前記優先順位の高い方のＩ／ＯユニットのＨＬ
Ｄ信号（ＨＬＤ１）を反転したレベルと、このＩ／Ｏユ
ニットより低い優先順位にあるＩ／ＯユニットのＢＲＥ
Ｑ信号を反転したレベルとを入力とする前記第２ＡＮＤ
ゲートによって制御するように構成する。
決するため、優先順位の高い方のＩ／Ｏユニットの信号
発生部から発生するＨＬＤ信号（ＨＬＤ１）の信号ライ
ンを第１反転ゲートの入力に接続し、この第１反転ゲー
ト出力の一方ラインを第１ＡＮＤゲートの入力に接続す
ると共に、他方の出力ラインを第２ＡＮＤゲートの一方
の入力に接続し、この第２ＡＮＤゲートの出力をフリッ
プフロップ（以下Ｆ／Ｆと記す）のプリセット端子に接
続する。前記第２ＡＮＤゲートの他方の入力には第２反
転ゲートの出力を接続し、この第２反転ゲートの入力に
優先順位の低い方のＩ／ＯユニットのＢＲＥＱ信号ライ
ンを接続する。前記Ｆ／Ｆのクリア端子を常時“Ｈ”に
固定し、前記Ｆ／Ｆのデータ端子に、優先順位の低い方
のＩ／ＯユニットのＢＲＥＱ信号ラインを接続し、この
ＢＲＥＱ信号のレベルによってＦ／Ｆ出力の出力レベル
を制御する。このＦ／Ｆ出力を前記第１ＡＮＤゲートの
他方の入力に接続し、前記第１ＡＮＤゲートの出力をパ
ソコンへの出力端子に接続し、前記Ｆ／Ｆのプリセット
端子は、前記優先順位の高い方のＩ／ＯユニットのＨＬ
Ｄ信号（ＨＬＤ１）を反転したレベルと、このＩ／Ｏユ
ニットより低い優先順位にあるＩ／ＯユニットのＢＲＥ
Ｑ信号を反転したレベルとを入力とする前記第２ＡＮＤ
ゲートによって制御するように構成する。
【０００５】
【作用】上記のように構成したので、本発明によるイン
ターフェイス回路によれば、互いに優先順位を有するＩ
／Ｏユニットにおいて、優先順位の高い方のＩ／Ｏユニ
ットがバスの使用を要求するＢＲＥＱ信号をパソコンに
出力している間に、優先順位の低い方の他のＩ／Ｏユニ
ットがバスの使用を要求するＢＲＥＱ信号をこのＩ／Ｏ
ユニットを経由して出力しようとした場合であっても、
フリップフロップのプリセット端子は、このＩ／Ｏユニ
ットの内部で発生する転送要求信号（ＨＬＤ１）によっ
て、“Ｌ”レベルになっているので、Ｆ／Ｆの出力端子
は（データ端子およびクロック端子の状態にかかわら
ず）“Ｈ”に固定され優先順位の低い方のＩ／Ｏユニッ
トがバスの使用を要求する信号はパソコンに対して出力
することを禁止するようになる。
ターフェイス回路によれば、互いに優先順位を有するＩ
／Ｏユニットにおいて、優先順位の高い方のＩ／Ｏユニ
ットがバスの使用を要求するＢＲＥＱ信号をパソコンに
出力している間に、優先順位の低い方の他のＩ／Ｏユニ
ットがバスの使用を要求するＢＲＥＱ信号をこのＩ／Ｏ
ユニットを経由して出力しようとした場合であっても、
フリップフロップのプリセット端子は、このＩ／Ｏユニ
ットの内部で発生する転送要求信号（ＨＬＤ１）によっ
て、“Ｌ”レベルになっているので、Ｆ／Ｆの出力端子
は（データ端子およびクロック端子の状態にかかわら
ず）“Ｈ”に固定され優先順位の低い方のＩ／Ｏユニッ
トがバスの使用を要求する信号はパソコンに対して出力
することを禁止するようになる。
【０００６】
【実施例】以下図に基づいて本発明によるインターフェ
イス回路の一実施例を説明する。図１において、１はＩ
／Ｏユニットの内部の信号発生部で、ＨＬＤ信号を発生
する。この信号発生部からの信号ラインを第１反転ゲー
ト４の入力に接続し、この第１反転ゲート４の出力のう
ち、一方を第１ＡＮＤゲート１３の入力１４に接続する
と共に、他方を第２ＡＮＤゲート６の一方の入力１７に
接続し、この第２ＡＮＤゲート６の出力をＦ／Ｆ８のプ
リセット端子７に接続する。前記第２ＡＮＤゲート６の
他方の入力１８には第２反転ゲート５の出力を接続し、
この第２反転ゲート５の入力には、このＩ／Ｏユニット
の入力端子２からのＢＲＥＱ信号ラインを接続する。前
記入力端子２には優先順位の低い他のＩ／Ｏユニット２
３からのＢＲＥＱ信号の入力ラインを接続する。前記Ｆ
／Ｆ８のクリア端子１１は常時“Ｈ”に固定し、前記Ｆ
／Ｆ８のデータ端子９には前記入力端子２からのＢＲＥ
Ｑ信号ラインを接続し、このＢＲＥＱ信号のレベルによ
ってＦ／Ｆ８の出力１２のレベルを制御する。このＦ／
Ｆ８の出力１２は前記第１ＡＮＤゲート１３の他方の入
力１５に接続し、前記第１ＡＮＤゲート１３の出力はパ
ソコンへの出力端子１６に接続する。ラッチ回路８は、
例えばＤ型Ｆ／Ｆ回路を使用し、このＦ／Ｆ８のクリア
端子１１を常時“Ｈ”レベルに固定した状態でデータ端
子９に（優先順位の低い）他のＩ／Ｏユニット２３から
のＢＲＥＱ信号ラインを接続し、かつ、クロック信号を
前記Ｆ／Ｆ８のクロック端子１０に接続する。
イス回路の一実施例を説明する。図１において、１はＩ
／Ｏユニットの内部の信号発生部で、ＨＬＤ信号を発生
する。この信号発生部からの信号ラインを第１反転ゲー
ト４の入力に接続し、この第１反転ゲート４の出力のう
ち、一方を第１ＡＮＤゲート１３の入力１４に接続する
と共に、他方を第２ＡＮＤゲート６の一方の入力１７に
接続し、この第２ＡＮＤゲート６の出力をＦ／Ｆ８のプ
リセット端子７に接続する。前記第２ＡＮＤゲート６の
他方の入力１８には第２反転ゲート５の出力を接続し、
この第２反転ゲート５の入力には、このＩ／Ｏユニット
の入力端子２からのＢＲＥＱ信号ラインを接続する。前
記入力端子２には優先順位の低い他のＩ／Ｏユニット２
３からのＢＲＥＱ信号の入力ラインを接続する。前記Ｆ
／Ｆ８のクリア端子１１は常時“Ｈ”に固定し、前記Ｆ
／Ｆ８のデータ端子９には前記入力端子２からのＢＲＥ
Ｑ信号ラインを接続し、このＢＲＥＱ信号のレベルによ
ってＦ／Ｆ８の出力１２のレベルを制御する。このＦ／
Ｆ８の出力１２は前記第１ＡＮＤゲート１３の他方の入
力１５に接続し、前記第１ＡＮＤゲート１３の出力はパ
ソコンへの出力端子１６に接続する。ラッチ回路８は、
例えばＤ型Ｆ／Ｆ回路を使用し、このＦ／Ｆ８のクリア
端子１１を常時“Ｈ”レベルに固定した状態でデータ端
子９に（優先順位の低い）他のＩ／Ｏユニット２３から
のＢＲＥＱ信号ラインを接続し、かつ、クロック信号を
前記Ｆ／Ｆ８のクロック端子１０に接続する。
【０００７】次に、上記の回路の動作について説明す
る。前記Ｆ／Ｆ８のプリセット端子７が“Ｈ”レベルの
場合は、このクロック信号の立ち上がりで、データ入力
端子に入力される信号をラッチして出力端子１２から出
力する。前記Ｆ／Ｆ８のプリセット端子７が“Ｌ”レベ
ルの場合は、データ端子９およびクロック端子１０の状
態にかかわらず出力端子１２は“Ｈ”に固定される。こ
の時、Ｆ／Ｆ８のプリセット端子７は、前記Ｉ／Ｏユニ
ット２２の内部で発生するＨＬＤ信号を反転したレベル
と、低い優先順位にある他のＩ／Ｏユニット２３からの
ＢＲＥＱ信号を反転したレベルを入力した第２ＡＮＤゲ
ート６によって制御される。
る。前記Ｆ／Ｆ８のプリセット端子７が“Ｈ”レベルの
場合は、このクロック信号の立ち上がりで、データ入力
端子に入力される信号をラッチして出力端子１２から出
力する。前記Ｆ／Ｆ８のプリセット端子７が“Ｌ”レベ
ルの場合は、データ端子９およびクロック端子１０の状
態にかかわらず出力端子１２は“Ｈ”に固定される。こ
の時、Ｆ／Ｆ８のプリセット端子７は、前記Ｉ／Ｏユニ
ット２２の内部で発生するＨＬＤ信号を反転したレベル
と、低い優先順位にある他のＩ／Ｏユニット２３からの
ＢＲＥＱ信号を反転したレベルを入力した第２ＡＮＤゲ
ート６によって制御される。
【０００８】優先順位の高い方のＩ／Ｏユニット２２が
ＨＬＤ信号を発生すると、この“Ｈ”レベルの信号は第
１反転ゲート４を介して“Ｌ”レベルになり、第２ＡＮ
Ｄゲート６の一方の入力端子１７に入力される。そし
て、前記第２ＡＮＤゲート６の他方の入力端子１８が
“Ｌ”レベル（このＩ／Ｏユニット２２の入力端子２か
らの信号レベルが“Ｈ”の状態であって、且つ、優先順
位の低い方のＩ／Ｏユニット２３がバスの使用を要求し
ていない場合）の状態の時、前記Ｆ／Ｆ８のプリセット
端子７が“Ｌ”レベルになり、Ｆ／Ｆ８の出力端子１２
は（データ端子９およびクロック端子１０の状態にかか
わらず）“Ｈ”に固定される。この結果、このＩ／Ｏユ
ニット２２のＨＬＤ信号の反転されたレベルである
“Ｌ”レベルが出力端子１６からＢＲＥＱ０信号として
パソコンに出力される。ＢＲＥＱ０の信号を受け取った
パソコンは、Ｉ／Ｏユニット２２からのＨＬＤ信号があ
ったことを知り、バスの使用を許可する信号をＩ／Ｏユ
ニットに返送する。このように、優先順位の高いＩ／Ｏ
ユニット２２の内部で発生する“Ｈ”レベルのＨＬＤ信
号（ＨＬＤ１）が第１反転ゲート４を介して第２ＡＮＤ
ゲート６の一方の入力端子に入力され、このＩ／Ｏユニ
ット２２がバスの使用を要求している間は、前記Ｆ／Ｆ
８の出力端子１２は（データ端子９およびクロック端子
１０の状態にかかわらず）“Ｈ”になるので、他のＩ／
Ｏユニット２３がバスの使用を要求するＢＲＥＱ１信号
を出力しても、この信号はパソコンに対して出力されな
いことになる。
ＨＬＤ信号を発生すると、この“Ｈ”レベルの信号は第
１反転ゲート４を介して“Ｌ”レベルになり、第２ＡＮ
Ｄゲート６の一方の入力端子１７に入力される。そし
て、前記第２ＡＮＤゲート６の他方の入力端子１８が
“Ｌ”レベル（このＩ／Ｏユニット２２の入力端子２か
らの信号レベルが“Ｈ”の状態であって、且つ、優先順
位の低い方のＩ／Ｏユニット２３がバスの使用を要求し
ていない場合）の状態の時、前記Ｆ／Ｆ８のプリセット
端子７が“Ｌ”レベルになり、Ｆ／Ｆ８の出力端子１２
は（データ端子９およびクロック端子１０の状態にかか
わらず）“Ｈ”に固定される。この結果、このＩ／Ｏユ
ニット２２のＨＬＤ信号の反転されたレベルである
“Ｌ”レベルが出力端子１６からＢＲＥＱ０信号として
パソコンに出力される。ＢＲＥＱ０の信号を受け取った
パソコンは、Ｉ／Ｏユニット２２からのＨＬＤ信号があ
ったことを知り、バスの使用を許可する信号をＩ／Ｏユ
ニットに返送する。このように、優先順位の高いＩ／Ｏ
ユニット２２の内部で発生する“Ｈ”レベルのＨＬＤ信
号（ＨＬＤ１）が第１反転ゲート４を介して第２ＡＮＤ
ゲート６の一方の入力端子に入力され、このＩ／Ｏユニ
ット２２がバスの使用を要求している間は、前記Ｆ／Ｆ
８の出力端子１２は（データ端子９およびクロック端子
１０の状態にかかわらず）“Ｈ”になるので、他のＩ／
Ｏユニット２３がバスの使用を要求するＢＲＥＱ１信号
を出力しても、この信号はパソコンに対して出力されな
いことになる。
【０００９】上記とは逆に、優先順位の高い方のＩ／Ｏ
ユニット２２がバスの使用を要求していない場合に、優
先順位の低い方のＩ／Ｏユニット２３がＢＲＥＱ１信号
を入力端子２に入力した場合は、前記第２反転ゲート５
により第２ＡＮＤゲート６の他方の入力端子１８は、
“Ｈ”レベルになる。又、優先順位の高いＩ／Ｏユニッ
ト２２はＨＬＤ信号を出していないので、前記第１反転
ゲート４を介して、第２ＡＮＤゲート６の一方の入力端
子１７も“Ｈ”レベルとなる。よって、前記Ｆ／Ｆ８の
プリセット端子７（優先順位の高いＩ／Ｏユニット２
２）は“Ｈ”レベルになるので、このＦ／Ｆ８の出力端
子１２はデータ端子９のレベルをクロック信号の立ち上
がりで出力することができる。このことにより、優先順
位の低いＩ／Ｏユニット２３がバスの使用を要求する信
号が、第１ＡＮＤゲート１３を介して出力端子１６から
ＢＲＥＱ０信号としてパソコンに出力される。パソコン
はこのＢＲＥＱ０信号を受けてＩ／ＯユニットからのＨ
ＬＤ信号があったことを知りバスの使用を許可する信号
をＩ／Ｏユニット側に返送する。この返送信号は、優先
順位の高いＩ／Ｏユニット２２を経由して、優先順位の
低いＩ／Ｏユニット２３に送られる。
ユニット２２がバスの使用を要求していない場合に、優
先順位の低い方のＩ／Ｏユニット２３がＢＲＥＱ１信号
を入力端子２に入力した場合は、前記第２反転ゲート５
により第２ＡＮＤゲート６の他方の入力端子１８は、
“Ｈ”レベルになる。又、優先順位の高いＩ／Ｏユニッ
ト２２はＨＬＤ信号を出していないので、前記第１反転
ゲート４を介して、第２ＡＮＤゲート６の一方の入力端
子１７も“Ｈ”レベルとなる。よって、前記Ｆ／Ｆ８の
プリセット端子７（優先順位の高いＩ／Ｏユニット２
２）は“Ｈ”レベルになるので、このＦ／Ｆ８の出力端
子１２はデータ端子９のレベルをクロック信号の立ち上
がりで出力することができる。このことにより、優先順
位の低いＩ／Ｏユニット２３がバスの使用を要求する信
号が、第１ＡＮＤゲート１３を介して出力端子１６から
ＢＲＥＱ０信号としてパソコンに出力される。パソコン
はこのＢＲＥＱ０信号を受けてＩ／ＯユニットからのＨ
ＬＤ信号があったことを知りバスの使用を許可する信号
をＩ／Ｏユニット側に返送する。この返送信号は、優先
順位の高いＩ／Ｏユニット２２を経由して、優先順位の
低いＩ／Ｏユニット２３に送られる。
【００１０】
【効果】以上に説明したように、本発明によるインター
フェイス回路においては、優先度の高い方のＩ／Ｏユニ
ットがＢＲＥＱ信号を出力している間は、優先度の低い
方のＢＲＥＱ信号がパソコンに対して出力されることを
禁止するので、同時に２つ以上のＢＲＥＱ信号が重複し
てＣＰＵに出力されることがなくなり、パソコンが誤っ
たデータ処理をしないという効果がある。
フェイス回路においては、優先度の高い方のＩ／Ｏユニ
ットがＢＲＥＱ信号を出力している間は、優先度の低い
方のＢＲＥＱ信号がパソコンに対して出力されることを
禁止するので、同時に２つ以上のＢＲＥＱ信号が重複し
てＣＰＵに出力されることがなくなり、パソコンが誤っ
たデータ処理をしないという効果がある。
【図１】本発明によるインターフェイス回路の構成図で
ある。
ある。
【図２】従来のインターフェイス回路の構成図である。
１ 信号発生部 ２ 入力端子 ３ 入力端子 ４ 第１反転ゲート ５ 第２反転ゲート ６ 第２ＡＮＤゲート ７ プリセット端子 ８ Ｆ／Ｆ ９ データ入力端子 １０ クロック端子 １１ クリア端子 １２ データ出力端子 １３ 第１ＡＮＤゲート １４ 入力 １５ 入力 １６ 出力端子 １７ 入力 １８ 入力
Claims (1)
- 【請求項１】 パソコンに対するデータ転送要求信号を
優先順位に従って直列に接続した複数のＩ／Ｏユニット
において、前記優先順位の高い方のＩ／Ｏユニットのデ
ータ転送要求信号ラインを第１反転ゲートの入力に接続
し、この第１反転ゲート出力の一方のラインを第１ＡＮ
Ｄゲートの入力に接続すると共に、他方の出力ラインを
第２ＡＮＤゲート入力の一方に接続し、この第２ＡＮＤ
ゲートの出力をフリップフロップのプリセット端子に接
続し、前記第２ＡＮＤゲートの他方の入力に第２反転ゲ
ートの出力を接続し、この第２反転ゲートの入力に、優
先順位の低い方のＩ／Ｏユニットからのバスリクエスト
信号ラインを接続し、かつ、前記フリップフロップのク
リア端子を常時“Ｈ”に固定し、このフリップフロップ
のデータ端子に、前記優先順位の低いＩ／Ｏユニットの
入力端子からのバスリクエスト信号ラインを接続し、こ
のバスリクエスト信号のレベルによってフリップフロッ
プ出力のレベルを制御し、このフリップフロップの出力
を前記第１ＡＮＤゲートの他方の入力に接続し、前記第
１ＡＮＤゲートの出力をパソコン側への出力端子に接続
し、前記フリップフロップのプリセット端子を前記優先
順位の高い方のＩ／Ｏユニットのデータ転送要求信号を
反転したレベルと、このユニットより低い優先順位のＩ
／Ｏユニットのバスリクエスト信号を反転したレベルと
の論理和によって制御するようにし、前記優先順位の高
い方のＩ／Ｏユニットがデータ転送要求信号を出力して
いる間は、前記優先順位の低い方のＩ／Ｏユニットのデ
ータ転送要求信号がパソコンに対して出力することを禁
止するように構成したことを特徴とするインターフェイ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14806893A JP3275975B2 (ja) | 1993-06-18 | 1993-06-18 | インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14806893A JP3275975B2 (ja) | 1993-06-18 | 1993-06-18 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713919A JPH0713919A (ja) | 1995-01-17 |
| JP3275975B2 true JP3275975B2 (ja) | 2002-04-22 |
Family
ID=15444494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14806893A Expired - Fee Related JP3275975B2 (ja) | 1993-06-18 | 1993-06-18 | インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275975B2 (ja) |
-
1993
- 1993-06-18 JP JP14806893A patent/JP3275975B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713919A (ja) | 1995-01-17 |
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