JPH05347610A - バスインターフェース回路 - Google Patents
バスインターフェース回路Info
- Publication number
- JPH05347610A JPH05347610A JP15393292A JP15393292A JPH05347610A JP H05347610 A JPH05347610 A JP H05347610A JP 15393292 A JP15393292 A JP 15393292A JP 15393292 A JP15393292 A JP 15393292A JP H05347610 A JPH05347610 A JP H05347610A
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- Japan
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Abstract
(57)【要約】
【目的】 本発明は、パッケージ間の信号授受を行うた
めのパッケージ間の配線密度を半分にして信号授受を行
うことができるバスインターフェース回路を提供するこ
とを目的とする。 【構成】 信号授受を行う双方のパッケージ１０，２０
の一方のパッケージ１０には、アクティブＬバッファ１
１、及びアクティブＨバッファ１２を直列に接続し、も
う一方のパッケージ２０には、アクティブＨバッファ２
３、及びアクティブＬバッファ２４を直列に接続し、両
方のパッケージ１０，２０の各バッファ１１，１２、２
３，２４の接続点をバス接続した構成とし、パッケージ
１０の制御入力信号をＨとするときは、パッケージ２０
の制御入力信号をＬとし、パッケージ１０の制御入力信
号をＬとするときは、パッケージ２０の制御入力信号を
Ｈにして制御する。
めのパッケージ間の配線密度を半分にして信号授受を行
うことができるバスインターフェース回路を提供するこ
とを目的とする。 【構成】 信号授受を行う双方のパッケージ１０，２０
の一方のパッケージ１０には、アクティブＬバッファ１
１、及びアクティブＨバッファ１２を直列に接続し、も
う一方のパッケージ２０には、アクティブＨバッファ２
３、及びアクティブＬバッファ２４を直列に接続し、両
方のパッケージ１０，２０の各バッファ１１，１２、２
３，２４の接続点をバス接続した構成とし、パッケージ
１０の制御入力信号をＨとするときは、パッケージ２０
の制御入力信号をＬとし、パッケージ１０の制御入力信
号をＬとするときは、パッケージ２０の制御入力信号を
Ｈにして制御する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ搭載パッケージ
と未搭載パッケージとの信号授受等、パッケージ間の通
信をバスで構成する装置に関する。
と未搭載パッケージとの信号授受等、パッケージ間の通
信をバスで構成する装置に関する。
【０００２】近年、通信装置においては、主信号以外の
付加価値への要求が著しく増加し、それに応えるために
は、パッケージへのＣＰＵ搭載が必要不可欠となって来
ている。そのため、パッケージ間の通信が、データ・バ
ス、アドレス・バス等のバス構成となり、パッケージ間
配線の増加を招いている。それに伴い、バックボード
（Ｂ．Ｗ．Ｂ）の層数が増加しており、経済的にも改善
する必要がある。
付加価値への要求が著しく増加し、それに応えるために
は、パッケージへのＣＰＵ搭載が必要不可欠となって来
ている。そのため、パッケージ間の通信が、データ・バ
ス、アドレス・バス等のバス構成となり、パッケージ間
配線の増加を招いている。それに伴い、バックボード
（Ｂ．Ｗ．Ｂ）の層数が増加しており、経済的にも改善
する必要がある。
【０００３】
【従来の技術】図３により、従来例について説明する。
図３は従来におけるバスインターフェース回路例を示す
図である。
図３は従来におけるバスインターフェース回路例を示す
図である。
【０００４】従来の回路は、それぞれのパッケージ１
（３０），パッケージ２（４０）に負論理による伝送を
行うための出力用、入力用の素子ＮＯＴ回路３１，３
２，４１，４２を配置し、途中はバックボード５０を介
してバス接続し、Ｐｔ板のピン配線を一度行うと、入
力、出力は固定になっていた。
（３０），パッケージ２（４０）に負論理による伝送を
行うための出力用、入力用の素子ＮＯＴ回路３１，３
２，４１，４２を配置し、途中はバックボード５０を介
してバス接続し、Ｐｔ板のピン配線を一度行うと、入
力、出力は固定になっていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
このような構成で、パッケージ間をバックボードで結ぶ
場合、パッケージ間の情報量が多くなるとそれだけ配線
数が必要となってスペースをとり、それが大きな問題と
なっていた。
このような構成で、パッケージ間をバックボードで結ぶ
場合、パッケージ間の情報量が多くなるとそれだけ配線
数が必要となってスペースをとり、それが大きな問題と
なっていた。
【０００６】本発明は、係る問題を解決するためのもの
で、パッケージ間の情報量が多くなっても、スペースを
とらないバスインターフェース回路を提供することを目
的とする。
で、パッケージ間の情報量が多くなっても、スペースを
とらないバスインターフェース回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】図１は、本発明に係わる
バスインターフェース回路の原理構成図である。図中、
１０，２０はパッケージ、１２，２３はアクティブ”
Ｈ”イネーブル入力のスリーステイト制御バッファ（以
下アクティブＨバッファと称する）、１１，２４はアク
ティブ”Ｌ”イネーブル入力のスリーステイト制御バッ
ファ（以下アクティブＨバッファと称す）である。
バスインターフェース回路の原理構成図である。図中、
１０，２０はパッケージ、１２，２３はアクティブ”
Ｈ”イネーブル入力のスリーステイト制御バッファ（以
下アクティブＨバッファと称する）、１１，２４はアク
ティブ”Ｌ”イネーブル入力のスリーステイト制御バッ
ファ（以下アクティブＨバッファと称す）である。
【０００８】本発明は、パッケージ間の信号授受のため
のバスインターフェース回路において、一方のパッケー
ジ１（１０）には、アクティブ”Ｌ”バッファ１１と、
アクティブ”Ｈ”イネーブル入力バッファ１２を直列に
接続し、もう一方のパッケージ２（２０）には、アクテ
ィブ”Ｈ”バッファ２３と、アクティブ”Ｌ”バッファ
２４を直列に接続し、それぞれの該パッケージ１，２
（１０，２０）の各該スリーステート制御バッファ１
１，１２、２３，２４の接続点をバス接続する。
のバスインターフェース回路において、一方のパッケー
ジ１（１０）には、アクティブ”Ｌ”バッファ１１と、
アクティブ”Ｈ”イネーブル入力バッファ１２を直列に
接続し、もう一方のパッケージ２（２０）には、アクテ
ィブ”Ｈ”バッファ２３と、アクティブ”Ｌ”バッファ
２４を直列に接続し、それぞれの該パッケージ１，２
（１０，２０）の各該スリーステート制御バッファ１
１，１２、２３，２４の接続点をバス接続する。
【０００９】そして、該パッケージ１（１０）の制御信
号入力に”Ｈ”を入力するとき、該パッケージ２（２
０）の制御信号入力には”Ｌ”を入力するようにし、ま
た、該パッケージ１（１０）の制御信号入力に”Ｌ”を
入力するときには、該パッケージ２（２０）の制御信号
入力には”Ｈ”を入力するように構成することにより目
的を達成する。
号入力に”Ｈ”を入力するとき、該パッケージ２（２
０）の制御信号入力には”Ｌ”を入力するようにし、ま
た、該パッケージ１（１０）の制御信号入力に”Ｌ”を
入力するときには、該パッケージ２（２０）の制御信号
入力には”Ｈ”を入力するように構成することにより目
的を達成する。
【００１０】
【作用】本発明は、一方のパッケージ１（１０）には、
アクティブＬバッファ１１、及び、アクティブＨバッフ
ァ１２を直列に接続し、もう一方のパッケージ２０に
は、アクティブＨバッファ２３、及び、アクティブＬバ
ッファ２４を直列に接続する。
アクティブＬバッファ１１、及び、アクティブＨバッフ
ァ１２を直列に接続し、もう一方のパッケージ２０に
は、アクティブＨバッファ２３、及び、アクティブＬバ
ッファ２４を直列に接続する。
【００１１】そして、両方のパッケージ１０，２０の各
バッファ１１，１２、２３，２４の接続点をバス接続し
た構成にすることにより、パッケージ１（１０）の制御
信号に”Ｈ”を、同時にパッケージ２（２０）の制御信
号に”Ｌ”を与えると、図１の実線の流れの方向に信号
を送ることができる。そして、パッケージ１（１０）の
制御信号に”Ｌ”を、同時にパッケージ２（２０）の制
御信号に”Ｈ”を与えると、図１の点線の流れの方向に
信号を送ることができる。
バッファ１１，１２、２３，２４の接続点をバス接続し
た構成にすることにより、パッケージ１（１０）の制御
信号に”Ｈ”を、同時にパッケージ２（２０）の制御信
号に”Ｌ”を与えると、図１の実線の流れの方向に信号
を送ることができる。そして、パッケージ１（１０）の
制御信号に”Ｌ”を、同時にパッケージ２（２０）の制
御信号に”Ｈ”を与えると、図１の点線の流れの方向に
信号を送ることができる。
【００１２】このようにすることにより、パッケージ間
の１つのバスを双方向に使用することができるようにな
る。
の１つのバスを双方向に使用することができるようにな
る。
【００１３】
【実施例】次に、実施例について、図２を用いて説明す
る。図２は本発明に係わるバスインターフェース回路の
実施例である。
る。図２は本発明に係わるバスインターフェース回路の
実施例である。
【００１４】図中、図１と同じ符号は同じものを示し、
１１，１４，２１，２４はアクティブＬバッファ、１
２，１３，２２，２３はアクティブＨバッファ、５０は
バックボード、５１，５２はバックボードのバスライン
である。
１１，１４，２１，２４はアクティブＬバッファ、１
２，１３，２２，２３はアクティブＨバッファ、５０は
バックボード、５１，５２はバックボードのバスライン
である。
【００１５】図２は、図１におけるそれぞれのパッケー
ジの各バッファの接続回路に、相手側の各バッファの接
続回路を並列に接続して構成している。この構成におい
て、パッケージ１（１０）の制御入力に”Ｈ”を、同時
にパッケージ２（２０）の制御入力に”Ｌ”を与える
と、パッケージ１（１０）の信号がアクティブＨバッフ
ァ１２、バスライン５１、アクティブＨバッファ２３を
経て、パッケージ２（２０）に伝送される。と同時に、
パッケージ２（２０）の信号が、アクティブＨバッファ
２２、バスライン５２、アクティブＨバッファ１３を経
て、パッケージ１（１０）に伝送される。
ジの各バッファの接続回路に、相手側の各バッファの接
続回路を並列に接続して構成している。この構成におい
て、パッケージ１（１０）の制御入力に”Ｈ”を、同時
にパッケージ２（２０）の制御入力に”Ｌ”を与える
と、パッケージ１（１０）の信号がアクティブＨバッフ
ァ１２、バスライン５１、アクティブＨバッファ２３を
経て、パッケージ２（２０）に伝送される。と同時に、
パッケージ２（２０）の信号が、アクティブＨバッファ
２２、バスライン５２、アクティブＨバッファ１３を経
て、パッケージ１（１０）に伝送される。
【００１６】逆に、パッケージ１（１０）の制御入力
に”Ｌ”を、同時にパッケージ２（２０）の制御入力
に”Ｈ”を与えると、パッケージ１（１０）の信号がア
クティブＬバッファ１４、バスライン５２、アクティブ
Ｌバッファ２１を経て、パッケージ２（２０）に伝送さ
れる。と同時に、パッケージ２（２０）の信号が、アク
ティブＬバッファ２４、バスライン５１、アクティブＬ
バッファ１１を経て、パッケージ１（１０）に伝送され
る。
に”Ｌ”を、同時にパッケージ２（２０）の制御入力
に”Ｈ”を与えると、パッケージ１（１０）の信号がア
クティブＬバッファ１４、バスライン５２、アクティブ
Ｌバッファ２１を経て、パッケージ２（２０）に伝送さ
れる。と同時に、パッケージ２（２０）の信号が、アク
ティブＬバッファ２４、バスライン５１、アクティブＬ
バッファ１１を経て、パッケージ１（１０）に伝送され
る。
【００１７】即ち、制御信号の与え方によって信号は何
れかのバスライン５１，５２を通過して相手側に伝送さ
れる。ここで、パッケージ１０，２０をバックボード５
０に実装すると、例えば、一方のパッケージ１０の制御
信号入力ラインにはパッケージ５０側から抵抗を介して
＋５Ｖが印加され（”Ｈ”）、もう一方のパッケージ２
０の制御信号入力ラインにはアース（”Ｌ”）が加わる
ように構成しておくこともできる。
れかのバスライン５１，５２を通過して相手側に伝送さ
れる。ここで、パッケージ１０，２０をバックボード５
０に実装すると、例えば、一方のパッケージ１０の制御
信号入力ラインにはパッケージ５０側から抵抗を介して
＋５Ｖが印加され（”Ｈ”）、もう一方のパッケージ２
０の制御信号入力ラインにはアース（”Ｌ”）が加わる
ように構成しておくこともできる。
【００１８】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、パッケージの入出用ピンを入力用、出力用の
どちらにでも設定できる構造のパッケージ間同士をバッ
クボードで結ぶことができる等、制約が少なくなり、作
業の効率がよくなる。
とにより、パッケージの入出用ピンを入力用、出力用の
どちらにでも設定できる構造のパッケージ間同士をバッ
クボードで結ぶことができる等、制約が少なくなり、作
業の効率がよくなる。
【００１９】多数の同じパッケージで装置を構成するよ
うな場合、従来は、例えば、ピン１は入力用、ピン２は
出力用等固定しているため、バックボードではパッケー
ジ間のバスを交差させなければならなかったが、入力
用、出力用のどちらにで使用可能となるので、バックボ
ード上での信号線の交差が避けやすくすることができる
ことから、バックボードの層数を少なくすることがで
き、コストダウンが図れる。
うな場合、従来は、例えば、ピン１は入力用、ピン２は
出力用等固定しているため、バックボードではパッケー
ジ間のバスを交差させなければならなかったが、入力
用、出力用のどちらにで使用可能となるので、バックボ
ード上での信号線の交差が避けやすくすることができる
ことから、バックボードの層数を少なくすることがで
き、コストダウンが図れる。
【００２０】また、バックボードの層数を少なくするこ
とができることにより、バス間の誤接続防止にも役立つ
ことになる。
とができることにより、バス間の誤接続防止にも役立つ
ことになる。
【図１】本発明のバスインターフェース回路の原理構成
図である。
図である。
【図２】本発明のバスインターフェース回路の実施例で
ある。
ある。
【図３】従来のバスインターフェース回路例である。
１０，２０，３０，４０ パッケージ １１，１４，２１，２４ アクティブ”Ｌ”イネー
ブル入力スリーステート制御バッファ（アクティブＬバ
ッファ） １２，１３，２２，２３ アクティブ”Ｈ”イネー
ブル入力スリーステート制御バッファ（アクティブＨバ
ッファ） ３１，３２，４１，４２ ＮＯＴ回路 ５０ バックボード（Ｂ．Ｗ．
Ｂ） ５１，５２ バスライン
ブル入力スリーステート制御バッファ（アクティブＬバ
ッファ） １２，１３，２２，２３ アクティブ”Ｈ”イネー
ブル入力スリーステート制御バッファ（アクティブＨバ
ッファ） ３１，３２，４１，４２ ＮＯＴ回路 ５０ バックボード（Ｂ．Ｗ．
Ｂ） ５１，５２ バスライン
Claims (1)
- 【請求項１】 パッケージ間の信号授受のためのバスイ
ンターフェース回路において、 一方のパッケージ１（１０）には、アクティブ”Ｌ”イ
ネーブル入力スリーステート制御バッファ（１１）と、
アクティブ”Ｈ”イネーブル入力スリーステート制御バ
ッファ（１２）を直列に接続し、 もう一方のパッケージ２（２０）には、アクティブ”
Ｈ”イネーブル入力スリーステート制御バッファ（２
３）と、アクティブ”Ｌ”イネーブル入力スリーステー
ト制御バッファ（２４）を直列に接続し、 それぞれの該パッケージ１，２（１０，２０）の各該ス
リーステート制御バッファ（１１，１２、２３，２４）
の接続点をバス接続し、 該パッケージ１（１０）の制御信号入力に”Ｈ”を入力
するとき、該パッケージ２（２０）の制御信号入力に
は”Ｌ”を入力し、 該パッケージ１（１０）の制御信号入力に”Ｌ”を入力
するとき、該パッケージ２（２０）の制御信号入力に
は”Ｈ”を入力するように構成することを特徴とするバ
スインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15393292A JPH05347610A (ja) | 1992-06-15 | 1992-06-15 | バスインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15393292A JPH05347610A (ja) | 1992-06-15 | 1992-06-15 | バスインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347610A true JPH05347610A (ja) | 1993-12-27 |
Family
ID=15573235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15393292A Withdrawn JPH05347610A (ja) | 1992-06-15 | 1992-06-15 | バスインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347610A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157230A (ja) * | 2004-11-26 | 2006-06-15 | Asuka Electron Kk | データ搬送回路 |
-
1992
- 1992-06-15 JP JP15393292A patent/JPH05347610A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157230A (ja) * | 2004-11-26 | 2006-06-15 | Asuka Electron Kk | データ搬送回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |