JPS6280752A - Ｃｐｕの割込制御装置 - Google Patents
Ｃｐｕの割込制御装置Info
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- JPS6280752A JPS6280752A JP22225385A JP22225385A JPS6280752A JP S6280752 A JPS6280752 A JP S6280752A JP 22225385 A JP22225385 A JP 22225385A JP 22225385 A JP22225385 A JP 22225385A JP S6280752 A JPS6280752 A JP S6280752A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル回路におけるマイクロプロセッ
サの割込制御装置に関するものである。
サの割込制御装置に関するものである。
第３図は、例えばインテルマイクロシステムコンポーネ
ンツ ハンドブック（Ｉｎｔｅｌ Ｍｉａｒｏ −ｓｙ
ｓｔｅｍＣｏｍｐｏｎｅｎｔｓ Ｈａｎｄ Ｂｏｏｋ
（Ｉｎｔａ１社発行、１９８５．６−４８〜６−８４
頁））に示された従来の割込制御装置の一例を示す回路
図である。図において、１は中央処理素子（以下、ＣＰ
Ｕと呼ぶ）、２は割込要求（以下、ＩＮＴと呼ぶ）発生
信号及び割込応答（以下、ＩＮＴＡと呼ぶ）信号を受信
可能な、例えば汎用の８２７４（ＭＰＳＣ）ＬＳＩ等な
どの通信用ＬＳＩ、３はＩＮＴ信号ライン、４はＩ Ｎ
ＴＡ信号ラインである。
ンツ ハンドブック（Ｉｎｔｅｌ Ｍｉａｒｏ −ｓｙ
ｓｔｅｍＣｏｍｐｏｎｅｎｔｓ Ｈａｎｄ Ｂｏｏｋ
（Ｉｎｔａ１社発行、１９８５．６−４８〜６−８４
頁））に示された従来の割込制御装置の一例を示す回路
図である。図において、１は中央処理素子（以下、ＣＰ
Ｕと呼ぶ）、２は割込要求（以下、ＩＮＴと呼ぶ）発生
信号及び割込応答（以下、ＩＮＴＡと呼ぶ）信号を受信
可能な、例えば汎用の８２７４（ＭＰＳＣ）ＬＳＩ等な
どの通信用ＬＳＩ、３はＩＮＴ信号ライン、４はＩ Ｎ
ＴＡ信号ラインである。
また第４図は他の従来例を示すブロック図であり、例え
ば′８５三菱半導体データブック・マイクロプロセッサ
編（（株）誠文堂新光社、Ｓ５９．１２゜１０発行、４
−９０〜４−１０３頁）に示された従来の割込制御装置
の一例を示す。図において、１はＣＰＵ、５はＩＮＴ信
号発生及びＪＮＴＡ信号受信可能な、例えば、汎用の８
２５９ＬＳＩ等などのマスタＬＳＩ、６はこのマスタＬ
ＳＩ５と同種の汎用ＬＳＩを用いたスレーブＬＳＩであ
る。７はこのスレーブＬＳＩ６が発生するＩＮＴ信号ラ
イン、８はマスタＬＳＩ５が発生するＩＮＴ信号ライン
、９はマスタＬＳＩ５、スレーブＩ、ＳＩ５に平等に受
信されるＩＮＴＡ信号ラインである。
ば′８５三菱半導体データブック・マイクロプロセッサ
編（（株）誠文堂新光社、Ｓ５９．１２゜１０発行、４
−９０〜４−１０３頁）に示された従来の割込制御装置
の一例を示す。図において、１はＣＰＵ、５はＩＮＴ信
号発生及びＪＮＴＡ信号受信可能な、例えば、汎用の８
２５９ＬＳＩ等などのマスタＬＳＩ、６はこのマスタＬ
ＳＩ５と同種の汎用ＬＳＩを用いたスレーブＬＳＩであ
る。７はこのスレーブＬＳＩ６が発生するＩＮＴ信号ラ
イン、８はマスタＬＳＩ５が発生するＩＮＴ信号ライン
、９はマスタＬＳＩ５、スレーブＩ、ＳＩ５に平等に受
信されるＩＮＴＡ信号ラインである。
次に動作について説明する。第３図においてディージチ
ェン接続されている通信用ＬＳＩ２からＣＰＵ１に対し
てＩＮＴ信号を発生すると、ＣＰＵ１はＩＮＴＡ信号ラ
イン４からＩＮＴＡ信号を返す。ここで、３つの通信用
ＬＳＩ２の各素子間には上記ＩＮＴＡ信号に対し、プラ
イオリティ−（侵先順位）が割り付けられている。また
、このうち最もプライオリティ−の高い通信用ＬＳＩ２
のＩＰＩ端子には”Ｌ”が入力されており、さらにその
ＩＰＯ端子は次にプライオリティ−の高い通信用ＬＳＩ
２のＩＰＩ端子に接続され、これら接続が続（、ＩＰＩ
が”Ｌ”となるのは自ＬＳＩがその時の最高のプライオ
リティ−権があることを宣言している。従って、ＣＰＵ
ＩのＩ ＮＴＡ信号に対し、その時ＩＮＴ信号を発生し
た通信用ＬＳＩ２の内最もブライオリティーの高い素子
（通信用ＬＳＩ２）だけがＣＰＵＩに応答することがで
きるわけである。
ェン接続されている通信用ＬＳＩ２からＣＰＵ１に対し
てＩＮＴ信号を発生すると、ＣＰＵ１はＩＮＴＡ信号ラ
イン４からＩＮＴＡ信号を返す。ここで、３つの通信用
ＬＳＩ２の各素子間には上記ＩＮＴＡ信号に対し、プラ
イオリティ−（侵先順位）が割り付けられている。また
、このうち最もプライオリティ−の高い通信用ＬＳＩ２
のＩＰＩ端子には”Ｌ”が入力されており、さらにその
ＩＰＯ端子は次にプライオリティ−の高い通信用ＬＳＩ
２のＩＰＩ端子に接続され、これら接続が続（、ＩＰＩ
が”Ｌ”となるのは自ＬＳＩがその時の最高のプライオ
リティ−権があることを宣言している。従って、ＣＰＵ
ＩのＩ ＮＴＡ信号に対し、その時ＩＮＴ信号を発生し
た通信用ＬＳＩ２の内最もブライオリティーの高い素子
（通信用ＬＳＩ２）だけがＣＰＵＩに応答することがで
きるわけである。
次に第４図において、マスタＬＳＩ５のＩＩＩＪ込要因
としてスレーブＬＳＩ６が接続されるカスケード接続で
構成されている。今、スレーブＬＳＩ６がＩＮＴ信号を
発生せず、マスクＬＳＩ５の他の割込要因のためにＩＮ
Ｔ信号を発生したとすると、ＣＰＵＩはこれに対しＩＮ
ＴＡ信号を返す。
としてスレーブＬＳＩ６が接続されるカスケード接続で
構成されている。今、スレーブＬＳＩ６がＩＮＴ信号を
発生せず、マスクＬＳＩ５の他の割込要因のためにＩＮ
Ｔ信号を発生したとすると、ＣＰＵＩはこれに対しＩＮ
ＴＡ信号を返す。
マスクＬＳＩ５はスレーブＬＳＩ５からのＩＮＴ信号発
生ではないことを判断し、２回目のＩ ＮＴＡ信号に対
し割込要因に対するベクタアドレス情報をデータバスへ
出力し、ＣＰＵ１に知らせる。
生ではないことを判断し、２回目のＩ ＮＴＡ信号に対
し割込要因に対するベクタアドレス情報をデータバスへ
出力し、ＣＰＵ１に知らせる。
ここで、もし、スレーブＬＳＩ５がｌＮＴｉ発生し、そ
れに対するＩ ＮＴＡ信号が返されてきた時ｆｌマスク
ＬＳＩ５はスレーブＬＳＩ５に対するＩ ＮＴＡ信号で
あることを判断し、最初のＩＮＴＡ信号受信後、カスケ
ードアドレス（ＣＡＳＯ〜２）をスレーブＬＳＩ１３に
対し流す、スレーブＬＳＩ６はこれにより自ＬＳＩだと
判断し、２回目のＩＮＴＡ信号に対しペクタアドレス情
報ヲデータバスヘ出力し、ＣＰＵＩに知らせる。
れに対するＩ ＮＴＡ信号が返されてきた時ｆｌマスク
ＬＳＩ５はスレーブＬＳＩ５に対するＩ ＮＴＡ信号で
あることを判断し、最初のＩＮＴＡ信号受信後、カスケ
ードアドレス（ＣＡＳＯ〜２）をスレーブＬＳＩ１３に
対し流す、スレーブＬＳＩ６はこれにより自ＬＳＩだと
判断し、２回目のＩＮＴＡ信号に対しペクタアドレス情
報ヲデータバスヘ出力し、ＣＰＵＩに知らせる。
従来のＣＰＵの割込制御装置は以上のように構成されて
いるので、通信用ＬＳＩのグループ又はマスク、スレー
ブＬＳＩのグループとしては各々ｌＣＰＵに接続できる
が、通信用とマスク、スレーブのＬＳＩをＩｃＰＵに接
続し、それら両者のＬＳＩから割込要求信号全発生した
場合、両者とも自分の割込要求信号に対する割込応答信
号と判断してしまい、正常動作を期待できず、この両者
−１ｌｃＰＵで制御しなくてはならない場合１通信用Ｌ
ＳＩを割込モードではなくポーリングモードで使用すれ
ば可能であるが、このポーリングモードではＳ／Ｗによ
り周期的に通信用ＬＳＩの要求ステータスをチェックし
、この要求ステータスを立てていれば、ＣＰＵが通信号
ＬＳＩと会話をするという方式であり、この方式では応
答時間の問題となる所には使用できず、８／Ｗにも負担
をかけるなどの問題点があった。
いるので、通信用ＬＳＩのグループ又はマスク、スレー
ブＬＳＩのグループとしては各々ｌＣＰＵに接続できる
が、通信用とマスク、スレーブのＬＳＩをＩｃＰＵに接
続し、それら両者のＬＳＩから割込要求信号全発生した
場合、両者とも自分の割込要求信号に対する割込応答信
号と判断してしまい、正常動作を期待できず、この両者
−１ｌｃＰＵで制御しなくてはならない場合１通信用Ｌ
ＳＩを割込モードではなくポーリングモードで使用すれ
ば可能であるが、このポーリングモードではＳ／Ｗによ
り周期的に通信用ＬＳＩの要求ステータスをチェックし
、この要求ステータスを立てていれば、ＣＰＵが通信号
ＬＳＩと会話をするという方式であり、この方式では応
答時間の問題となる所には使用できず、８／Ｗにも負担
をかけるなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、干渉する割込要求発生及び割込応答入力可
能なＬＳＩを複数個備えるとともに、それらをｌＣＰＵ
の管理下に構成することを可能にし、応答時間の問題に
な−る装置にも使用できるＣＰＵの割込制御装置を得る
ことを目的とする。
れたもので、干渉する割込要求発生及び割込応答入力可
能なＬＳＩを複数個備えるとともに、それらをｌＣＰＵ
の管理下に構成することを可能にし、応答時間の問題に
な−る装置にも使用できるＣＰＵの割込制御装置を得る
ことを目的とする。
この発明に係る割込制御装置は１通信用ＬＳＩをマスタ
ＬＳＩの一割込要因として接続し、ＩＮＴＡ信号に対し
マスタＬＳＩが出力するカスケードアドレス情報２を受
けて、通信用Ｌ８ ＩＫ対するものか判断し１通信用Ｌ
ＳＩに対するものでなければ。
ＬＳＩの一割込要因として接続し、ＩＮＴＡ信号に対し
マスタＬＳＩが出力するカスケードアドレス情報２を受
けて、通信用Ｌ８ ＩＫ対するものか判断し１通信用Ｌ
ＳＩに対するものでなければ。
その通信用ＬＳＩに対しＩ ＮＴＡ信号を返さず。
もし通信用ＬＳＩに対するものであればその通信用ＬＳ
Ｉ１７１：ｊＮＴＡ信号を返すようにしたものである。
Ｉ１７１：ｊＮＴＡ信号を返すようにしたものである。
この発明におけるＣＰＵの割込制御装置は、カスケード
アドレス情報を受けて通信用ＬＳＩのＩＮＴ信号に対す
るＩＮＴＡ信号かどうか判断し、制御することにより一
１干渉する割込要求発生及び割込応答入力可能なＬＳ
Ｉ’ｉ同一〇ＰＵの管理下に配置して構成することを可
能にする。
アドレス情報を受けて通信用ＬＳＩのＩＮＴ信号に対す
るＩＮＴＡ信号かどうか判断し、制御することにより一
１干渉する割込要求発生及び割込応答入力可能なＬＳ
Ｉ’ｉ同一〇ＰＵの管理下に配置して構成することを可
能にする。
以下、この発明の一実施例を図について説明する。第１
図において％ １はＣＰＵ、２は例えば汎用８２７４Ｌ
Ｓ Ｉなどの通信用ＬＳＩ（第２の割込処理回路）、３
はこの通信用ＬＳＩ２が発生するＩＮＴ信号ライン、４
は通信用ＬＳＩ２へのＩＮＴＡ信号ライン、５は汎用の
８２５９ＬＳＩナトノマスクＬＳＩ（第１の割込処理回
路）、６は汎用８２５９ＬＳＩなどのスレーブＬＳＩ（
スレーブ回路）、７はスレーブＬＳＩ５が発生するＩＮ
Ｔ信号ライン、８はマスタＬＳＩ５が発生するＩＮＴ信
号ライン、９はＣＰＵＩが出力するＩＮＴＡ信号ライン
、１０はマスクＬＳＩ５がカスケードアドレス情報を出
力するカスケードアドレスライン、１１はこの発明の特
徴を示す割込制御回路である。第２図はこの割込制御回
路１１の内部構成を示す回路図であり、図において、１
２はマスタＬＳＩ５が発生するカスケードアドレス情報
を受ける判別ロジック、１３はＩＮＴ＾信号を判別ロジ
ック１２の出力条件で制御する゛制御ロジックである。
図において％ １はＣＰＵ、２は例えば汎用８２７４Ｌ
Ｓ Ｉなどの通信用ＬＳＩ（第２の割込処理回路）、３
はこの通信用ＬＳＩ２が発生するＩＮＴ信号ライン、４
は通信用ＬＳＩ２へのＩＮＴＡ信号ライン、５は汎用の
８２５９ＬＳＩナトノマスクＬＳＩ（第１の割込処理回
路）、６は汎用８２５９ＬＳＩなどのスレーブＬＳＩ（
スレーブ回路）、７はスレーブＬＳＩ５が発生するＩＮ
Ｔ信号ライン、８はマスタＬＳＩ５が発生するＩＮＴ信
号ライン、９はＣＰＵＩが出力するＩＮＴＡ信号ライン
、１０はマスクＬＳＩ５がカスケードアドレス情報を出
力するカスケードアドレスライン、１１はこの発明の特
徴を示す割込制御回路である。第２図はこの割込制御回
路１１の内部構成を示す回路図であり、図において、１
２はマスタＬＳＩ５が発生するカスケードアドレス情報
を受ける判別ロジック、１３はＩＮＴ＾信号を判別ロジ
ック１２の出力条件で制御する゛制御ロジックである。
次に、動作を第１図、第２図を参照の上説明する。第１
図において、ＣＰＵ１はマスタＬＳＩ５からのみＩＮＴ
信号を受ける。従って、スレーブ６、または通信用ＬＳ
Ｉ２から各ＩＮＴ信号ライン７．３を介して入力される
ＩＮＴ信号は単なる。
図において、ＣＰＵ１はマスタＬＳＩ５からのみＩＮＴ
信号を受ける。従って、スレーブ６、または通信用ＬＳ
Ｉ２から各ＩＮＴ信号ライン７．３を介して入力される
ＩＮＴ信号は単なる。
マスタＬＳＩ５の一割込要因として機能する。
今、通信用ＬＳＩ２以外の要因によりＩＮＴ信号が発生
するとＣＰＵ１からＩＮＴＡ信号ライン９を介して受信
される最初のＩＮＴＡ信号に対し、マスクＬＳＩ５は通
信用ＬＳＩ２用のカスケードアドレス情報を出力しない
。従って、第２図の割込制御回路１１における通信用Ｌ
ＳＩ２のカスケードアドレス情報を゛判別する判別ロジ
ック１２′は一致信号を出力せず５通信用ＬＳＩ２への
ＩＮＴＡ信号も出力されない。
するとＣＰＵ１からＩＮＴＡ信号ライン９を介して受信
される最初のＩＮＴＡ信号に対し、マスクＬＳＩ５は通
信用ＬＳＩ２用のカスケードアドレス情報を出力しない
。従って、第２図の割込制御回路１１における通信用Ｌ
ＳＩ２のカスケードアドレス情報を゛判別する判別ロジ
ック１２′は一致信号を出力せず５通信用ＬＳＩ２への
ＩＮＴＡ信号も出力されない。
ここで、もし通信用ＬＳＩ２の要因にょクエＮＴ信号が
発生すると、ＣＰ［Ｊｌから入力する最初のＩ ＮＴＡ
信号に対し、マスクＬＳＩ５は通信用ＬＳＩ２用のカス
ケードアドレス情報を出力し、その情報によって判別ロ
ジック１２は一致信号を出力する。従って、ＩＮＴＡ信
号ライン９からのＩＮＴＡ信号は通信用ＬＳＩ２へのＩ
ＮＴＡ信号ライン４に出力され、また通信用ＬＳＩ２は
この信号に対応して２回目のＩＮＴＡ信号出カ時に。
発生すると、ＣＰ［Ｊｌから入力する最初のＩ ＮＴＡ
信号に対し、マスクＬＳＩ５は通信用ＬＳＩ２用のカス
ケードアドレス情報を出力し、その情報によって判別ロ
ジック１２は一致信号を出力する。従って、ＩＮＴＡ信
号ライン９からのＩＮＴＡ信号は通信用ＬＳＩ２へのＩ
ＮＴＡ信号ライン４に出力され、また通信用ＬＳＩ２は
この信号に対応して２回目のＩＮＴＡ信号出カ時に。
ペクタアドレス情報をデータラインに出力し、ＣＰＵ１
と交信する。
と交信する。
なお、上記の実施例では通信用ＬＳＩ２を１個備えた場
合について説明したが、通信用り、ＳＩ２を複数個備え
てディージチェーン接続してもよく、又それら素子も８
２７４等の集積回路でなくてもよく、ディスクリート回
路で構成してもよい。
合について説明したが、通信用り、ＳＩ２を複数個備え
てディージチェーン接続してもよく、又それら素子も８
２７４等の集積回路でなくてもよく、ディスクリート回
路で構成してもよい。
以上のように、この発明によれば、マスクＬＳＩが出力
するカスケードアドレスを取り込み割込要因を判断し、
ＩＮＴＡ信号を目的ＬＳＩに出力するか否かを決定する
よう構成したので、干渉する割込要求発生及び割込応答
入力可能ｆｉＬｓＩｉ同−ＣＰＵの管理下の元に複数個
配置可能となり、またこの回路を使用した装置は応答速
度を気にすることなく、特にソフトウェア上の制約も付
けずに装置構成できる効果がある。
するカスケードアドレスを取り込み割込要因を判断し、
ＩＮＴＡ信号を目的ＬＳＩに出力するか否かを決定する
よう構成したので、干渉する割込要求発生及び割込応答
入力可能ｆｉＬｓＩｉ同−ＣＰＵの管理下の元に複数個
配置可能となり、またこの回路を使用した装置は応答速
度を気にすることなく、特にソフトウェア上の制約も付
けずに装置構成できる効果がある。
第１図はこの発明の一実施例によるＣＰＵの割込制御装
置ｘｔを示すブロック図、第２図は第１図の割込制御回
路の内部回路図、第３図は従来のディージチェーン接続
におけるＣＰＵの割込制御装置を示すブロック図、第４
図は従来のカスケード接続におけるＣＰＵの割込制御装
置を示すブロック図である。 図において、１はＣＰＵ、２は通信用ＬＳＩ（第２の割
込処理回路）、５はマスタＬＳＩ（・第１の割込処理回
路）、６はスレーブＬＳＩ（スレーブ回路）、１１は割
込制御回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 ６：スレー７ＬＳＩ（スレーフ′口洛）１１：割込制御
［］終 第２図 第３図 第４図
置ｘｔを示すブロック図、第２図は第１図の割込制御回
路の内部回路図、第３図は従来のディージチェーン接続
におけるＣＰＵの割込制御装置を示すブロック図、第４
図は従来のカスケード接続におけるＣＰＵの割込制御装
置を示すブロック図である。 図において、１はＣＰＵ、２は通信用ＬＳＩ（第２の割
込処理回路）、５はマスタＬＳＩ（・第１の割込処理回
路）、６はスレーブＬＳＩ（スレーブ回路）、１１は割
込制御回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 ６：スレー７ＬＳＩ（スレーフ′口洛）１１：割込制御
［］終 第２図 第３図 第４図
Claims (1)
- 少なくとも一回以上のスレーブ回路がカスケード接続さ
れ、かつＣＰＵに対しマスタとして割込要求する第１の
割込処理回路と、前記第１の割込処理回路に対して割込
要求を行ない、かつ少なくとも１回路以上がデイージチ
エーン接続される第２の割込処理回路と、前記第１の割
込処理回路からカスケード接続され、かつカスケードア
ドレスデータを受けることにより前記第２の割込処理回
路から前記第１の割込処理回路への割込要求を有効また
は無効となるよう制御する割込制御回路とを備えたＣＰ
Ｕの割込制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22225385A JPS6280752A (ja) | 1985-10-04 | 1985-10-04 | Ｃｐｕの割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22225385A JPS6280752A (ja) | 1985-10-04 | 1985-10-04 | Ｃｐｕの割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6280752A true JPS6280752A (ja) | 1987-04-14 |
Family
ID=16779494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22225385A Pending JPS6280752A (ja) | 1985-10-04 | 1985-10-04 | Ｃｐｕの割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109513A (en) * | 1988-05-24 | 1992-04-28 | Fanuc Ltd. | Interrupt control circuit for multi-master bus |
-
1985
- 1985-10-04 JP JP22225385A patent/JPS6280752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109513A (en) * | 1988-05-24 | 1992-04-28 | Fanuc Ltd. | Interrupt control circuit for multi-master bus |
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