JP2002024161A - Ｐｃｉエージェント集積回路及びその通信方法 - Google Patents

Abstract

(57)【要約】 【課題】 内蔵されるＰＣＩエージェントの数量に制限
がなく、後から追加及び置き換えが容易で、全体の回路
規模を小さくすることができ、しかも信号線の伝播遅延
を小さくするようにレイアウト設計することが容易なＰ
ＣＩエージェント集積回路及びその通信方法を提供す
る。 【解決手段】 複数のＰＣＩエージェント２〜４に共通
的に使用される１つのＰＣＩバス制御部５と、各々のＰ
ＣＩエージェントの機能制御部７〜９と、共通的な使用
を目的としてこれらの間に接続される内部共通バス６と
から構成される。これによりＰＣＩエージェントの構成
の変更、もしくは新規に追加する際の設計変更が容易と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＣＩ（Ｐｅｒｉｐ
ｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎ
ｅｃｔ）エージェント集積回路及びその通信方法に関
し、特に単一の集積回路に複数のＰＣＩエージェントを
構成するマルチファンクション構成におけるＰＣＩエー
ジェント集積回路及びその通信方法に関する。

【０００２】

【従来の技術】ＰＣＩでは、規定したバスに接続される
デバイスをＰＣＩエージェントと呼び、そのバスには複
数のＰＣＩエージェントが接続可能であり、ＰＣＩエー
ジェント同士の相互間データ通信を可能とする。一般的
には、１つのＰＣＩエージェントは図５の従来の一般的
なＰＣＩエージェントの構成図に示すように、単一の集
積回路１００に集積される。ＰＣＩエージェント１０２
は、１つのＰＣＩバス制御部１０３と、専用バス１０５
で接続された１つの機能制御部１０４とを含む。ＰＣＩ
バス制御部１０３は、ＰＣＩバス１０１の規格を含み、
専用バス１０５で接続された機能制御部１０４とＰＣＩ
バス１０１とのデータ通信の際にどのような手段で転送
するかを規定している信号とプロトコルを管理する。機
能制御部１０４では、設計された機能を実施するために
必要な、メモリや外部信号を制御する回路などを含む。

【０００３】しかし、ＰＣＩバス１０１に接続できる集
積回路の数は電気的に規定されているため、前述した単
一の集積回路に１つのＰＣＩエージェントを構成する場
合、ＰＣＩバスに接続できるＰＣＩエージェントの数が
限られてしまう。この解決策として、急速に進歩してい
る近年の集積回路における集積技術を活用して、単一の
集積回路に複数のＰＣＩエージェントを集積する方法が
ある。つまり、複数のＰＣＩエージェントを集積回路内
部で接続し、ＰＣＩバスへは電気的に単一の集積回路が
接続することになる。これによってＰＣＩバスに接続出
来るＰＣＩエージェントの数を増やすことが出来る。こ
の単一の集積回路に、複数のＰＣＩエージェントが構成
されることを「マルチファンクション構成」と呼ぶ。

【０００４】さて、前述したマルチファンクション構成
における従来技術は、それぞれのＰＣＩエージェントの
回路構成と接続する内部バスの違いから図６と図７の２
種類の方法がある。図６は従来技術の複数のＰＣＩエー
ジェントを構成する第１の例示的な構成図、図７は同複
数のＰＣＩエージェントを構成する第２の例示的な構成
図である。

【０００５】従来技術の図６は、集積回路２００の内部
に３つのＰＣＩエージェント２０３〜２０５を構成する
例示的なマルチファンクション構成を示している。夫々
のＰＣＩエージェント２０３〜２０５のＰＣＩバス制御
部２０６〜２０８は、ＰＣＩバス２０１に接続された集
積回路２００の内部の内部ＰＣＩバス２０２に接続さ
れ、集積回路２００の内部に複数のＰＣＩエージェント
２０３〜２０５を構成している。この構成は、従来の単
一の集積回路に構成されたＰＣＩエージェントを内部Ｐ
ＣＩバス２０２に接続するもので、複数のＰＣＩエージ
ェントを構成する工程が容易である長所がある。しか
し、この構成手段の場合には、以下に説明する２つの短
所がある。

【０００６】１つ目は、図６に示すように、個々のＰＣ
Ｉエージェント２０３〜２０５は必ずＰＣＩバス制御部
２０６〜２０８を持つが、これはかなり重複した回路と
言える。つまり、ＰＣＩバス制御部２０６〜２０８に
は、個々の機能制御部に接続する専用バスを制御する回
路を除く以外は、ほとんど同じ回路が使用されている。
集積回路は常に限られたスペースなかで回路を集積する
ため、重複するような回路は極力に省くように設計する
ことが望ましい。

【０００７】もう１つの短所は、ＰＣＩバス２０１に直
接的に接続された内部ＰＣＩバス２０２に接続すること
で、集積回路２００上に回路の配置を行うレイアウト設
計が非常に困難になることである。通常、集積回路上へ
の回路の配置を行うレイアウト設計は、外部のバスに接
続する集積回路の端子とその端子に接続される集積回路
内部の回路は、極力近くに配置するように行われる。こ
れは、集積回路の端子とそれに接続される回路との間の
信号線が短くすることで伝播遅延を小さくすることにあ
る。しかし、従来技術の図６では、ＰＣＩエージェント
２０３〜２０５の数が増えるにしたがって、幾つかのＰ
ＣＩバス制御部２０６〜２０８は、ＰＣＩバス２０１に
接続する集積回路２００の端子から遠く配置されること
になり、ＰＣＩバス制御部２０６〜２０８とＰＣＩバス
２０１と直接に接続している内部ＰＣＩバス２０２にお
ける伝搬遅延が大きくなってしまう問題が発生する。こ
のため、従来技術の図６による構成手段では、レイアウ
ト設計が非常に困難なものとなってしまう。

【０００８】一方、従来技術の図７は、前述した従来技
術の図６での２つの短所を解決したものである。ここで
も従来技術の図６と同様に３つのＰＣＩエージェントを
構成したマルチファンクション構成を例に説明する。

【０００９】集積回路３００は３つのＰＣＩエージェン
ト３０２〜３０４の共通的なＰＣＩバス制御部３０５を
含み、ＰＣＩエージェント３０２の機能制御部３０９
と、ＰＣＩエージェント３０３の機能制御部３１０と、
ＰＣＩエージェント３０４の機能制御部３１１とは専用
バス３０６〜３０８で接続される。さらにＰＣＩバス制
御部３０５は、ＰＣＩバス３０１と直接に接続されてお
り、それぞれのＰＣＩエージェント３０２〜３０４の機
能制御部３０９〜３１１とＰＣＩバス３０１との通信を
行う共通な制御回路となっている。

【００１０】従来技術の図７は、ＰＣＩ制御回路の共通
化を図ることで、従来技術の図６の短所である集積回路
における重複した回路を無くし、全体の回路規模を小さ
くすることに成功している。また、ＰＣＩ制御回路を共
通としたことで、ＰＣＩバスに接続する集積回路の端子
と１対１の接続となることでレイアウト設計を容易なも
のとした。しかし、従来技術の図７では従来技術の図６
と比較して以下の短所がある。

【００１１】従来技術の図６では、ＰＣＩエージェント
２０３〜２０５はＰＣＩバス制御部２０６〜２０８と機
能制御部２１２〜２１４とで１つの完結したブロックと
なっているため、集積回路におけるＰＣＩエージェント
の構成の組み替えが容易であった。しかし、従来技術の
図７では、ＰＣＩバス制御部３０５を共通としたため
に、それぞれの機能制御部３０９〜３１１を接続する特
化された専用バス３０６〜３０８を設ける必要があり、
ＰＣＩバス制御部３０５に接続される機能制御部３０９
〜３１１が限定されてしまう。このため、新たにＰＣＩ
エージェントの追加として機能制御部を増やす場合、も
しくは今までの機能制御部とを入れ替える場合には、Ｐ
ＣＩバス制御部の変更が余儀なくされ、再設計による誤
りと、膨大な時間の消費というデメリットが生じる。

【００１２】一方、この種の従来技術の他の例が特開平
１１−１１０３４０号公報（以下、文献１という）、特
開平８−２３５１０３号公報（以下、文献２という）及
び特開平８−１１５２９２号公報（以下、文献３とい
う）に開示されている。文献１開示の技術は多重ＰＣＩ
エージェント集積回路装置に関するものであり、これは
前述した従来の技術に含まれるものである。文献２開示
の技術はコンピュータ・システムの２つのバス間のブリ
ッジ回路に関するものであり、これは単にＰＣＩブリッ
ジ回路における発明が開示されているだけである。文献
３開示の技術はインタフェースボード及び命令処理装置
に関するものであり、これは文献２と同様に、単にＰＣ
Ｉブリッジ回路における発明が開示されているに過ぎな
い。

【００１３】

【発明が解決しようとする課題】上記で説明したよう
に、従来技術ではそれぞれのＰＣＩエージェントの構成
に短所があり、単一の集積回路に複数のＰＣＩエージェ
ントを効果的に内蔵することが出来ていない。複数のＰ
ＣＩエージェントを効果的に単一の集積回路に内蔵する
のに必要とされることは、単一の集積回路に内蔵される
複数のＰＣＩエージェントを構成する数量に制限がな
く、なおかつ後から新規に追加、及び置き換えが容易に
出来る仕組みを備えることにある。そして、集積する回
路の重複を無くし、全体の回路規模を小さくすると共
に、集積回路の端子とそれに接続される回路との信号線
の伝播遅延を小さくするように、回路を構築する際のレ
イアウト設計を容易に出来る回路構成が必要である。

【００１４】そこで本発明の目的は、内蔵されるＰＣＩ
エージェントの数量に制限がなく、後から追加及び置き
換えが容易で、全体の回路規模を小さくすることがで
き、しかも信号線の伝播遅延を小さくするようにレイア
ウト設計することが容易なＰＣＩエージェント集積回路
及びその通信方法を提供することにある。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に本発明は、１個の集積回路内に複数のＰＣＩエージェ
ントが設けられその各々がＰＣＩバスに接続されるＰＣ
Ｉエージェント集積回路であって、その回路は前記各々
のＰＣＩエージェントに設けられる複数の機能制御手段
と、前記複数のＰＣＩエージェントに共通に設けられ前
記ＰＣＩバスに接続される１個のＰＣＩバス制御手段
と、前記機能制御手段と前記ＰＣＩバス制御手段間に接
続され前記機能制御手段の各々が前記ＰＣＩバス制御手
段を共通に使用するための内部共通バス手段とを有する
ことを特徴とする。

【００１６】又、本発明による他の発明は、１個の集積
回路内に複数のＰＣＩエージェントが設けられその各々
がＰＣＩバスに接続されるＰＣＩエージェント集積回路
の通信方法であって、その方法は前記ＰＣＩバスによっ
て外部から前記集積回路に対して通信要求が発生した
時、共通のＰＣＩバス制御部が複数の機能制御部との間
に接続された内部共通バスを使用して、接続される前記
機能制御部に対して通信要求を知らせる第１ステップ
と、この通信要求を受けた前記機能制御部が自身に対す
る通信要求か否かを判定する第２ステップと、自身に対
する通信要求であれば、通信要求に対して応答する第３
ステップと、その応答に従って、前記ＰＣＩバス制御部
が前記ＰＣＩバスを通して外部とのデータのやり取りを
行う第４ステップと、そのデータのやり取りを前記ＰＣ
Ｉバス制御部から前記内部共通バスを通じて前記機能制
御部へ引き渡す第５ステップとを含むことを特徴とす
る。

【００１７】本発明及び本発明による他の発明によれ
ば、ＰＣＩエージェント集積回路を複数の機能制御手段
と、ＰＣＩバスに接続される１個のＰＣＩバス制御手段
と、前記機能制御手段と前記ＰＣＩバス制御手段とを接
続する内部共通バス手段とから構成したため、内蔵され
るＰＣＩエージェントの数量に制限がなく、後から追加
及び置き換えが容易で、全体の回路規模を小さくするこ
とができ、しかも信号線の伝播遅延を小さくするように
レイアウト設計することが容易となる。

【００１８】

【発明の実施の形態】まず、本発明の概要について説明
する。図１を参照すると、本発明のＰＣＩエージェント
集積回路は、ＰＣＩバス１に接続する単一の集積回路１
０で、その集積回路１０には各々の独立した機能を実行
する複数のＰＣＩエージェント２〜４が内蔵されてい
る。

【００１９】この複数のＰＣＩエージェント２〜４に
は、各々が使用出来る共通的な１つのＰＣＩバス制御部
５が含まれ、そのＰＣＩバス制御部５はＰＣＩバス１と
直接に接続され、ＰＣＩ規格に従ってＰＣＩバス１との
相互間通信の制御を行う。又、各々のＰＣＩエージェン
ト２〜４には、機能を実行するための制御回路である機
能制御部７〜９が含まれる。

【００２０】これらの複数のＰＣＩエージェント２〜４
が持つ機能制御部７〜９は、ＰＣＩバス制御部５と共通
の内部バス６に接続される。つまり、本発明は複数のＰ
ＣＩエージェント２〜４が１つの共通なＰＣＩバス制御
部５を持つことで、重複する回路を無くし、全体の回路
規模を小さくし、なおかつＰＣＩバス１に接続される集
積回路１０の端子とＰＣＩバス制御部５とを１対１で接
続することで信号線の伝播遅延を小さくすることを特徴
とする。

【００２１】又、複数のＰＣＩエージェント２〜４の機
能制御部７〜９と共通に使用される１つのＰＣＩバス制
御部５との接続を、共通的な使用を目的として定義され
た内部バス６によって接続することで、ＰＣＩエージェ
ント２〜４の構成の変更、もしくは新規に追加する際の
設計変更を容易にしたことを特徴とする。

【００２２】以下、本発明の実施の形態について添付図
面を参照しながら説明する。先ず、本発明の単一の集積
回路における複数のＰＣＩエージェントの構成を説明す
る。図１は本発明に係るＰＣＩエージェント集積回路の
最良の実施の形態の構成図である。ここでは例として単
一の集積回路に３つのＰＣＩエージェントを内蔵する場
合について説明する。なお、集積回路の数は３つに限定
されるものではなく任意の数に設定することが可能であ
る。

【００２３】同図を参照すると、ＰＣＩバス１に接続す
る集積回路１０には、ＰＣＩバス１と相互間通信するた
めの制御回路であるＰＣＩバス制御部５が１つ内蔵され
ており、ＰＣＩバス１と直接に接続されている。このＰ
ＣＩバス制御部５は、集積回路１０が含む３つのＰＣＩ
エージェント２〜４におけるＰＣＩバス１を制御する回
路であり、共通に使用される。そしてＰＣＩエージェン
ト２〜４の各々の機能の動作を実現する制御回路である
機能制御部７〜９はＰＣＩバス制御部５と共通的に使用
されることを目的として定義された内部共通バス６によ
って接続されている。

【００２４】外部から集積回路１０が含むＰＣＩエージ
ェント２〜４のいずれかに対して通信要求がきた場合に
は、このＰＣＩバス制御部５がこれを受けて内部共通バ
ス６を通して目的のＰＣＩエージェント２〜４のいずれ
かの機能制御部７〜９に対して通信を行う。又、集積回
路１０に含まれるＰＣＩエージェント２〜４の機能制御
部７〜９から外部、又は同じ集積回路１０に内蔵するＰ
ＣＩエージェント２〜４の機能制御部７〜９に対して通
信要求があった場合にはＰＣＩバス制御部５を通して、
相互間通信が可能となる。

【００２５】次に、ＰＣＩエージェント集積回路の構成
についてさらに詳細に説明する。便宜上、ＰＣＩエージ
ェントの数が２つの場合について説明する。図２はＰＣ
Ｉエージェント集積回路の詳細構成図である。同図を参
照すると、ＰＣＩエージェント集積回路２２は、ＰＣＩ
制御部２３と、そのＰＣＩ制御部２３と内部共通バス２
４を介して接続されＰＣＩエージェントの機能制御を行
う２つの機能制御部２８，２９によって構成される。

【００２６】ＰＣＩ制御部２３はさらにＰＣＩバス２１
と通信を行うためのＰＣＩバス信号を制御するＰＣＩ制
御部ＰＣＩバス信号制御回路２６と、内部共通バス２４
を使用して機能制御部２８，２９とのデータのやり取り
を行うためのＰＣＩ制御部内部共通バス制御回路２７
と、機能制御部２８，２９からのＰＣＩバス２１への通
信要求に対して内部共通バス２４のバスの調停を行うＰ
ＣＩ制御部バス調停制御回路２５とで構成されている。

【００２７】さらに各々の機能制御部２８，２９は、内
部共通バス２４とのデータのやり取りを行う機能制御部
内部共通バス制御回路３０，３１と、ＰＣＩバス２１か
らの通信要求に対してＰＣＩ制御部２３を通して、その
アドレス判定によって自身への要求かを判別する機能制
御部アドレス・デコード制御回路３４，３５と、各々の
機能制御部３０，３１がＰＣＩバス２１に対する通信の
制御方法等を設定する機能制御部コンフィグレーション
制御回路３６，３７と、各々の機能制御部２８，２９の
機能信号を制御する機能制御部機能信号制御回路３２，
３３とによって構成される。

【００２８】次に外部から集積回路２２に内蔵する任意
のＰＣＩエージェントに対する通信要求があった場合を
想定した動作について図３を参照しながら説明する。図
３は外部から通信要求があった場合の集積回路２２の動
作を示すフローチャートである。図２及び図３を参照す
ると、ＰＣＩバス２１によって外部から集積回路２２に
対して通信要求が発生した時（図３のＳ１参照）、ＰＣ
Ｉ制御部ＰＣＩバス信号制御回路２６がＰＣＩ制御部内
部共通バス制御回路２７から、内部共通バス２４を使用
して、接続される機能制御部２８、２９に対して通信要
求を知らせる（同図のＳ２参照）。次に、各々の機能制
御部２８，２９は、内蔵する機能制御部アドレス・デコ
ード制御回路３４，３５によって自身に対する通信要求
か否かを判定して（同図のＳ３参照）、自身に対する通
信要求であれば（同図のＳ３にてＹの場合）、機能制御
部内部共通バス制御回路３０，３１を使って通信要求に
対して応答する（同図のＳ４参照）。次に、その応答に
従って、ＰＣＩ制御部内部共通バス制御回路２７はＰＣ
Ｉ制御部ＰＣＩバス信号制御回路２６を使ってＰＣＩバ
ス２１を通して外部とのデータのやり取りを行う（同図
のＳ５参照）。次に、このデータのやり取りはＰＣＩ制
御部内部共通バス制御回路２７から内部共通バス２４を
通じて機能制御部３０、３１へ引き渡される（同図のＳ
６参照）。一方、Ｓ３にて自身に対する通信要求でない
場合は（同図のＳ３にてＮの場合）、動作は終了する。

【００２９】次に集積回路２２に内蔵する任意のＰＣＩ
エージェントから外部に対する通信要求があった場合を
想定した動作について図４を参照しながら説明する。図
４は任意のＰＣＩエージェントから外部に対する通信要
求があった場合の集積回路２２の動作を示すフローチャ
ートである。図２及び図４を参照すると、任意の機能制
御部２８，２９の機能制御部機能信号制御回路３２，３
３に転送要求が発生した場合（図４のＳ１１参照）、機
能制御部内部共通バス制御回路３０，３１を使用して内
部共通バス２４へ転送要求を行う（同図のＳ１２参
照）。次に、ＰＣＩ制御部バス調停制御回路２５は、各
々の機能制御部２８，２９からの要求が同時に発生した
場合に調停を行う（同図のＳ１３参照）。次に、ＰＣＩ
制御部内部共通バス制御回路２７は、機能制御部２８，
２９の転送要求をＰＣＩ制御部ＰＣＩバス信号制御回路
２６を使用して、ＰＣＩバス２１に接続する外部へ転送
要求を行う（同図のＳ１４参照）。次に、この転送要求
が受理された時、データのやり取りはＰＣＩ制御部内部
共通バス制御回路２７から内部共通バス２４を通じて機
能制御部２８，２９へ引き渡される（同図のＳ１５参
照）。

【００３０】

【発明の効果】本発明によれば、１個の集積回路内に複
数のＰＣＩエージェントが設けられその各々がＰＣＩバ
スに接続されるＰＣＩエージェント集積回路であって、
その回路は前記各々のＰＣＩエージェントに設けられる
複数の機能制御手段と、前記複数のＰＣＩエージェント
に共通に設けられ前記ＰＣＩバスに接続される１個のＰ
ＣＩバス制御手段と、前記機能制御手段と前記ＰＣＩバ
ス制御手段間に接続され前記機能制御手段の各々が前記
ＰＣＩバス制御手段を共通に使用するための内部共通バ
ス手段とを有するため、内蔵されるＰＣＩエージェント
の数量に制限がなく、後から追加及び置き換えが容易
で、全体の回路規模を小さくすることができ、しかも信
号線の伝播遅延を小さくするようにレイアウト設計する
ことが容易となる。

【００３１】即ち、本発明は、複数のＰＣＩエージェン
トを効果的に単一の集積回路に内蔵する仕組みを持つ。
本発明によれば、複数のＰＣＩエージェントを１つの共
通なＰＣＩバス制御部をもつことで、重複する回路を無
くし、全体の回路規模を小さくし、なおかつＰＣＩバス
に接続する集積回路の端子とＰＣＩバス制御部を１対１
で接続することで信号線の伝播遅延を小さくすることが
出来る。さらに、複数のＰＣＩエージェントの機能制御
部と共通に使用される１つのＰＣＩバス制御部との接続
を、共通的な使用を目的として定義された内部バスによ
って接続することで、ＰＣＩエージェントの構成の変
更、もしくは新規に追加する際の設計変更を容易にする
ことが出来る。

【００３２】又、本発明による他の発明によれば、１個
の集積回路内に複数のＰＣＩエージェントが設けられそ
の各々がＰＣＩバスに接続されるＰＣＩエージェント集
積回路の通信方法であって、その方法は前記ＰＣＩバス
によって外部から前記集積回路に対して通信要求が発生
した時、共通のＰＣＩバス制御部が複数の機能制御部と
の間に接続された内部共通バスを使用して、接続される
前記機能制御部に対して通信要求を知らせる第１ステッ
プと、この通信要求を受けた前記機能制御部が自身に対
する通信要求か否かを判定する第２ステップと、自身に
対する通信要求であれば、通信要求に対して応答する第
３ステップと、その応答に従って、前記ＰＣＩバス制御
部が前記ＰＣＩバスを通して外部とのデータのやり取り
を行う第４ステップと、そのデータのやり取りを前記Ｐ
ＣＩバス制御部から前記内部共通バスを通じて前記機能
制御部へ引き渡す第５ステップとを含むため、上記本発
明と同様の効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るＰＣＩエージェント集積回路の最
良の実施の形態の構成図である。

【図２】ＰＣＩエージェント集積回路の詳細構成図であ
る。

【図３】外部から通信要求があった場合の集積回路２２
の動作を示すフローチャートである。

【図４】任意のＰＣＩエージェントから外部に対する通
信要求があった場合の集積回路２２の動作を示すフロー
チャートである。

【図５】従来の一般的なＰＣＩエージェントの構成図で
ある。

【図６】従来技術の複数のＰＣＩエージェントを構成す
る第１の例示的な構成図である。

【図７】同複数のＰＣＩエージェントを構成する第２の
例示的な構成図である。

【符号の説明】

１，２１ ＰＣＩバス ２〜４ ＰＣＩエージェント ５，２３ ＰＣＩバス制御部 ６，２４ 内部共通バス ７〜９，２８，２９ 機能制御部 ２５ ＰＣＩ制御部バス調停制御回路 ２６ ＰＣＩ制御部ＰＣＩバス信号制御回路 ２７ ＰＣＩ制御部内部共通バス制御回路 ３０，３１ 機能制御部内部共通バス制御回路 ３２，３３ 機能制御部機能信号制御回路 ３４，３５ 機能制御部アドレス・デコード制御回路 ３６，３７ 機能制御部コンフィグレーション制御回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 １個の集積回路内に複数のＰＣＩエージ
   ェントが設けられその各々がＰＣＩバスに接続されるＰ
   ＣＩエージェント集積回路であって、 前記各々のＰＣＩエージェントに設けられる複数の機能
   制御手段と、前記複数のＰＣＩエージェントに共通に設
   けられ前記ＰＣＩバスに接続される１個のＰＣＩバス制
   御手段と、前記機能制御手段と前記ＰＣＩバス制御手段
   間に接続され前記機能制御手段の各々が前記ＰＣＩバス
   制御手段を共通に使用するための内部共通バス手段とを
   有することを特徴とするＰＣＩエージェント集積回路。
2. 【請求項２】 前記機能制御手段は前記ＰＣＩエージェ
   ントの各々の機能の動作を実現する制御回路であること
   を特徴とする請求項１記載のＰＣＩエージェント集積回
   路。
3. 【請求項３】 前記ＰＣＩバス制御手段は前記ＰＣＩバ
   スと前記機能制御手段間の通信を制御することを特徴と
   する請求項１又は２記載のＰＣＩエージェント集積回
   路。
4. 【請求項４】 前記ＰＣＩバス制御手段は外部から前記
   ＰＣＩエージェントに対して通信要求がきた場合は、そ
   の通信要求を受け前記内部共通バス手段を通じて所定の
   前記機能制御手段に対して通信を行うことを特徴とする
   請求項１乃至３いずれかに記載のＰＣＩエージェント集
   積回路。
5. 【請求項５】 前記ＰＣＩバス制御手段は所定の前記機
   能制御手段から外部又は他の前記機能制御手段に対して
   通信要求があった場合はその通信を行わせることを特徴
   とする請求項１乃至４いずれかに記載のＰＣＩエージェ
   ント集積回路。
6. 【請求項６】 前記ＰＣＩバス制御手段は前記ＰＣＩバ
   スと通信を行うためのＰＣＩバス信号を制御するＰＣＩ
   制御部ＰＣＩバス信号制御回路と、前記内部共通バス手
   段を使用して前記機能制御手段とのデータのやり取りを
   行うためのＰＣＩ制御部内部共通バス制御回路と、前記
   機能制御手段からの前記ＰＣＩバスへの通信要求に対し
   て前記内部共通バス手段のバスの調停を行うＰＣＩ制御
   部バス調停制御回路とを有することを特徴とする請求項
   １乃至５いずれかに記載のＰＣＩエージェント集積回
   路。
7. 【請求項７】 前記機能制御手段は前記内部共通バス手
   段とのデータのやり取りを行う機能制御部内部共通バス
   制御回路と、前記ＰＣＩバスからの通信要求に対して前
   記ＰＣＩ制御手段を通して、そのアドレス判定によって
   自身への要求かを判別する機能制御部アドレス・デコー
   ド制御回路と、前記ＰＣＩバスに対する通信の制御方法
   等を設定する機能制御部コンフィグレーション制御回路
   と、各々の機能信号を制御する機能制御部機能信号制御
   回路とを有することを特徴とする請求項１乃至６いずれ
   かに記載のＰＣＩエージェント集積回路。
8. 【請求項８】 １個の集積回路内に複数のＰＣＩエージ
   ェントが設けられその各々がＰＣＩバスに接続されるＰ
   ＣＩエージェント集積回路の通信方法であって、 前記ＰＣＩバスによって外部から前記集積回路に対して
   通信要求が発生した時、共通のＰＣＩバス制御部が複数
   の機能制御部との間に接続された内部共通バスを使用し
   て、接続される前記機能制御部に対して通信要求を知ら
   せる第１ステップと、この通信要求を受けた前記機能制
   御部が自身に対する通信要求か否かを判定する第２ステ
   ップと、自身に対する通信要求であれば、通信要求に対
   して応答する第３ステップと、その応答に従って、前記
   ＰＣＩバス制御部が前記ＰＣＩバスを通して外部とのデ
   ータのやり取りを行う第４ステップと、そのデータのや
   り取りを前記ＰＣＩバス制御部から前記内部共通バスを
   通じて前記機能制御部へ引き渡す第５ステップとを含む
   ことを特徴とするＰＣＩエージェント集積回路の通信方
   法。
9. 【請求項９】 任意の機能制御部に転送要求が発生した
   場合、前記機能制御部から前記内部共通バスへ転送要求
   を行う第１１ステップと、前記ＰＣＩ制御部が、各々の
   前記機能制御部からの要求が同時に発生した場合に調停
   を行う第１２ステップと、前記ＰＣＩ制御部が、前記機
   能制御部の転送要求を、前記ＰＣＩバスに接続する外部
   に対して行う第１３ステップと、この転送要求が受理さ
   れた時、データのやり取りを前記ＰＣＩ制御部から前記
   内部共通バスを通じて前記機能制御部へ引き渡す第１４
   ステップとを含むことを特徴とする請求項８記載のＰＣ
   Ｉエージェント集積回路の通信方法。