JP2002514821A - マルチコンフィギュレーション・バックプレーン - Google Patents
マルチコンフィギュレーション・バックプレーンInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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- G06F13/4063—Device-to-bus coupling
- G06F13/409—Mechanical coupling
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Abstract
(57)【要約】
マルチコンフィギュレーション・バックプレーン（１００）は、４つの異なるコンフィギュレーション、即ち、デュアル，拡張，アクティブ／スタンバイおよびアクティブ／アクティブに構成することができる。マルチコンフィギュレーション・バックプレーン（１００）は、第１システム・プロセッサ・スロット（１１２），第１ブリッジ・スロット（１１４），および１つ以上の入出力スロット（１１６）から成る第１入出力スロット集合を備えた第１CompactPCIバス（１１０）を有する。マルチコンフィギュレーション・バックプレーン（１００）は、第２システム・プロセッサ・スロット（１２２），第２ブリッジ・スロット（１２４），および１つ以上の入出力スロット（１２６）から成る第２入出力スロット集合を備えた第２CompactPCIバス（１２０）を有する。第１交差接続部（１３０）が第１システム・プロセッサ・スロット（１１２）および第２ブリッジ・スロット（１２４）間にあり、第２交差接続部（１４０）が第２システム・プロセッサ・スロット（１２２）および第１ブリッジ・スロット（１１４）間にある。好ましくは、第１交差接続部は第１ローカルＰＣＩバスであり、第２交差接続部は第２ローカルＰＣＩバスである。
Description
（発明の分野） 本発明は、一般的に、バス・アーキテクチャに関し、更に特定すれば、バック
プレーン・コンフィギュレーション(backplane configuration)に関する。 （発明の背景） 従来のコンピュータ・システムは、システムの構成要素間におけるデータ転送
のためにバスを利用している。一般に普及しているバス・アーキテクチャにＰＣ
Ｉ（周辺素子相互接続）バス・アーキテクチャがある。これは、当技術分野では
既知の望ましい特徴を多数含んでいる。ＰＣＩバス・アーキテクチャについては
、例えば、PCI Special Interest Group, 5300 N.E. Elam Young Parkway, Hil
lsborough, OregonによるPCI Local Bus Specification に記載されている。更
に後に開発されたCompactPCIRバス・アーキテクチャは、工業用および／または
埋め込み型用途に設計されたＰＣＩ技術の一実施態様である。コンパクト（Comp
act）PCIバス・アーキテクチャについては、PCI Industrial Computer Manufact
ures Group (PCIGMR), 301 Edgewater Place Suite 220, Wakefield, Massachus
ettsによるCompactPCI Specificationに記載されている。CompactPCIおよびPCIM
Gは、PCI Industrial Computer Manufactures Groupの登録商標である。
プレーン・コンフィギュレーション(backplane configuration)に関する。 （発明の背景） 従来のコンピュータ・システムは、システムの構成要素間におけるデータ転送
のためにバスを利用している。一般に普及しているバス・アーキテクチャにＰＣ
Ｉ（周辺素子相互接続）バス・アーキテクチャがある。これは、当技術分野では
既知の望ましい特徴を多数含んでいる。ＰＣＩバス・アーキテクチャについては
、例えば、PCI Special Interest Group, 5300 N.E. Elam Young Parkway, Hil
lsborough, OregonによるPCI Local Bus Specification に記載されている。更
に後に開発されたCompactPCIRバス・アーキテクチャは、工業用および／または
埋め込み型用途に設計されたＰＣＩ技術の一実施態様である。コンパクト（Comp
act）PCIバス・アーキテクチャについては、PCI Industrial Computer Manufact
ures Group (PCIGMR), 301 Edgewater Place Suite 220, Wakefield, Massachus
ettsによるCompactPCI Specificationに記載されている。CompactPCIおよびPCIM
Gは、PCI Industrial Computer Manufactures Groupの登録商標である。
【０００１】 CompactPCI規格は、バス上におけるスロット数のような、設計のある面に制約
がある。したがって、多数のバスに基づくCompactPCIバス・アークテクチャを有
することは有利である。かかる多バス・アーキテクチャがあれば、種々のコンフ
ィギュレーションを有することができよう。しかしながら、これらのコンフィギ
ュレーションに各々異なるバックプレーンを備えるのでは、バックプレーンの製
造業者および販売業者にとって非効率的であり、コンピュータ・システムを異な
るコンフィギュレーションにアップグレードしたいユーザには高価となる。した
がって、多数のコンフィギュレーションが可能な多CompactPCIバス・アーキテク
チャ用にバックプレーンを有することができれば望ましいであろう。 （図面の詳細な説明） 本発明の好適実施例では、４つの異なるコンフィギュレーション、即ち、デュ
アル，拡張，アクティブ／スタンバイ，アクティブ／アクティブに構成可能なマ
ルチコンフィギュレーション・バックプレーンを提供する。マルチコンフィギュ
レーション・バックプレーンは、第１システム・プロセッサ・スロット，第１ブ
リッジ・スロット，および１つ以上の入出力スロットから成る第１入出力スロッ
ト集合を備えた第１CompactPCIバスを有する。マルチコンフィギュレーション・
バックプレーンは、第２システム・プロセッサ・スロット，第２ブリッジ・スロ
ット，および１つ以上の入出力スロットから成る第２入出力スロット集合を備え
た第２CompactPCIバスを有する。第１交差接続部を第１システム・プロセッサ・
スロットおよび第２ブリッジ・スロット間に設け、第２交差接続部を第２システ
ム・プロセッサ・スロットおよび第１ブリッジ・スロット間に設ける。好ましく
は、第１交差接続部は第１ローカルＰＣＩバスであり、第２交差接続部は第２ロ
ーカルＰＣＩバスである。
がある。したがって、多数のバスに基づくCompactPCIバス・アークテクチャを有
することは有利である。かかる多バス・アーキテクチャがあれば、種々のコンフ
ィギュレーションを有することができよう。しかしながら、これらのコンフィギ
ュレーションに各々異なるバックプレーンを備えるのでは、バックプレーンの製
造業者および販売業者にとって非効率的であり、コンピュータ・システムを異な
るコンフィギュレーションにアップグレードしたいユーザには高価となる。した
がって、多数のコンフィギュレーションが可能な多CompactPCIバス・アーキテク
チャ用にバックプレーンを有することができれば望ましいであろう。 （図面の詳細な説明） 本発明の好適実施例では、４つの異なるコンフィギュレーション、即ち、デュ
アル，拡張，アクティブ／スタンバイ，アクティブ／アクティブに構成可能なマ
ルチコンフィギュレーション・バックプレーンを提供する。マルチコンフィギュ
レーション・バックプレーンは、第１システム・プロセッサ・スロット，第１ブ
リッジ・スロット，および１つ以上の入出力スロットから成る第１入出力スロッ
ト集合を備えた第１CompactPCIバスを有する。マルチコンフィギュレーション・
バックプレーンは、第２システム・プロセッサ・スロット，第２ブリッジ・スロ
ット，および１つ以上の入出力スロットから成る第２入出力スロット集合を備え
た第２CompactPCIバスを有する。第１交差接続部を第１システム・プロセッサ・
スロットおよび第２ブリッジ・スロット間に設け、第２交差接続部を第２システ
ム・プロセッサ・スロットおよび第１ブリッジ・スロット間に設ける。好ましく
は、第１交差接続部は第１ローカルＰＣＩバスであり、第２交差接続部は第２ロ
ーカルＰＣＩバスである。
【０００２】 デュアル・コンフィギュレーションでは、マルチコンフィギュレーション・バ
ックプレーンは、第１システム・プロセッサ・スロットに挿入された第１システ
ム・プロセッサ・ボード，および第２システム・プロセッサ・スロットに挿入さ
れた第２システム・プロセッサ・ボードを有する。第１入出力ボード集合の１つ
以上の入出力ボードの各々を、第１入出力スロット集合の１つ以上の入出力スロ
ットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力ボードの各々を
、第２入出力スロット集合の１つ以上の入出力スロットの１つに挿入する。第１
システム・プロセッサ・ボードは、第１入出力ボード集合の１つ以上の入出力ボ
ードを制御する第１システム・プロセッサを有し、第２システム・プロセッサ・
ボードは、第２入出力ボード集合の１つ以上の入出力ボードを制御する第２シス
テム・プロセッサを有する。
ックプレーンは、第１システム・プロセッサ・スロットに挿入された第１システ
ム・プロセッサ・ボード，および第２システム・プロセッサ・スロットに挿入さ
れた第２システム・プロセッサ・ボードを有する。第１入出力ボード集合の１つ
以上の入出力ボードの各々を、第１入出力スロット集合の１つ以上の入出力スロ
ットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力ボードの各々を
、第２入出力スロット集合の１つ以上の入出力スロットの１つに挿入する。第１
システム・プロセッサ・ボードは、第１入出力ボード集合の１つ以上の入出力ボ
ードを制御する第１システム・プロセッサを有し、第２システム・プロセッサ・
ボードは、第２入出力ボード集合の１つ以上の入出力ボードを制御する第２シス
テム・プロセッサを有する。
【０００３】 拡張コンフィギュレーションでは、マルチコンフィギュレーション・バックプ
レーンは、第１システム・プロセッサ・スロットに挿入されたシステム・プロセ
ッサ・ボード，および第２ブリッジ・スロットに挿入されたブリッジ・ボードを
有する。第１入出力ボード集合の１つ以上の入出力ボードの各々を、第１入出力
スロット集合の１つ以上の入出力スロットの１つに挿入し、第２入出力ポード集
合の１つ以上の入出力ボードの各々を、第２入出力スロット集合の１つ以上の入
出力スロットの１つに挿入する。システム・プロセッサ・ボードは、第１交差接
続部を介して、ブリッジ・ボードに結合される。システム・プロセッサ・ボード
は、第１CompactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボー
ドを制御し、更に第２CompactPCIバス上にある第２入出力ボード集合の１つ以上
の入出力ボードを制御するシステム・プロセッサを有する。
レーンは、第１システム・プロセッサ・スロットに挿入されたシステム・プロセ
ッサ・ボード，および第２ブリッジ・スロットに挿入されたブリッジ・ボードを
有する。第１入出力ボード集合の１つ以上の入出力ボードの各々を、第１入出力
スロット集合の１つ以上の入出力スロットの１つに挿入し、第２入出力ポード集
合の１つ以上の入出力ボードの各々を、第２入出力スロット集合の１つ以上の入
出力スロットの１つに挿入する。システム・プロセッサ・ボードは、第１交差接
続部を介して、ブリッジ・ボードに結合される。システム・プロセッサ・ボード
は、第１CompactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボー
ドを制御し、更に第２CompactPCIバス上にある第２入出力ボード集合の１つ以上
の入出力ボードを制御するシステム・プロセッサを有する。
【０００４】 アクティブ／スタンバイ・コンフィギュレーションでは、マルチコンフィギュ
レーション・バックプレーンは、第１システム・プロセッサ・スロットに挿入さ
れた第１システム・プロセッサ・ボード，および第２システム・プロセッサ・ス
ロットに挿入された第２システム・プロセッサ・ボードを有する。第１入出力ボ
ード集合の１つ以上の入出力ボードの各々を、第１入出力スロット集合の１つ以
上の入出力スロットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力
ボードの各々を、第２入出力スロット集合の１つ以上の入出力スロットの１つに
挿入する。第１ブリッジ・ボードを第１ブリッジ・スロットに挿入し、第２ブリ
ッジ・ボードを第２ブリッジ・スロットに挿入する。アクティブ／スタンバイ・
コンフィギュレーションのアクティブ・モードでは、第１システム・プロセッサ
・ボードは、第１交差接続部を介して第２ブリッジ・ボードに結合され、第１Co
mpactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボードを制御し
、更に、第２CompactPCIバス上にある第２入出力ボード集合の１つ以上の入出力
ボードを制御する第１システム・プロセッサを有する。アクティブ／スタンバイ
・コンフィギュレーションのスタンバイ・モードでは、第２システム・プロセッ
サ・ボードは第２交差接続部を介して第１ブリッジ・ボードに結合され、第２Co
mpactPCIバス上にある第２入出力ボード集合の１つ以上の入出力ボードを制御し
、更に第１CompactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボ
ードを制御する第２システム・プロセッサを有する。
レーション・バックプレーンは、第１システム・プロセッサ・スロットに挿入さ
れた第１システム・プロセッサ・ボード，および第２システム・プロセッサ・ス
ロットに挿入された第２システム・プロセッサ・ボードを有する。第１入出力ボ
ード集合の１つ以上の入出力ボードの各々を、第１入出力スロット集合の１つ以
上の入出力スロットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力
ボードの各々を、第２入出力スロット集合の１つ以上の入出力スロットの１つに
挿入する。第１ブリッジ・ボードを第１ブリッジ・スロットに挿入し、第２ブリ
ッジ・ボードを第２ブリッジ・スロットに挿入する。アクティブ／スタンバイ・
コンフィギュレーションのアクティブ・モードでは、第１システム・プロセッサ
・ボードは、第１交差接続部を介して第２ブリッジ・ボードに結合され、第１Co
mpactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボードを制御し
、更に、第２CompactPCIバス上にある第２入出力ボード集合の１つ以上の入出力
ボードを制御する第１システム・プロセッサを有する。アクティブ／スタンバイ
・コンフィギュレーションのスタンバイ・モードでは、第２システム・プロセッ
サ・ボードは第２交差接続部を介して第１ブリッジ・ボードに結合され、第２Co
mpactPCIバス上にある第２入出力ボード集合の１つ以上の入出力ボードを制御し
、更に第１CompactPCIバス上にある第１入出力ボード集合の１つ以上の入出力ボ
ードを制御する第２システム・プロセッサを有する。
【０００５】 アクティブ／アクティブ・コンフィギュレーションでは、マルチコンフィギュ
レーション・バックプレーンは、第１システム・プロセッサ・スロットに挿入さ
れた第１システム・プロセッサ・ボード，および第２システム・プロセッサ・ス
ロットに挿入された第２システム・プロセッサ・ボードを有する。第１入出力ボ
ード集合の１つ以上の入出力ボードの各々を、第１入出力スロット集合の１つ以
上の入出力スロットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力
ボードの各々を、第２入出力スロット集合の１つ以上の入出力スロットの１つに
挿入する。第１ブリッジ・ボードを第１ブリッジ・スロットに挿入し、第２ブリ
ッジ・ボードを第２ブリッジ・スロットに挿入する。
レーション・バックプレーンは、第１システム・プロセッサ・スロットに挿入さ
れた第１システム・プロセッサ・ボード，および第２システム・プロセッサ・ス
ロットに挿入された第２システム・プロセッサ・ボードを有する。第１入出力ボ
ード集合の１つ以上の入出力ボードの各々を、第１入出力スロット集合の１つ以
上の入出力スロットの１つに挿入し、第２入出力ポード集合の１つ以上の入出力
ボードの各々を、第２入出力スロット集合の１つ以上の入出力スロットの１つに
挿入する。第１ブリッジ・ボードを第１ブリッジ・スロットに挿入し、第２ブリ
ッジ・ボードを第２ブリッジ・スロットに挿入する。
【０００６】 アクティブ／アクティブ・コンフィギュレーションのデュアル・モードでは、
第１システム・プロセッサ・ボードは、第１入出力ボード集合の１つ以上の入出
力ボードを制御する第１システム・プロセッサを有し、第２システム・プロセッ
サ・ボードは、第２入出力ボード集合の１つ以上の入出力ボードを制御する第２
システム・プロセッサを有する。アクティブ／アクティブ・コンフィギュレーシ
ョンの第１共有モードでは、第１システム・プロセッサ・ボードは、第１交差接
続部を介して第２ブリッジ・ボードに結合され、第１CompactPCIバス上にある第
１入出力ボード集合の１つ以上の入出力ボードを制御し、更に第２CompactPCIバ
ス上にある第２入出力ボード集合の１つ以上の入出力ボードを制御する第１シス
テム・プロセッサを有する。アクティブ／アクティブ・コンフィギュレーション
の第２共有モードでは、第２システム・プロセッサ・ボードは、第２交差接続部
を介して第２ブリッジ・ボードに結合され、第２CompactPCIバス上にある第２入
出力ボード集合の１つ以上の入出力ボードを制御し、更に第１CompactPCIバス上
にある第１入出力ボード集合の１つ以上の入出力ボードを制御する第２システム
・プロセッサを有する。マルチコンフィギュレーション・バックプレーン 第１図は、本発明の好適実施例のマルチコンフィギュレーション・バックプレ
ーン(multiconfiguration backplane)の回路図である。図１において、バックプ
レーン１００は、CompactPCI バス［１］１１０およびCompactPCI バス［２］
１２０を有する。CompactPCI バス［１］１１０に接続されているのは、システ
ム・プロセッサ・スロット［１］１１２，ブリッジ・スロット［１］１１４およ
び入出力スロット［１］１１６である。入出力スロット［１］１１６は、入出力
ボード［１］１１８の挿入を行い対応する素子を実装する。CompactPCI バス［
２］ １２０に接続されているのは、システム・プロセッサ・スロット［２］１
２２，ブリッジ・スロット［２］１２４および入出力スロット［２］１２６であ
る。入出力スロット［２］は、入出力ボード［２］１２８の挿入を行い対応する
素子を実装する。交差接続部［１］１３０は、システム・プロセッサ・スロット
［１］１１２をブリッジ・スロット［２］１２４に結合する。交差接続部［２］
１４０は、システム・プロセッサ・スロット［２］１２２をブリッジ・スロット
［１］１１４に接続する。好ましくは、交差接続部［１］１３０は、第１ローカ
ル周辺素子相互接続（ＰＣＩ）バスであり、交差接続部［２］１４０は第２ロー
カルＰＣＩバスである。
第１システム・プロセッサ・ボードは、第１入出力ボード集合の１つ以上の入出
力ボードを制御する第１システム・プロセッサを有し、第２システム・プロセッ
サ・ボードは、第２入出力ボード集合の１つ以上の入出力ボードを制御する第２
システム・プロセッサを有する。アクティブ／アクティブ・コンフィギュレーシ
ョンの第１共有モードでは、第１システム・プロセッサ・ボードは、第１交差接
続部を介して第２ブリッジ・ボードに結合され、第１CompactPCIバス上にある第
１入出力ボード集合の１つ以上の入出力ボードを制御し、更に第２CompactPCIバ
ス上にある第２入出力ボード集合の１つ以上の入出力ボードを制御する第１シス
テム・プロセッサを有する。アクティブ／アクティブ・コンフィギュレーション
の第２共有モードでは、第２システム・プロセッサ・ボードは、第２交差接続部
を介して第２ブリッジ・ボードに結合され、第２CompactPCIバス上にある第２入
出力ボード集合の１つ以上の入出力ボードを制御し、更に第１CompactPCIバス上
にある第１入出力ボード集合の１つ以上の入出力ボードを制御する第２システム
・プロセッサを有する。マルチコンフィギュレーション・バックプレーン 第１図は、本発明の好適実施例のマルチコンフィギュレーション・バックプレ
ーン(multiconfiguration backplane)の回路図である。図１において、バックプ
レーン１００は、CompactPCI バス［１］１１０およびCompactPCI バス［２］
１２０を有する。CompactPCI バス［１］１１０に接続されているのは、システ
ム・プロセッサ・スロット［１］１１２，ブリッジ・スロット［１］１１４およ
び入出力スロット［１］１１６である。入出力スロット［１］１１６は、入出力
ボード［１］１１８の挿入を行い対応する素子を実装する。CompactPCI バス［
２］ １２０に接続されているのは、システム・プロセッサ・スロット［２］１
２２，ブリッジ・スロット［２］１２４および入出力スロット［２］１２６であ
る。入出力スロット［２］は、入出力ボード［２］１２８の挿入を行い対応する
素子を実装する。交差接続部［１］１３０は、システム・プロセッサ・スロット
［１］１１２をブリッジ・スロット［２］１２４に結合する。交差接続部［２］
１４０は、システム・プロセッサ・スロット［２］１２２をブリッジ・スロット
［１］１１４に接続する。好ましくは、交差接続部［１］１３０は、第１ローカ
ル周辺素子相互接続（ＰＣＩ）バスであり、交差接続部［２］１４０は第２ロー
カルＰＣＩバスである。
【０００７】 また、第１図には、システム・プロセッサ・ボードおよびブリッジ・ボードも
示されており、バックプレーン１００に接続されコンピュータ・システム全体を
規定する。先に注記したように、バックプレーン１００は、コンピュータ・シス
テムに潜在的に可能な多数のコンフィギュレーションを備えている。バックプレ
ーン１００に選択したコンフィギュレーションに応じて、第１図に示すシステム
・プロセッサ・ボードおよびブリッジ・ボードの内ある組み合わせが得られ、ア
クティブとなる。システム・プロセッサ［１］１５２およびシステム・ホスト［
１Ｓ］１５４を有するシステム・プロセッサ・ボード［１］１５０が、システム
・プロセッサ・スロット［１］１１２に挿入される。システム・ホスト［１Ｂ］
１６４およびホスト・スワップ・コントローラ［１］１６６を有するブリッジ・
ボード［１］１６０が、オプションとして、ブリッジ・スロット［１］１１４に
挿入される。システム・プロセッサ［２］１７２およびシステム・ホスト［２Ｓ
］１７４を有するシステム・プロセッサ・ボード［２］１７０が、システム・プ
ロセッサ・スロット［２］１２２に挿入される。システム・ホスト［２Ｂ］１８
４およびホスト・スワップ・コントローラ［２］１８６を有するブリッジ・ボー
ド［２］１８０が、オプションとして、ブリッジ・スロット［２］１２４に挿入
される。システム・プロセッサは、例えば、Motorola MPC750プロセッサ・シス
テムである。
示されており、バックプレーン１００に接続されコンピュータ・システム全体を
規定する。先に注記したように、バックプレーン１００は、コンピュータ・シス
テムに潜在的に可能な多数のコンフィギュレーションを備えている。バックプレ
ーン１００に選択したコンフィギュレーションに応じて、第１図に示すシステム
・プロセッサ・ボードおよびブリッジ・ボードの内ある組み合わせが得られ、ア
クティブとなる。システム・プロセッサ［１］１５２およびシステム・ホスト［
１Ｓ］１５４を有するシステム・プロセッサ・ボード［１］１５０が、システム
・プロセッサ・スロット［１］１１２に挿入される。システム・ホスト［１Ｂ］
１６４およびホスト・スワップ・コントローラ［１］１６６を有するブリッジ・
ボード［１］１６０が、オプションとして、ブリッジ・スロット［１］１１４に
挿入される。システム・プロセッサ［２］１７２およびシステム・ホスト［２Ｓ
］１７４を有するシステム・プロセッサ・ボード［２］１７０が、システム・プ
ロセッサ・スロット［２］１２２に挿入される。システム・ホスト［２Ｂ］１８
４およびホスト・スワップ・コントローラ［２］１８６を有するブリッジ・ボー
ド［２］１８０が、オプションとして、ブリッジ・スロット［２］１２４に挿入
される。システム・プロセッサは、例えば、Motorola MPC750プロセッサ・シス
テムである。
【０００８】 第２図は、マルチコンフィギュレーション・バックプレーンのデュアル・コン
フィギュレーションの回路図である。デュアル・コンフィギュレーションでは、
第１および第２サブシステムが互いに独立して機能する。第２図において、シス
テム・プロセッサ・ボード［１］１５０はシステム・プロセッサ・スロット［１
］１１２に挿入され、システム・プロセッサ・ボード［２］１７０はシステム・
プロセッサ・スロット［２］１２２に挿入される。システム・プロセッサ［１］
１５２は、CompactPCI バス［１］１１０上の入出力ボード［１］１１８を制御
し、第１サブシステム内に共に実装されている素子を制御する。システム・ホス
ト［１Ｓ］１５４は、CompactPCI バス［１］１１０のバス機能を制御する。シ
ステム・プロセッサ［２］１７２は、CompactPCI バス［２］１２０上の入出力
ボード［２］１２８を制御し、第２サブシステム内に共に実装されている素子を
制御する。システム・ホスト［２Ｓ］１７４は、CompactPCI バス［２］１２０
のバス機能を制御する。交差接続部［１］１３０または交差接続部［２］はいず
れも用いられない。
フィギュレーションの回路図である。デュアル・コンフィギュレーションでは、
第１および第２サブシステムが互いに独立して機能する。第２図において、シス
テム・プロセッサ・ボード［１］１５０はシステム・プロセッサ・スロット［１
］１１２に挿入され、システム・プロセッサ・ボード［２］１７０はシステム・
プロセッサ・スロット［２］１２２に挿入される。システム・プロセッサ［１］
１５２は、CompactPCI バス［１］１１０上の入出力ボード［１］１１８を制御
し、第１サブシステム内に共に実装されている素子を制御する。システム・ホス
ト［１Ｓ］１５４は、CompactPCI バス［１］１１０のバス機能を制御する。シ
ステム・プロセッサ［２］１７２は、CompactPCI バス［２］１２０上の入出力
ボード［２］１２８を制御し、第２サブシステム内に共に実装されている素子を
制御する。システム・ホスト［２Ｓ］１７４は、CompactPCI バス［２］１２０
のバス機能を制御する。交差接続部［１］１３０または交差接続部［２］はいず
れも用いられない。
【０００９】 第３図は、マルチコンフィギュレーション・バックプレーンの拡張コンフィギ
ュレーションの回路図である。拡張コンフィギュレーションでは、単一のシステ
ム・プロセッサが、双方のバス上に実装されている素子を制御する。第３図にお
いて、システム・プロセッサ・ボード［１］１５０は、システム・プロセッサ・
スロット［１］１１２に挿入され、ブリッジ・ボード［２］１８０はブリッジ・
スロット［２］１２４に挿入される。システム・プロセッサ［１］１５２は、Co
mpactPCI バス［１］１１０上の入出力ボード［１］１１８を制御し、それと共
に実装されている素子を制御する。システム・ホスト［１Ｓ］１５４は、Compac
tPCI バス［１］１１０のバス機能を制御する。また、システム・プロセッサ［
１］１５２は、交差接続部［１］１３０を介してCompactPCI バス［２］１２０
上の入出力ボード［２］１２８を制御し、それと共に実装されている素子を制御
する。システム・ホスト［２Ｂ］１８４は、CompactPCI バス［２］１２０のバ
ス機能を制御する。交差接続部［２］１４０は用いられない。
ュレーションの回路図である。拡張コンフィギュレーションでは、単一のシステ
ム・プロセッサが、双方のバス上に実装されている素子を制御する。第３図にお
いて、システム・プロセッサ・ボード［１］１５０は、システム・プロセッサ・
スロット［１］１１２に挿入され、ブリッジ・ボード［２］１８０はブリッジ・
スロット［２］１２４に挿入される。システム・プロセッサ［１］１５２は、Co
mpactPCI バス［１］１１０上の入出力ボード［１］１１８を制御し、それと共
に実装されている素子を制御する。システム・ホスト［１Ｓ］１５４は、Compac
tPCI バス［１］１１０のバス機能を制御する。また、システム・プロセッサ［
１］１５２は、交差接続部［１］１３０を介してCompactPCI バス［２］１２０
上の入出力ボード［２］１２８を制御し、それと共に実装されている素子を制御
する。システム・ホスト［２Ｂ］１８４は、CompactPCI バス［２］１２０のバ
ス機能を制御する。交差接続部［２］１４０は用いられない。
【００１０】 第４図は、アクティブ・モードにおけるマルチコンフィギュレーション・バッ
クプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図である
。アクティブ／スタンバイ・システムでは、単一のアクティブ・システム・プロ
セッサが、双方のバス上に実装されておりアクティブ・モードにある素子を制御
する。アクティブなシステム・プロセッサに障害が発生した場合、スタンバイ状
態にあるプロセッサが、スタンバイ・モードにある素子の制御を引き継ぐ。第４
図では、システム・プロセッサ・ボード［１］１５０はシステム・プロセッサ・
スロット［１］１１２に挿入され、システム・プロセッサ・ボード［２］１７０
はシステム・プロセッサ・スロット［２］１２２に挿入される。ブリッジ・ボー
ド［１］１６０はブリッジ・スロット［１］１１４に挿入され、ブリッジ・ボー
ド［２］１８０はブリッジ・スロット［２］１２４に挿入される。アクティブ・
モードでは、システム・プロセッサ・ボード［１］１５０およびブリッジ・ボー
ド［２］１８０は、コンパニオン・ボード(companion board)として用いられる
。システム・プロセッサ［１］１５２は、CompactPCI バス［１］上の入出力ボ
ード［１］１１８を制御し、更に交差接続部［１］１３０を介して、CompactPCI
バス［２］１２０上の入出力ボード［２］１２８も制御する。システム・ホス
ト［１Ｓ］１５４は、CompactPCIバス［１］１１０のバス機能を制御し、システ
ム・ホスト［２Ｂ］１８４は、CompactPCIバス［２］１２０のバス機能を制御す
る。交差接続部［２］１４０は用いられない。
クプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図である
。アクティブ／スタンバイ・システムでは、単一のアクティブ・システム・プロ
セッサが、双方のバス上に実装されておりアクティブ・モードにある素子を制御
する。アクティブなシステム・プロセッサに障害が発生した場合、スタンバイ状
態にあるプロセッサが、スタンバイ・モードにある素子の制御を引き継ぐ。第４
図では、システム・プロセッサ・ボード［１］１５０はシステム・プロセッサ・
スロット［１］１１２に挿入され、システム・プロセッサ・ボード［２］１７０
はシステム・プロセッサ・スロット［２］１２２に挿入される。ブリッジ・ボー
ド［１］１６０はブリッジ・スロット［１］１１４に挿入され、ブリッジ・ボー
ド［２］１８０はブリッジ・スロット［２］１２４に挿入される。アクティブ・
モードでは、システム・プロセッサ・ボード［１］１５０およびブリッジ・ボー
ド［２］１８０は、コンパニオン・ボード(companion board)として用いられる
。システム・プロセッサ［１］１５２は、CompactPCI バス［１］上の入出力ボ
ード［１］１１８を制御し、更に交差接続部［１］１３０を介して、CompactPCI
バス［２］１２０上の入出力ボード［２］１２８も制御する。システム・ホス
ト［１Ｓ］１５４は、CompactPCIバス［１］１１０のバス機能を制御し、システ
ム・ホスト［２Ｂ］１８４は、CompactPCIバス［２］１２０のバス機能を制御す
る。交差接続部［２］１４０は用いられない。
【００１１】 第５図は、スタンバイ・モードにおけるマルチコンフィギュレーション・バッ
クプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図である
。スタンバイ・モードでは、システム・プロセッサ・ボード［２］１７０および
ブリッジ・ボード［１］１６０は、コンパニオン・ボードとして用いられる。シ
ステム・プロセッサ［２］１７２は、CompactPCI バス［１］１１０上の入出力
ボード［２］１２８を制御し、更に交差接続部［２］１４０を介してCompactPCI
バス［２］１２０上の入出力ボード［１］１１８も制御する。システム・ホス
ト［１Ｂ］１６４は、CompactPCI バス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｓ］１７４は、CompactPCI バス［２］１２０のバス機能を制
御する。交差接続部［１］１３０は用いられない。
クプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図である
。スタンバイ・モードでは、システム・プロセッサ・ボード［２］１７０および
ブリッジ・ボード［１］１６０は、コンパニオン・ボードとして用いられる。シ
ステム・プロセッサ［２］１７２は、CompactPCI バス［１］１１０上の入出力
ボード［２］１２８を制御し、更に交差接続部［２］１４０を介してCompactPCI
バス［２］１２０上の入出力ボード［１］１１８も制御する。システム・ホス
ト［１Ｂ］１６４は、CompactPCI バス［１］１１０のバス機能を制御し、シス
テム・ホスト［２Ｓ］１７４は、CompactPCI バス［２］１２０のバス機能を制
御する。交差接続部［１］１３０は用いられない。
【００１２】 アクティブ／アクティブ・コンフィギュレーションでは、第１図に示すように
、双方のシステム・プロセッサ・ボードおよび双方のブリッジ・ボードが挿入さ
れている。システム・プロセッサ・ボード［１］１５０はシステム・プロセッサ
・スロット［１］１１２に挿入され、システム・プロセッサ・ボード［２］１７
０はシステム・プロセッサ・スロット［２］１２２に挿入される。ブリッジ・ボ
ード［１］１６０はブリッジ・スロット［１］１１４に挿入され、ブリッジ・ボ
ード［２］１８０はブリッジ・スロット［２］１２４に挿入される。デュアル・
モードでは、前述のデュアル・コンフィギュレーションにおけると同様、第１お
よび第２システムは互いに独立して機能する。システム・プロセッサ［１］１５
２は、CompactPCI バス［１］１１０上の入出力ボード［１］１１８を制御し、
第１システムにおいて共に実装されている素子を制御する。システム・プロセッ
サ［２］１７２は、CompactPCI バス［２］１２０上の入出力ボード［２］１２
８を制御し、第２システムにおいて共に実装されている素子を制御する。システ
ム・ホスト［１Ｓ］１５４は、CompactPCI バス［１］１１０のバス機能を制御
し、システム・ホスト［２Ｓ］１７４はCompactPCI バス［２］１２０のバス機
能を制御する。交差接続部［１］１３０または交差接続部［２］１４０のいずれ
も用いない。
、双方のシステム・プロセッサ・ボードおよび双方のブリッジ・ボードが挿入さ
れている。システム・プロセッサ・ボード［１］１５０はシステム・プロセッサ
・スロット［１］１１２に挿入され、システム・プロセッサ・ボード［２］１７
０はシステム・プロセッサ・スロット［２］１２２に挿入される。ブリッジ・ボ
ード［１］１６０はブリッジ・スロット［１］１１４に挿入され、ブリッジ・ボ
ード［２］１８０はブリッジ・スロット［２］１２４に挿入される。デュアル・
モードでは、前述のデュアル・コンフィギュレーションにおけると同様、第１お
よび第２システムは互いに独立して機能する。システム・プロセッサ［１］１５
２は、CompactPCI バス［１］１１０上の入出力ボード［１］１１８を制御し、
第１システムにおいて共に実装されている素子を制御する。システム・プロセッ
サ［２］１７２は、CompactPCI バス［２］１２０上の入出力ボード［２］１２
８を制御し、第２システムにおいて共に実装されている素子を制御する。システ
ム・ホスト［１Ｓ］１５４は、CompactPCI バス［１］１１０のバス機能を制御
し、システム・ホスト［２Ｓ］１７４はCompactPCI バス［２］１２０のバス機
能を制御する。交差接続部［１］１３０または交差接続部［２］１４０のいずれ
も用いない。
【００１３】 アクティブ／アクティブ・コンフィギュレーションでは、CompactPCI バス［
２］１２０上のシステム・プロセッサにおいて障害が発生した場合、処理負荷は
、第１共有モードにあるシステム・プロセッサ［１］１５２に移される。第１共
有モードは、先に論じ第４図において示したアクティブ／スタンバイ・コンフィ
ギュレーションのアクティブ・モードと同一に動作する。CompactPCI バス［１
］１１０上のシステム・プロセッサにおいて障害が発生した場合、処理負荷は、
第２共有モードにあるシステム・プロセッサ［２］１７２に移される。第２共有
モードは、先に論じ第５図に示したアクティブ／スタンバイ・コンフィギュレー
ションのスタンバイ・モードと同一に動作する。ホスト・ボード・スワップ 先に示したように、多数のシステム・ホストが各バス上に設けられている。シ
ステム・プロセッサ・ボード［１］１５０，ブリッジ・ボード［１］１６０，シ
ステム・プロセッサ・ボード［２］１７０およびブリッジ・ボード［２］１８０
は、各々、システム・ホストが常駐する「ホスト・ボード」となる。その結果、
アクティブ・ホスト・ボード上における障害の場合、いずれのバスにおいてもバ
ス機能の制御は、アクティブなシステム・ホストからスタンバイ状態のシステム
・ホストに切り替えることができる。従来のCompactPCIバス・アーキテクチャは
、入出力ボード１１８の１つまたは入出力ボード１２８の１つのように、Compac
tPCIバス上におけるホストでないボードの「ホット・スワップ」(hot swap)を可
能にする。即ち、素子をリセットすることによって、コンピュータ・システムの
動作を中断することなく、ボードを取り外し交換することができる。これについ
ては、PCI Industrial Computer Manufacturers Group, 301 Edgewater Place S
uite 220, Wakefield, MassachusettsによるCompactPCI Hot Swap Specificatio
nに記載されている。したがって、各CompactPCIバス上に多数のシステム・ホス
トを設けることにより、本発明の好適実施例は、ホスト・ボードをホット・スワ
ップする機能を備え、動作を継続しつつ、障害を起こしたホスト・ボードを交換
することが可能となる。その結果、CompactPCIバス・アーキテクチャの利点を、
高可用性即ちフォールト・トレラント用途に備えることができる。
２］１２０上のシステム・プロセッサにおいて障害が発生した場合、処理負荷は
、第１共有モードにあるシステム・プロセッサ［１］１５２に移される。第１共
有モードは、先に論じ第４図において示したアクティブ／スタンバイ・コンフィ
ギュレーションのアクティブ・モードと同一に動作する。CompactPCI バス［１
］１１０上のシステム・プロセッサにおいて障害が発生した場合、処理負荷は、
第２共有モードにあるシステム・プロセッサ［２］１７２に移される。第２共有
モードは、先に論じ第５図に示したアクティブ／スタンバイ・コンフィギュレー
ションのスタンバイ・モードと同一に動作する。ホスト・ボード・スワップ 先に示したように、多数のシステム・ホストが各バス上に設けられている。シ
ステム・プロセッサ・ボード［１］１５０，ブリッジ・ボード［１］１６０，シ
ステム・プロセッサ・ボード［２］１７０およびブリッジ・ボード［２］１８０
は、各々、システム・ホストが常駐する「ホスト・ボード」となる。その結果、
アクティブ・ホスト・ボード上における障害の場合、いずれのバスにおいてもバ
ス機能の制御は、アクティブなシステム・ホストからスタンバイ状態のシステム
・ホストに切り替えることができる。従来のCompactPCIバス・アーキテクチャは
、入出力ボード１１８の１つまたは入出力ボード１２８の１つのように、Compac
tPCIバス上におけるホストでないボードの「ホット・スワップ」(hot swap)を可
能にする。即ち、素子をリセットすることによって、コンピュータ・システムの
動作を中断することなく、ボードを取り外し交換することができる。これについ
ては、PCI Industrial Computer Manufacturers Group, 301 Edgewater Place S
uite 220, Wakefield, MassachusettsによるCompactPCI Hot Swap Specificatio
nに記載されている。したがって、各CompactPCIバス上に多数のシステム・ホス
トを設けることにより、本発明の好適実施例は、ホスト・ボードをホット・スワ
ップする機能を備え、動作を継続しつつ、障害を起こしたホスト・ボードを交換
することが可能となる。その結果、CompactPCIバス・アーキテクチャの利点を、
高可用性即ちフォールト・トレラント用途に備えることができる。
【００１４】 第６図は、アクティブ／スタンバイ・コンフィギュレーションにおいてホスト
・ボードをスワップするために、好適実施例のコンピュータ・システムが実行す
るプロセスのフローチャートである。第６図に示す基本的な機能は、システム・
プロセッサ１５２または１７２，システム・ホスト１５４，１６４，１７４また
は１８４およびホスト・スワップ・コントローラ１６６または１８６の組み合わ
せによって行われ、本明細書の後の方で更に詳しく説明する。当業者は、個々の
用途に最も適した、しかしながら、この記載に基づいた方法でこれらの機能をい
かに実施するかについて認めるであろう。ステップ６０５で、ホスト・ボードに
おいて障害が検出された場合、制御はステップ６１０に進む。ステップ６１０に
おいて、交差接続部［２］１４０を交差接続部［１］１３０の代わりに利用する
。ステップ６１５において、システム処理をシステム・プロセッサ［１］１５２
からシステム・プロセッサ［２］１７２に移管する。ステップ６１５については
、後に更に詳しく説明する。ステップ６２０において、CompactPCI バス［１］
１１０のバス機能の制御を、システム・ホスト［１Ｓ］１５４からシステム・ホ
スト［１Ｂ］１６４に移管する。ステップ６２５において、CompactPCI バス［
２］１２０のバス機能の制御を、システム・ホスト［２Ｂ］１８４からシステム
・ホスト［２Ｓ］１７４に移管する。システム・ホストの移管については、後に
第８図および第９図を参照しながら更に詳しく説明する。ステップ６３０におい
て、障害を発生したホスト・ボードをホット・スワップし、システムの動作を中
断することなく、ホスト・ボードの障害を修復する。
・ボードをスワップするために、好適実施例のコンピュータ・システムが実行す
るプロセスのフローチャートである。第６図に示す基本的な機能は、システム・
プロセッサ１５２または１７２，システム・ホスト１５４，１６４，１７４また
は１８４およびホスト・スワップ・コントローラ１６６または１８６の組み合わ
せによって行われ、本明細書の後の方で更に詳しく説明する。当業者は、個々の
用途に最も適した、しかしながら、この記載に基づいた方法でこれらの機能をい
かに実施するかについて認めるであろう。ステップ６０５で、ホスト・ボードに
おいて障害が検出された場合、制御はステップ６１０に進む。ステップ６１０に
おいて、交差接続部［２］１４０を交差接続部［１］１３０の代わりに利用する
。ステップ６１５において、システム処理をシステム・プロセッサ［１］１５２
からシステム・プロセッサ［２］１７２に移管する。ステップ６１５については
、後に更に詳しく説明する。ステップ６２０において、CompactPCI バス［１］
１１０のバス機能の制御を、システム・ホスト［１Ｓ］１５４からシステム・ホ
スト［１Ｂ］１６４に移管する。ステップ６２５において、CompactPCI バス［
２］１２０のバス機能の制御を、システム・ホスト［２Ｂ］１８４からシステム
・ホスト［２Ｓ］１７４に移管する。システム・ホストの移管については、後に
第８図および第９図を参照しながら更に詳しく説明する。ステップ６３０におい
て、障害を発生したホスト・ボードをホット・スワップし、システムの動作を中
断することなく、ホスト・ボードの障害を修復する。
【００１５】 第７図は、アクティブ／アクティブ・コンフィギュレーションにおいてホスト
・ボードをスワップするプロセスのフローチャートである。第６図におけると同
様、第７図に記載する基本的な機能は、システム・プロセッサ１５２または１７
２，システム・ホスト１５４，１６４，１７４または１８４およびホスト・スワ
ップ・コントローラ１６６または１８６の組み合わせによって行われ、この明細
書の後の方で更に詳しく説明する。当業者は、個々の用途に最も適した、しかし
ながら、この記載に基づいた方法でこれらの機能をいかに実施するかについて認
めるであろう。ステップ７０５で、ホスト・ボードに障害が検出された場合、制
御はステップ７１０に移る。ステップ７１０において、交差接続部［２］１４０
を利用する。システム・プロセッサ［２］１７２は、ステップ７１５において注
記したように、CompactPCI バス［２］１２０上で処理を制御し続ける。ステッ
プ７２０において、CompactPCI バス［１］１１０上にある素子の処理制御を、
システム・プロセッサ［２］１７２に移管する。システム・プロセッサの移管に
ついては、以下で第１０図を参照しながら更に詳細に説明する。システム・ホス
ト［２Ｓ］１７４は、ステップ７２５において注記したように、CompactPCI バ
ス［２］１２０のバス機能を制御し続ける。ステップ７３０において、CompactP
CI バス［１］１１０のバス機能の制御を、システム・ホスト［１Ｓ］１５４か
らシステム・ホスト［１Ｂ］１６４に移管する。ステップ７３５において、障害
を発生したホスト・ボードをホット・スワップし、システムの動作を中断するこ
となく、ホスト・ボードの障害を修復する。
・ボードをスワップするプロセスのフローチャートである。第６図におけると同
様、第７図に記載する基本的な機能は、システム・プロセッサ１５２または１７
２，システム・ホスト１５４，１６４，１７４または１８４およびホスト・スワ
ップ・コントローラ１６６または１８６の組み合わせによって行われ、この明細
書の後の方で更に詳しく説明する。当業者は、個々の用途に最も適した、しかし
ながら、この記載に基づいた方法でこれらの機能をいかに実施するかについて認
めるであろう。ステップ７０５で、ホスト・ボードに障害が検出された場合、制
御はステップ７１０に移る。ステップ７１０において、交差接続部［２］１４０
を利用する。システム・プロセッサ［２］１７２は、ステップ７１５において注
記したように、CompactPCI バス［２］１２０上で処理を制御し続ける。ステッ
プ７２０において、CompactPCI バス［１］１１０上にある素子の処理制御を、
システム・プロセッサ［２］１７２に移管する。システム・プロセッサの移管に
ついては、以下で第１０図を参照しながら更に詳細に説明する。システム・ホス
ト［２Ｓ］１７４は、ステップ７２５において注記したように、CompactPCI バ
ス［２］１２０のバス機能を制御し続ける。ステップ７３０において、CompactP
CI バス［１］１１０のバス機能の制御を、システム・ホスト［１Ｓ］１５４か
らシステム・ホスト［１Ｂ］１６４に移管する。ステップ７３５において、障害
を発生したホスト・ボードをホット・スワップし、システムの動作を中断するこ
となく、ホスト・ボードの障害を修復する。
【００１６】 先に論じたように、従来のCompactPCI規格は、ホット・スワップ能力を与える
。したがって、ブリッジ・ボード［１］１６０上のホット・スワップ・コントロ
ーラ［１］１６６およびブリッジ・ボード［２］１８０上のホット・スワップ・
コントローラ［２］１８６は、先に引用したCompactPCI Hot Swap Specificatio
nに規定されているように、従来のCompactPCIホット・スワップを基本とする。
本明細書の記載に基づき、CompactPCI Hot Swap Specificationに基づき、更に
個々の用途に対する設計の優先性および適性に基づいて、当業者は容易にホット
・スワップ・コントローラを実現できよう。しかしながら、ホスト・ボードをホ
ット・スワップするには、従来のCompactPCIシステム・ホストに多少の変更を加
え、１系統のバス上に２つのシステム・ホストが存在することによって、バス制
御機能が損なわれないことを保証しなければならない。
。したがって、ブリッジ・ボード［１］１６０上のホット・スワップ・コントロ
ーラ［１］１６６およびブリッジ・ボード［２］１８０上のホット・スワップ・
コントローラ［２］１８６は、先に引用したCompactPCI Hot Swap Specificatio
nに規定されているように、従来のCompactPCIホット・スワップを基本とする。
本明細書の記載に基づき、CompactPCI Hot Swap Specificationに基づき、更に
個々の用途に対する設計の優先性および適性に基づいて、当業者は容易にホット
・スワップ・コントローラを実現できよう。しかしながら、ホスト・ボードをホ
ット・スワップするには、従来のCompactPCIシステム・ホストに多少の変更を加
え、１系統のバス上に２つのシステム・ホストが存在することによって、バス制
御機能が損なわれないことを保証しなければならない。
【００１７】 第８図は、かかる変更を行なったシステム・ホストの回路図である。第８図の
システム・ホスト８００は、システム・ホスト［１Ｓ］１５４，システム・ホス
ト［１Ｂ］１６４，システム・ホスト［２Ｓ］１７４またはシステム・ホスト［
２Ｂ］１８４に対応する。システム・ホスト８００は、従来のＰＣＩ−ＰＣＩブ
リッジ８１０を含み、CompactPCIバスをホスト・ボード上のローカルＰＣＩバス
に接続する。例えば、ブリッジ８１０は、DEC 21154 PCI Bridge Arbiterである
。更に、システム・ホスト８００は特殊アービタ８２０を含む。特殊アービタ８
２０は、ブリッジ８１０に含まれる従来のバス・アービタの機能に置き代わり、
ブリッジ８１０をディゼーブルにする。特殊アービタ８２０は、システム・ホス
トの切り換えを可能にするいくつかの追加機構を備えていることを除いて、従来
のＰＣＩバス・アービタと同一である。これらの機構について、以下に第９図を
参照しながら説明する。
システム・ホスト８００は、システム・ホスト［１Ｓ］１５４，システム・ホス
ト［１Ｂ］１６４，システム・ホスト［２Ｓ］１７４またはシステム・ホスト［
２Ｂ］１８４に対応する。システム・ホスト８００は、従来のＰＣＩ−ＰＣＩブ
リッジ８１０を含み、CompactPCIバスをホスト・ボード上のローカルＰＣＩバス
に接続する。例えば、ブリッジ８１０は、DEC 21154 PCI Bridge Arbiterである
。更に、システム・ホスト８００は特殊アービタ８２０を含む。特殊アービタ８
２０は、ブリッジ８１０に含まれる従来のバス・アービタの機能に置き代わり、
ブリッジ８１０をディゼーブルにする。特殊アービタ８２０は、システム・ホス
トの切り換えを可能にするいくつかの追加機構を備えていることを除いて、従来
のＰＣＩバス・アービタと同一である。これらの機構について、以下に第９図を
参照しながら説明する。
【００１８】 第９図は、システム・ホストを切り替えるプロセスのフローチャートである。
このプロセスは、上述の種々の場面におけるように、システム・ホスト［１Ｓ］
１５４またはシステム・ホスト［１Ｂ］１６４内のホット・スワップ・コントロ
ーラ１６６および特殊アービタ８２０によって、CompactPCI バス［１］１１０
上のシステム・ホスト［１Ｓ］１５４およびシステム・ホスト［１Ｂ］１６４間
で切り換えを行なう際に実行され、あるいはシステム・ホスト［２Ｓ］１７４ま
たはシステム・ホスト［２Ｂ］１８４内のホット・スワップ・コントローラ１８
６および特殊アービタ８２０によって、CompactPCI バス［２］１２０上でシス
テム・ホスト［２Ｓ］１７４およびシステム・ホスト［２Ｂ］１８４間で切り換
えを行なう際に実行される。ステップ９０５において、ホット・スワップ・コン
トローラはバスを静止状態とする。より具体的には、ホット・スワップ・コント
ローラは、特殊アービタ８２０に優先度が高い要求信号を与え、特殊アービタ８
２０は、バスがアイドル状態にある場合にのみこれを許可する。ホット・スワッ
プ・コントローラがこの目的に用いるために、特殊な要求／許可ライン対が特殊
アービタ８２０に設けられている。
このプロセスは、上述の種々の場面におけるように、システム・ホスト［１Ｓ］
１５４またはシステム・ホスト［１Ｂ］１６４内のホット・スワップ・コントロ
ーラ１６６および特殊アービタ８２０によって、CompactPCI バス［１］１１０
上のシステム・ホスト［１Ｓ］１５４およびシステム・ホスト［１Ｂ］１６４間
で切り換えを行なう際に実行され、あるいはシステム・ホスト［２Ｓ］１７４ま
たはシステム・ホスト［２Ｂ］１８４内のホット・スワップ・コントローラ１８
６および特殊アービタ８２０によって、CompactPCI バス［２］１２０上でシス
テム・ホスト［２Ｓ］１７４およびシステム・ホスト［２Ｂ］１８４間で切り換
えを行なう際に実行される。ステップ９０５において、ホット・スワップ・コン
トローラはバスを静止状態とする。より具体的には、ホット・スワップ・コント
ローラは、特殊アービタ８２０に優先度が高い要求信号を与え、特殊アービタ８
２０は、バスがアイドル状態にある場合にのみこれを許可する。ホット・スワッ
プ・コントローラがこの目的に用いるために、特殊な要求／許可ライン対が特殊
アービタ８２０に設けられている。
【００１９】 ステップ９１０において、コンピュータ・システムは、アクティブなシステム
・ホストによって与えられたシステム・ホスト信号をディスエーブルする。即ち
、ホット・スワップ・コントローラは、特殊アービタ８２０にフロート信号を与
え、特殊アービタ８２０に、それがアクティブのときに与えたシステム・ホスト
信号をディゼーブルさせる。この目的にホット・スワップ・コントローラが用い
るために、特殊フロート・ラインを特殊アービタ８２０に追加する。フロート信
号によってディゼーブルされるシステム・ホスト信号は、バス上の素子にバス・
アクセスを許可する許可信号，バス上の素子をリセットするリセット信号，バス
上の素子に与えられるクロック信号および割込を含む。特殊アービタ８２０は、
その許可信号，リセット信号およびクロック信号を三状態信号として定義し、こ
の場合高インピーダンス状態を第３状態として追加する。フロート信号は、特殊
アービタ８２０に、３状態許可信号，リセット信号およびクロック信号を第３状
態に置かせ、更に割込をディゼーブルさせる。ステップ９１５において、ホット
・スワップ・コントローラは、障害を発生したアクティブなシステム・ホストか
らスタンバイ状態のシステム・ホストに制御を移管する。説明を簡単にするため
に、図示の順で記載したが、本発明の好適実施例は、リセット信号およびクロッ
ク信号をスタンバイ状態のシステム・ホストに移管し、その後アクティブのホス
ト・システムがこれらをディゼーブルすることによって、リセット信号およびク
ロック信号が中間状態となり、望ましくない信号がいずれかの素子に送られてし
まう可能性を許さない。また、クロック信号を第３状態に置くのを終端エッジ上
とし、サイクルが短くなるのを防止することが好ましい。システム・プロセッサ・ボード・スワップ システム・プロセッサ・ボードのスワップには、システム・プロセッサの制御
を切り替える必要がある。例えば、障害がシステム・プロセッサ・ボード［１］
１５０に影響を及ぼす場合には、制御をシステム・プロセッサ［１］１５２から
システム・プロセッサ［２］１７２に移管し、障害がシステム・プロセッサ・ボ
ード［２］１７０に影響を及ぼす場合には、システム・プロセッサ［２］１７２
からシステム・プロセッサ［１］１５２に移管する。可用性が高い用途即ちフォ
ールト・トレラントの用途では、システム上の素子をリセットすることなく、シ
ステム・プロセッサの切り換えを行なう必要があり、さもないとシステムの動作
を中断してしまう。しかしながら、システム・プロセッサ［１］１５２およびシ
ステム・プロセッサ［２］１７２は独立して動作するので、かかる切り換えはシ
ステムを危うくする。例えば、CompactPCIバス上の素子が、切り換えの間、アク
ティブなシステム・プロセッサのメモリに直接メモリ・アクセスを行なっている
可能性がある。スタンバイ状態のシステム・プロセッサは、同じアドレシング方
式を利用していない場合もあるが、素子が元々意図したアドレスに書き込んだ場
合、重要なデータが変転してしまう。本発明の好適実施例は、スタンドバイ状態
のシステム・プロセッサによって、システム・プロセッサ制御に継目のない切り
換えを行なうことによって、かかる変転を防止する。
・ホストによって与えられたシステム・ホスト信号をディスエーブルする。即ち
、ホット・スワップ・コントローラは、特殊アービタ８２０にフロート信号を与
え、特殊アービタ８２０に、それがアクティブのときに与えたシステム・ホスト
信号をディゼーブルさせる。この目的にホット・スワップ・コントローラが用い
るために、特殊フロート・ラインを特殊アービタ８２０に追加する。フロート信
号によってディゼーブルされるシステム・ホスト信号は、バス上の素子にバス・
アクセスを許可する許可信号，バス上の素子をリセットするリセット信号，バス
上の素子に与えられるクロック信号および割込を含む。特殊アービタ８２０は、
その許可信号，リセット信号およびクロック信号を三状態信号として定義し、こ
の場合高インピーダンス状態を第３状態として追加する。フロート信号は、特殊
アービタ８２０に、３状態許可信号，リセット信号およびクロック信号を第３状
態に置かせ、更に割込をディゼーブルさせる。ステップ９１５において、ホット
・スワップ・コントローラは、障害を発生したアクティブなシステム・ホストか
らスタンバイ状態のシステム・ホストに制御を移管する。説明を簡単にするため
に、図示の順で記載したが、本発明の好適実施例は、リセット信号およびクロッ
ク信号をスタンバイ状態のシステム・ホストに移管し、その後アクティブのホス
ト・システムがこれらをディゼーブルすることによって、リセット信号およびク
ロック信号が中間状態となり、望ましくない信号がいずれかの素子に送られてし
まう可能性を許さない。また、クロック信号を第３状態に置くのを終端エッジ上
とし、サイクルが短くなるのを防止することが好ましい。システム・プロセッサ・ボード・スワップ システム・プロセッサ・ボードのスワップには、システム・プロセッサの制御
を切り替える必要がある。例えば、障害がシステム・プロセッサ・ボード［１］
１５０に影響を及ぼす場合には、制御をシステム・プロセッサ［１］１５２から
システム・プロセッサ［２］１７２に移管し、障害がシステム・プロセッサ・ボ
ード［２］１７０に影響を及ぼす場合には、システム・プロセッサ［２］１７２
からシステム・プロセッサ［１］１５２に移管する。可用性が高い用途即ちフォ
ールト・トレラントの用途では、システム上の素子をリセットすることなく、シ
ステム・プロセッサの切り換えを行なう必要があり、さもないとシステムの動作
を中断してしまう。しかしながら、システム・プロセッサ［１］１５２およびシ
ステム・プロセッサ［２］１７２は独立して動作するので、かかる切り換えはシ
ステムを危うくする。例えば、CompactPCIバス上の素子が、切り換えの間、アク
ティブなシステム・プロセッサのメモリに直接メモリ・アクセスを行なっている
可能性がある。スタンバイ状態のシステム・プロセッサは、同じアドレシング方
式を利用していない場合もあるが、素子が元々意図したアドレスに書き込んだ場
合、重要なデータが変転してしまう。本発明の好適実施例は、スタンドバイ状態
のシステム・プロセッサによって、システム・プロセッサ制御に継目のない切り
換えを行なうことによって、かかる変転を防止する。
【００２０】 第１０図は、システム・プロセッサの継目のない切り換えのフローチャートで
ある。第１０図の機能は、スタンバイ状態のシステム・プロセッサがアクティブ
なシステム・プロセッサからスタンバイ状態のシステム・プロセッサに切り替え
る際に実行する。ステップ１００５において、スタンバイ状態のシステム・プロ
セッサは、アクティブなシステム・プロセッサ・ボード上またはコンパニオン・
ブリッジ・ボード上の障害のように、アクティブなシステム・プロセッサに影響
を与える障害があり、前述のようにアクティブなシステム・プロセッサからスタ
ンバイ状態のシステム・プロセッサへの切り換えが必要であるか否かについて判
定を行なう。ステップ１０１０において、スタンバイ状態のシステム・プロセッ
サは特殊アービタ８００を１マスタ・モードに置き、スタンバイ状態のシステム
・プロセッサ以外のいずれの素子にもバス許可を与えない。ステップ１０１５に
おいて、スタンバイ状態のシステム・プロセッサは、バス上の素子を検査し、ス
テップ１０２０において当該素子が破壊的な作用を行なう危険性があるか否かに
ついて判定を行なう。例えば、スタンバイ状態のシステム・プロセッサは、素子
上のステータス情報にアクセスし、当該素子への割込がイネーブルされているか
否かについて判定し、当該素子がアクティブなシステム・プロセッサへの直接メ
モリ・アクセスを行なう能力を有するか否かについて判定を行い、および／また
は当該素子が、アクティブなシステム・プロセッサ・ボードまたはコンパニオン
・ボード上の障害のような、障害を発生したボード上にあるか否かについて判定
を行なう。
ある。第１０図の機能は、スタンバイ状態のシステム・プロセッサがアクティブ
なシステム・プロセッサからスタンバイ状態のシステム・プロセッサに切り替え
る際に実行する。ステップ１００５において、スタンバイ状態のシステム・プロ
セッサは、アクティブなシステム・プロセッサ・ボード上またはコンパニオン・
ブリッジ・ボード上の障害のように、アクティブなシステム・プロセッサに影響
を与える障害があり、前述のようにアクティブなシステム・プロセッサからスタ
ンバイ状態のシステム・プロセッサへの切り換えが必要であるか否かについて判
定を行なう。ステップ１０１０において、スタンバイ状態のシステム・プロセッ
サは特殊アービタ８００を１マスタ・モードに置き、スタンバイ状態のシステム
・プロセッサ以外のいずれの素子にもバス許可を与えない。ステップ１０１５に
おいて、スタンバイ状態のシステム・プロセッサは、バス上の素子を検査し、ス
テップ１０２０において当該素子が破壊的な作用を行なう危険性があるか否かに
ついて判定を行なう。例えば、スタンバイ状態のシステム・プロセッサは、素子
上のステータス情報にアクセスし、当該素子への割込がイネーブルされているか
否かについて判定し、当該素子がアクティブなシステム・プロセッサへの直接メ
モリ・アクセスを行なう能力を有するか否かについて判定を行い、および／また
は当該素子が、アクティブなシステム・プロセッサ・ボードまたはコンパニオン
・ボード上の障害のような、障害を発生したボード上にあるか否かについて判定
を行なう。
【００２１】 ステップ１０２５において、スタンバイ状態のシステム・プロセッサがステッ
プ１０２０において、素子が破壊的作用を行なう危険性があると判定した場合、
スタンバイ状態のシステム・プロセッサはこの素子を静止させる。例えば、スタ
ンバイ状態のシステム・プロセッサは、動作を中止するように素子をプログラム
するか、あるいは素子が書き込んでいるアドレスを変更する。ステップ１０３０
において検査すべき素子が未だある限り、スタンバイ状態のシステム・プロセッ
サはステップ１０１５ないし１０３０を繰り返す。最後に、ステップ１０３５に
おいて、破壊的な作用を行なう危険性がある素子全てを静止させ終え、次いでス
タンバイ状態のシステム・プロセッサは特殊アービタ８００を多マスタ・モード
に置き、スタンバイ状態のシステム・プロセッサ以外の素子にバス許可を与える
ことを許す。
プ１０２０において、素子が破壊的作用を行なう危険性があると判定した場合、
スタンバイ状態のシステム・プロセッサはこの素子を静止させる。例えば、スタ
ンバイ状態のシステム・プロセッサは、動作を中止するように素子をプログラム
するか、あるいは素子が書き込んでいるアドレスを変更する。ステップ１０３０
において検査すべき素子が未だある限り、スタンバイ状態のシステム・プロセッ
サはステップ１０１５ないし１０３０を繰り返す。最後に、ステップ１０３５に
おいて、破壊的な作用を行なう危険性がある素子全てを静止させ終え、次いでス
タンバイ状態のシステム・プロセッサは特殊アービタ８００を多マスタ・モード
に置き、スタンバイ状態のシステム・プロセッサ以外の素子にバス許可を与える
ことを許す。
【００２２】 尚、ここに記載した本発明では、多数のコンフィギュレーションを有する単一
のバックプレーンの利点が得られることが認められよう。以上、好適実施例を参
照しながら本発明を説明した。しかしながら、本発明の範囲から逸脱することな
く、これら好適実施例には変更や修正も可能であることを当業者は認めよう。
のバックプレーンの利点が得られることが認められよう。以上、好適実施例を参
照しながら本発明を説明した。しかしながら、本発明の範囲から逸脱することな
く、これら好適実施例には変更や修正も可能であることを当業者は認めよう。
【図１】 本発明の好適実施例のマルチコンフィギュレーション・バックプレーンの回路
図。
図。
【図２】 マルチコンフィギュレーション・バックプレーンのデュアル・コンフィギュレ
ーションの回路図。
ーションの回路図。
【図３】 マルチコンフィギュレーション・バックプレーンの拡張コンフィギュレーショ
ンの回路図。
ンの回路図。
【図４】 アクティブ／スタンバイ・モードにおけるマルチコンフィギュレーション・バ
ックプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図。
ックプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図。
【図５】 アクティブ／アクティブ・モードにおけるマルチコンフィギュレーション・バ
ックプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図。
ックプレーンのアクティブ／スタンバイ・コンフィギュレーションの回路図。
【図６】 アクティブ／スタンバイ・コンフィギュレーションにおけるホスト・ボード切
り換えプロセスのフローチャート。
り換えプロセスのフローチャート。
【図７】 アクティブ／アクティブ・コンフィギュレーションにおけるホスト・ボード切
り換えプロセスのフローチャート。
り換えプロセスのフローチャート。
【図８】 システム・ホストの回路図。
【図９】 システム・ホストへの切り換えプロセスのフローチャート。
【図１０】 システム・プロセッサへの切り換えプロセスのフローチャート。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ジェームス・ラングダル アメリカ合衆国アリゾナ州スコッツデー ル、イースト・オニックス6711 Ｆターム(参考） 5B034 BB01 BB02 BB15 BB17 5B083 AA05 BB01 BB03 BB11 CD11 CE01 DD01 DD09 EE11 【要約の続き】 第１交差接続部は第１ローカルＰＣＩバスであり、第２ 交差接続部は第２ローカルＰＣＩバスである。
Claims (11)
- 【請求項１】 マルチコンフィギュレーション・バックプレーンであって： 第１システム・プロセッサ・スロットと、第１ブリッジ・スロットと、１以上
の入出力スロットを有する第１コンパクトPCIバス； 第２システム・プロセッサ・スロットと、第２ブリッジ・スロットと、１以上
の入出力スロットから成る第２入出力スロット集合とを有する第２コンパクトPC
Iバス； 前記第１システム・プロセッサ・スロットおよび前記第２ブリッジ・スロット
間の第１交差接続部；および 前記第２システム・プロセッサ・スロットおよび前記第１ブリッジ・スロット
間の第２交差接続部； から成ることを特徴とするマルチコンフィギュレーション・バックプレーン。 - 【請求項２】 前記第１システム・プロセッサ・スロットに挿入された第１システム・プロセ
ッサ・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； を更に備え、 前記第１システム・プロセッサ・ボードは、前記第１入出力ボード集合の１つ
以上の入出力ボードを制御する第１システム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、前記第２入出力ボード集合の１つ
以上の入出力ボードを制御する第２システム・プロセッサを有することを特徴と
する請求項１記載のマルチコンフィギュレーション・バックプレーン。 - 【請求項３】 前記第１システム・プロセッサ・スロットに挿入されたシステム・プロセッサ
・ボード； 前記第２ブリッジ・スロットに挿入されたブリッジ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； を更に備え、 前記システム・プロセッサ・ボードは、前記第１交差接続部を介して前記ブリ
ッジ・ボードに結合され、前記第１コンパクトPCIバス上にある前記第１入出力
ボード集合の１つ以上の入出力ボードを制御し、更に前記第２コンパクトPCIバ
ス上にある前記第２入出力ボード集合の１つ以上の入出力ボードを制御するシス
テム・プロセッサを有することを特徴とする請求項１記載のマルチコンフィギュ
レーション・バックプレーン。 - 【請求項４】 前記第１システム・プロセッサ・スロットに挿入された第１システム・プロセ
ッサ・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； 前記第１ブリッジ・スロットに挿入された第１ブリッジ・ボード； 前記第２ブリッジ・スロットに挿入された第２ブリッジ・ボード； を更に備え、 前記第１システム・プロセッサ・ボードは、アクティブ・モードにおいて、前
記第１交差接続部を介して前記第２ブリッジ・ボードに結合され、前記第１コン
パクトPCIバス上にある前記第１入出力ボード集合の１つ以上の入出力ボードを
制御し、更に前記第２コンパクトPCIバス上にある前記第２入出力ボード集合の
１つ以上の入出力ボードを制御するシステム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、スタンバイ・モードにおいて、前
記第２交差接続部を介して前記第１ブリッジ・ボードに結合され、前記第２コン
パクトPCIバス上にある前記第２入出力ボード集合の１つ以上の入出力ボードを
制御し、更に前記第１コンパクトPCIバス上にある前記第１入出力ボード集合の
１つ以上の入出力ボードを制御する第２システム・プロセッサを有することを特
徴とする請求項１記載のマルチコンフィギュレーション・バックプレーン。 - 【請求項５】 前記第１システム・プロセッサ・スロットに挿入されたシステム・プロセッサ
・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； 前記第１ブリッジ・スロットに挿入された第１ブリッジ・ボード； 前記第２ブリッジ・スロットに挿入された第２ブリッジ・ボード； を更に備え、 デュアル・モードにおいて、前記第１システム・プロセッサ・ボードは、前記
第１コンパクトPCIバス上にある前記第１入出力ボード集合の１つ以上の入出力
ボードを制御する第１システム・プロセッサを有し、前記第２システム・プロセ
ッサ・ボードは、前記第２コンパクトPCIバス上にある前記第２入出力ボード集
合の１つ以上の入出力ボードを制御する第１システム・プロセッサを有し； 前記第１システム・プロセッサ・ボードは、第１共有モードにおいて、前記第
１交差接続部を介して前記第２ブリッジ・ボードに結合され、前記第１コンパク
トPCIバス上にある前記第１入出力ボード集合の１つ以上の入出力ボードを制御
し、更に前記第２コンパクトPCIバス上にある前記第２入出力ボード集合の１つ
以上の入出力ボードを制御する第１システム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、第２共有モードにおいて、前記第
２交差接続部を介して前記第１ブリッジ・ボードに結合され、前記第２コンパク
トPCIバス上にある前記第２入出力ボード集合の１つ以上の入出力ボードを制御
し、更に前記第１コンパクトPCIバス上にある前記第１入出力ボード集合の１つ
以上の入出力ボードを制御する第２システム・プロセッサを有することを特徴と
する請求項１記載のマルチコンフィギュレーション・バックプレーン。 - 【請求項６】 前記第１交差接続部は第１ローカル周辺素子相互接続バスであり、前記第２交
差接続部は第２ローカル周辺素子相互接続バスであることを特徴とする請求項１
記載のマルチコンフィギュレーション・バックプレーン。 - 【請求項７】 マルチコンフィギュレーション・バックプレーンであって： 第１システム・プロセッサ・スロットと、第１ブリッジ・スロットと、１つ以
上の入出力スロットから成る第１入出力スロット集合とを有する第１バス； 第２システム・プロセッサ・スロットと、第２ブリッジ・スロットと、１つ以
上の入出力スロットから成る第２入出力スロット集合とを有する第２バス； 前記第１システム・プロセッサ・スロットおよび前記第２ブリッジ・スロット
間の第１交差接続部；および 前記第２システム・プロセッサ・スロットおよび前記第１ブリッジ・スロット
間の第２交差接続部； から成ることを特徴とするマルチコンフィギュレーション・バックプレーン。 - 【請求項８】 前記第１システム・プロセッサ・スロットに挿入された第１システム・プロセ
ッサ・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； を更に備え、 前記第１システム・プロセッサ・ボードは、前記第１入出力ボード集合の１つ
以上の入出力ボードを制御する第１システム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、前記第２入出力ボード集合の１つ
以上の入出力ボードを制御する第２システム・プロセッサを有することを特徴と
する請求項７記載のマルチコンフィギュレーション・バックプレーン。 - 【請求項９】 前記第１システム・プロセッサ・スロットに挿入されたシステム・プロセッサ
・ボード； 前記第２ブリッジ・スロットに挿入されたブリッジ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； を更に備え、 前記システム・プロセッサ・ボードは、前記第１交差接続部を介して前記ブリ
ッジ・ボードに結合され、前記第１バス上にある前記第１入出力ボード集合の１
つ以上の入出力ボードを制御し、更に前記第２バス上にある前記第２入出力ボー
ド集合の１つ以上の入出力ボードを制御するシステム・プロセッサを有する； ことを特徴とする請求項７記載のマルチコンフィギュレーション・バックプレー
ン。 - 【請求項１０】 前記第１システム・プロセッサ・スロットに挿入されたシステム・プロセッサ
・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； 前記第１ブリッジ・スロットに挿入された第１ブリッジ・ボード； 前記第２ブリッジ・スロットに挿入された第２ブリッジ・ボード； を更に備え、 前記第１システム・プロセッサ・ボードは、アクティブ・モードにおいて、前
記第１交差接続部を介して前記第２ブリッジ・ボードに結合され、前記第１バス
上にある前記第１入出力ボード集合の１つ以上の入出力ボードを制御し、更に前
記第２バス上にある前記第２入出力ボード集合の１つ以上の入出力ボードを制御
する第１システム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、スタンバイ・モードにおいて、前
記第２交差接続部を介して前記第１ブリッジ・ボードに結合され、前記第２バス
上に前記第２入出力ボード集合の１つ以上の入出力ボードを制御し、更に前記第
１バス上にある前記第１入出力ボード集合の１つ以上の入出力ボードを制御する
第２システム・プロセッサを有することを特徴とする請求項７記載のマルチコン
フィギュレーション・バックプレーン。 - 【請求項１１】 前記第１システム・プロセッサ・スロットに挿入されたシステム・プロセッサ
・ボード； 前記第２システム・プロセッサ・スロットに挿入された第２システム・プロセ
ッサ・ボード； 前記第１入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第１入出力ボード集合； 前記第２入出力スロット集合の１つ以上の入出力スロットの１つに各々挿入さ
れた、１つ以上の入出力ボードから成る第２入出力ボード集合； 前記第１ブリッジ・スロットに挿入された第１ブリッジ・ボード； 前記第２ブリッジ・スロットに挿入された第２ブリッジ・ボード； を更に備え、 デュアル・モードにおいて、前記第１システム・プロセッサ・ボードは、前記
第１入出力ボード集合の１つ以上の入出力ボードを制御する第１システム・プロ
セッサを有し、前記第２システム・プロセッサ・ボードは、前記第２入出力ボー
ド集合の１つ以上の入出力ボードを制御する第２システム・プロセッサを有し； デュアル・モードにおいて、前記第１システム・プロセッサ・ボードは、前記
第１入出力ボード集合の１つ以上の入出力ボードを制御する第１システム・プロ
セッサを有し、前記第２システム・プロセッサ・ボードは、前記第２入出力ボー
ド集合の１つ以上の入出力ボードを制御する第２システム・プロセッサを有し； 前記第１システム・プロセッサ・ボードは、第１共有モードにおいて、前記第
１交差接続部を介して前記第２ブリッジ・ボードに結合され、前記第１バス上に
ある前記第１入出力ボード集合の１つ以上の入出力ボードを制御し、更に前記第
２バス上にある前記第２入出力ボード集合の１つ以上の入出力ボードを制御する
第１システム・プロセッサを有し； 前記第２システム・プロセッサ・ボードは、第２共有モードにおいて、前記第
２交差接続部を介して前記第１ブリッジ・ボードに結合され、前記第２バス上に
ある前記第２入出力ボード集合の１つ以上の入出力ボードを制御し、更に前記第
１バス上にある前記第１入出力ボード集合の１つ以上の入出力ボードを制御する
第２システム・プロセッサを有することを特徴とする請求項７記載のマルチコン
フィギュレーション・バックプレーン。
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|---|---|---|---|
| US09/079,040 US6112271A (en) | 1998-05-14 | 1998-05-14 | Multiconfiguration backplane |
| US09/079,040 | 1998-05-14 | ||
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|---|---|
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|---|---|---|---|
| JP2000548816A Pending JP2002514821A (ja) | 1998-05-14 | 1999-05-07 | マルチコンフィギュレーション・バックプレーン |
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