JP2002518734A - マルチプロセッサ・システム用のブリッジにおけるメモリ・ページ変更のトラッキング - Google Patents

Abstract

(57)【要約】 マルチプロセッサ・システム用のブリッジは、第１の処理セットのＩ／Ｏバスと、第２の処理セットのＩ／Ｏバスと、デバイス・バスとに接続するためのバス・インタフェースを含む。ブリッジ制御機構は、デバイス・バス上のデバイスから処理セットのメモリへの直接メモリ・アクセスを許可し、ブリッジへのアクセスに対して第１と第２の処理セット間を第１のスプリット・モードで調停し、第１および第２の処理セットのロックステップ動作を第２の複合モードで監視するように動作可能である。ダーティＲＡＭ機構は、処理セット・メモリの複数の領域のそれぞれにダーティ・インジケータ（例えばビット）を規定し、ダーティ・インジケータは、そのメモリ領域がＤＭＡアクセスによって書き込まれたときに所定の値にセットされる。処理セットの一方は、スプリット・モードでプライマリ処理セットとして、そのメモリの内容を他の処理セットにコピーできるように、かつ、対応するダーティ指示がセットされたことによって書込みがあったとダーティＲＡＭ機構中で識別された、そのメモリのそれらの領域を再コピーするように動作可能とすることができる。ブリッジ制御機構は、ダーティＲＡＭ機構中で識別されたメモリ領域の内容のコピーが完了して、そのように識別された領域がそれ以上ないときに、プライマリ処理セットからの同期化リセット動作に応答して、スプリットモードから複合モードに移行することができる。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） 本発明は、Ｉ／Ｏデバイス・バスと通信する第１および第２の処理セット（そ
れぞれが１つまたは複数のプロセッサを含むことができる）を含むマルチプロセ
ッサ・コンピュータ・システムに関する。

【０００２】 本出願は、２つ以上のプロセッサ・セットがロックステップでＩ／Ｏデバイス
・バスと通信する必要があり、システム全体の誤った動作を識別するためにロッ
クステップ・エラーを識別できる、フォールト・トレラント（故障許容）なコン
ピュータ・システムに対して特に適用される。

【０００３】 このようなフォールト・トレラントなコンピュータ・システムでは、障害を識
別できるようにするだけでなく、高水準のシステム稼働率（system availabilit
y）実現できる構造を提供することも目的である。高水準のシステム稼働率を実
現するには、このようなシステムがロックステップ・エラーから自動的に回復し
ようとすることが望ましいであろう。

【０００４】 このような自動回復プロセスの一部として、ロックステップでリスタートする
ために処理セットの状態を共通のステータスに再統合することが必要である。こ
れを達成する手法は、処理セットのうちの一方の完全な状態（すなわち「よい」
状態）を他方の処理セットにコピーすることである。これは、両方のプロセッサ
のメモリの内容が、ロックステップ・モードでリスタートしようとする前の時点
で確実に同じであるようにすることを必要とする。

【０００５】 しかし、一方の処理セットから他方の処理セットにメモリの内容をコピーする
ことの問題は、この間に、Ｉ／Ｏバスに接続されたデバイスが処理セットのメモ
リに直接メモリ・アクセス（ＤＭＡ）を行っている可能性があることである。す
でにコピーされたメモリ・エリアに書込みが行われると、それによって、コピー
の最後に処理セット中のメモリ状態が同じでなくなる。

【０００６】 プロセッサ中にダーティＲＡＭを採用して、ダーティＲＡＭが最後にリセット
されてから変更されたメモリ・エリアを示すことが提案されてきた。ダーティＲ
ＡＭは、メモリのブロックまたはページごとにビットを有するビット・マップで
あり、このビットは、当該のメモリ・エリアへの書込みアクセスが行われるとき
にセットされる。しかし、他の処理セットのダーティＲＡＭへのアクセスが困難
であり、遅れるために、処理セット中にダーティＲＡＭを設けることは、プロセ
ッサのメモリを元の状態に戻す問題に対して信頼性のある解決法を提供しないで
あろう。

【０００７】 本発明の一目的は、第１および第２の処理セット中の並行状態の回復を達成す
る際に直接メモリ・アクセスに対処する問題への解決法を提供することである。

【０００８】 （発明の概要） 本発明の特定かつ好ましい態様は、添付の独立クレームおよび従属クレームに
述べる。従属クレームからの特徴の組合せを、特許請求の範囲に明示的に述べる
ようにだけではなく適切に、独立クレームの特徴と組み合わせることができる。

【０００９】 本発明の一態様によれば、マルチプロセッサ・システム用のブリッジが提供さ
れる。ブリッジは、第１の処理セットのＩ／Ｏバスと、第２の処理セットのＩ／
Ｏバスと、デバイス・バスとに接続するバス・インタフェースを備える。ブリッ
ジ制御機構が、デバイス・バス上のデバイスから処理セットのメモリへの直接メ
モリ・アクセスを許可し、ブリッジへのアクセスに対して第１と第２の処理セッ
ト間を第１のスプリット・モードで調停し、第１および第２の処理セットのロッ
クステップ動作を第２の複合モードで監視するように動作可能である。デバイス
・バス上のデバイスによる直接メモリ・アクセスによって変更されたプロセッサ
・セット・メモリの領域を監視するために、ダーティＲＡＭ機構がブリッジ中に
提供される。

【００１０】 したがって、本発明の一実施態様は、デバイス・バス上のデバイスによって開
始されたＤＭＡ動作によって変更されたメモリ部分を監視することができる。ブ
リッジ中にダーティＲＡＭ機構を設けることによって、処理セットからダーティ
ＲＡＭへのアクセスを容易にする。再統合プロセスはいくつかのパスを含むこと
ができ、これらの各パスの間に、ダーティにされたメモリが、よい処理セットか
ら不良な（ターゲット）処理セットにコピーされる。再統合のプロセスの間に、
よい処理セットはダーティＲＡＭにアクセスして、いずれかのパス上でコピーす
べき、ダーティにされたメモリ（それ自体の中のメモリまたはターゲット処理セ
ットのメモリ）を決定することができる。

【００１１】 上に参照されるバス・インタフェースは、ブリッジの別々のコンポーネントで
ある必要はなく、ブリッジの他のコンポーネント中に組み込むこともでき、実際
、単に当該のバスのライン用の接続とすることもできることに留意されたい。

【００１２】 本発明の一実施態様では、ダーティＲＡＭ機構は、処理セット・メモリの複数
の領域のそれぞれにダーティ・インジケータ（例えばビット）を決め、ダーティ
・インジケータは、メモリのその領域がＤＭＡアクセスによって書き込まれたと
きに所定の値にセットされる。

【００１３】 処理セットは、処理セットの一方がスプリット・モードでプライマリ処理セッ
トとして、かつ、そのメモリの内容を他の処理セットにコピーできるように動作
可能であるように構成することができる。このコピー動作中にいくつかのメモリ
領域が直接メモリ・アクセスによって書き込まれた場合、コピー動作の最後の状
態は、様々な処理セット中で同じでないことになる。この結果、プライマリ処理
セットは、対応するダーティ指示がセットされたことによって書込みがあったと
ダーティＲＡＭ機構中にマークされた、そのメモリのそれらの領域を再コピーす
る。このプロセスは必要とされるパスの数だけ繰り返すことができる。

【００１４】 本発明の一実施態様では、ブリッジ制御機構は、第１および第２のプロセッサ
・バス・インタフェースおよびデバイス・バス・インタフェースに接続された調
停装置を備え、調停装置は、第１および第２の処理セットとデバイス・バス上の
デバイスとによるブリッジの使用を調停するようにスプリット・モードで動作可
能に構成される。ブリッジ制御機構は、ダーティＲＡＭ機構中で識別されたメモ
リ領域の内容のコピーが完了して、そのように識別された領域がそれ以上ないと
きに、プライマリ処理セットからの同期化リセット動作に応答して、スプリット
動作モードから複合動作モードに移行するように動作可能に構成される。

【００１５】 ダーティＲＡＭ機構は、ブリッジ中のランダム・アクセス・メモリ中に構成さ
れたダーティＲＡＭを備えることができる。あるいは、別々のハードウェア・メ
モリ・デバイスを設けてもよい。ダーティＲＡＭの内容は、処理セットによって
読み取られる際にクリアすることができる。あるいは、２つのダーティＲＡＭを
設けることもでき、２つのダーティＲＡＭは、トグル・モードで動作可能であり
、一方が書き込まれる間に他方が読み取られる。任意選択で、それぞれのダーテ
ィＲＡＭを各処理セットに設けることもできる。

【００１６】 各処理セットのＩ／Ｏバスに接続するための２つ以上のプロセッサ・バス・イ
ンタフェースがあってもよい。

【００１７】 本発明の別の態様によれば、Ｉ／Ｏバスを有する第１の処理セットと、Ｉ／Ｏ
バスを有する第２の処理セットと、デバイス・バスと、デバイス・バス上の少な
くとも１つのデバイスと、前述のブリッジとを備えたコンピュータ・システムが
提供される。各処理セットは、少なくとも１つのプロセッサ、メモリ、および処
理セットＩ／Ｏバス・コントローラを備える。

【００１８】 本発明の他の態様によれば、前述のマルチプロセッサ・システムを操作する方
法が提供され、この方法は、 デバイス・バス上の少なくとも１つのデバイスから処理セットのメモリへの直
接メモリ・アクセスを許可すること、および ブリッジ中のダーティＲＡＭ中で、デバイス・バス上のデバイスによって書き
込まれたプロセッサ・セット・メモリの領域を監視することを含む。

【００１９】 再統合の方法は、メモリ・エリアを第１の処理セットから第２の処理セットに
コピーすべきエリアの複数のパスを含むことができ、コピーすべきエリアは、対
応するダーティＲＡＭビットがセットされたメモリ・エリアによって識別される
。

【００２０】 再統合の方法は、直接メモリ・アクセスを妨げて、複合モードすなわちロック
ステップ・モードでリスタートするセットを含むことができる。

【００２１】 （好ましい実施形態の説明） 図１は、複数のＣＰＵｓｅｔ（処理セット）１４および１６と、１つのブリッ
ジ１２とを備えるフォールトトレラントなコンピューティング・システム１０の
概要図である。図１に示すように、２つの処理セット１４および１６を示してあ
るが、別の実施形態では３つ以上の処理セットを備えることがある。ブリッジ１
２は、処理セットとデバイス２８、２９、３０、３１および３２などのＩ／Ｏデ
バイスの間でインタフェースを形成している。本文書においては、「処理セット
（ｐｒｏｃｅｓｓｉｎｇ ｓｅｔ）」という用語を使用して、共通の出力と入力
を送出しかつ受け取り、メモリを含むこともある、１つまたは複数のプロセッサ
からなるグループを表している。上述した代替の用語「ＣＰＵｓｅｔ」を代わり
に使用することも可能であり、これらの用語は本文書の全体において相互に交換
可能であることに留意すべきである。さらに、用語の「ブリッジ（ｂｒｉｄｇｅ
）」は、同じタイプまたは異なるタイプの２つ以上のバスを相互接続するに適し
た、任意のデバイス、装置、あるいは配置を意味していることに留意すべきであ
る。

【００２２】 第１の処理セット１４は、第１の処理セットのＩ／Ｏバス（ＰＡバス）２４、
この例では周辺コンポーネント相互接続（ＰＣＩ）バス、を介してブリッジ１２
に接続されている。第２の処理セット１６は、ＰＡバス２４（すなわち、この例
ではＰＣＩバス）と同じタイプの第２の処理セットのＩ／Ｏバス（ＰＢバス）２
６を介してブリッジ１２に接続されている。Ｉ／Ｏデバイスは、デバイスＩ／Ｏ
バス（Ｄバス）２２、この例ではここもＰＣＩバス、を介してブリッジ１２に接
続されている。

【００２３】 記載した具体的な例では、バス２２、２４および２６がすべてＰＣＩバスであ
るが、これは例示のためだけであって、別の実施形態では他のバス・プロトコル
を使用することがあり、またＤバス２２はＰＡバスおよびＰＢバス（Ｐバス）２
４および２６のプロトコルと異なるプロトコルを有することもある。

【００２４】 処理セット１４および１６、並びにブリッジ１２は、これらに対してクロック
信号線２１により接続されている共通クロック２０の制御の下で同期して動作す
ることができる。

【００２５】 Ｅｔｈｅｒｎｅｔ（Ｅ−ＮＥＴ）のインタフェース２８および小型コンピュー
タ・システム・インタフェース（ＳＣＳＩ）のインタフェース２９を含むデバイ
スのうちの幾つかはデバイス・バス２２と永続的に接続されているが、Ｉ／Ｏデ
バイス３０、３１および３２などその他のＩ／Ｏデバイスは、個々に切り替えを
受けるスロット３３、３４および３５としてホット・インサート可能である。ス
ロット３３、３４および３５に対してダイナミック式の電界効果トランジスタ（
ＦＥＴ）スイッチングを提供することができ、これによりデバイス３０、３１お
よび３２などのデバイスに対するホット・インサート機能が可能となる。ＦＥＴ
を設けることにより、アクティブ状態にあるデバイスのみをスイッチオンとし、
これによりバスの全体の実効長を減少させて、Ｄバス２２の長さを長くすること
ができる。Ｄバス２２に接続できるＩ／Ｏデバイスの数、並びに、これらＩ／Ｏ
デバイス用に設けられるスロットの数は、具体的な設計要件に一致させるための
特定の実施に従って調整することができる。

【００２６】 図２は、図１に図示したタイプのブリッジ構造を利用するフォールトトレラン
トなコンピュータの具体的な実施概要図である。図２では、そのフォールトトレ
ラントなコンピュータ・システムは、接続できるＩ／Ｏデバイスの数を増加させ
、さらに信頼性および冗長性を向上させるため、第１および第２のＩ／Ｏマザー
ボード（ＭＢ４０およびＭＢ４２）上に複数の（この図では４つの）ブリッジ１
２を含んでいる。したがって、図２に示す実施形態では、２つの処理セット１４
および１６の各々は、それぞれ処理セットのボード４４および４６の上に備えら
れ、この処理セットのボード４４および４６によりＩ／ＯマザーボードＭＢ４０
およびＭＢ４２を「ブリッジ」している。第１の、マスタ・クロック源２０Ａは
第１のマザーボード４０上にマウントされており、また第２の、スレーブ・クロ
ック源２０Ｂは第２のマザーボード４２上にマウントされている。クロック信号
は、それぞれの結線（図２では図示せず）を介して処理セットのボード４４およ
び４６に供給されている。

【００２７】 第１および第２のブリッジ１２．１および１２．２は、第１のＩ／Ｏマザーボ
ード４０上にマウントされている。第１のブリッジ１２．１は、それぞれＰバス
２４．１および２６．１によって処理セット１４および１６に接続されている。
同様に、第２のブリッジ１２．２は、それぞれＰバス２４．２および２６．２に
よって処理セット１４および１６に接続されている。ブリッジ１２．１はＩ／Ｏ
データ（Ｄバス）２２．１に接続され、またブリッジ１２．２はＩ／Ｏデータ（
Ｄバス）２２．２に接続されている。

【００２８】 第３および第４のブリッジ１２．３および１２．４は、第２のＩ／Ｏマザーボ
ード４２上にマウントされている。ブリッジ１２．３は、それぞれＰバス２４．
３および２６．３によって処理セット１４および１６に接続されている。同様に
、ブリッジ４は、それぞれＰバス２４．４および２６．４によって処理セット１
４および１６に接続されている。ブリッジ１２．３はＩ／Ｏデータ（Ｄバス）２
２．３に接続され、またブリッジ１２．４はＩ／Ｏデータ（Ｄバス）２２．４に
接続されている。

【００２９】 図２に示すに示す配置により、Ｄバス２２．１、２２．２、２２．３および２
２．４を介して多数のＩ／Ｏデバイスを２つの処理セット１４および１６に接続
することが可能になり、利用可能なＩ／Ｏデバイスの範囲を拡大するか、または
高水準の冗長性を提供するかのいずれか、あるいは、この両者を実現することが
できることが分かる。

【００３０】 図３は、図１の処理セット１４などの処理セットに対する可能な構成のうちの
１つに関する概要図である。処理セット１６は、同じ構成を取ることもあり得る
。図３では、複数のプロセッサ（この図では、４つのプロセッサ）５２が１つま
たは複数のバス５４によって処理セットのバス・コントローラ５０に接続されて
いる。図３に示すように、１つまたは複数の処理セットの出力バス２４は、処理
セットのバス・コントローラ５０に接続されており、処理セットの出力バス２４
の各々はそれぞれに対するブリッジ１２に接続されている。例えば、図１の配置
では、処理セットＩ／Ｏバス（Ｐバス）２４を１つだけしか設けていないが、図
２の配置では、こうした処理セットＩ／Ｏバス（Ｐバス）２４を４つ設けている
。図３に示す処理セット１４では、個々のプロセッサは共通のメモリ５６を用い
て動作しており、共通のＰバス２４上で入力を受け取り、かつ出力を供給してい
る。

【００３１】 図４は、図１の処理セット１４などの処理セットに対する別の構成である。こ
の図では、プロセッサ／メモリの複数のグループ６１が共通内部バス６４に接続
されている。プロセッサ／メモリのグループ６１の各々は、１つまたは複数のプ
ロセッサ６２と、内部のグループ・バス６３に接続された付属のメモリ６６とを
含んでいる。インタフェース６５により、内部のグループ・バス６３を共通内部
バス６４に接続させている。したがって、図４に示す配置では、個々の処理グル
ープでは、プロセッサ６２と付属メモリ６６のそれぞれが共通内部バス６４を介
して処理セットのバス・コントローラ６０に接続されている。インタフェース６
５により、１つの処理グループのプロセッサ６２は、自身のローカル・メモリ６
６内のデータに対する操作だけではなく、処理セット１４の範囲内の別の処理グ
ループ６１のメモリ内のデータに対しても操作をすることができる。処理セット
のバス・コントローラ６０は、共通内部バス６４とそのブリッジ１２に接続され
ている処理セットのＩ／Ｏバス（Ｐバス）２４との間の共通インターフェースと
なっている。ここで留意すべきことは、図４に示した処理グループ６１は２つだ
けであるが、この構造により処理グループの数が２つに限定されるわけではない
ことを理解されたい。

【００３２】 図５は、図１の処理セット１４などの処理セットに対する別の構成を図示した
ものである。この図では、単一の処理セットが、単一のプロセッサ７２と、共通
バス７４を介して処理セットのバス・コントローラ７０に接続されている付属メ
モリ７６とを含んでいる。この処理セットのバス・コントローラ７０が、内部バ
ス７４とブリッジ１２への接続のための処理セットのＩ／Ｏバス（Ｐバス）２４
の間のインタフェースとなっている。

【００３３】 したがって、図３、４および５から、処理セットが多くの異なる形態をもつこ
とができること、並びに具体的な処理セットの構造に関しては、具体的なアプリ
ケーションの例に関する処理要件および必要とする冗長性の程度に基づいて具体
的に選択することができることを理解されたい。以下の記載では、処理セット１
４および１６が図３に示すような構造を有するものと仮定する、しかしながら処
理セットについては別の形態とすることも可能であることを理解されたい。

【００３４】 ブリッジ１２は、多くの動作モードで動作可能である。これらの動作モードは
、以下でより詳細に記載する。しかし、ブリッジの構造に関する全般的な理解を
助けるために、２つの動作モードについて、ここで簡単に要約することにする。
第１の、複合モードでは、ブリッジ１２は、処理セット１４および１６（それぞ
れＰＡバスおよびＰＢバス２４および２６を介する）と、デバイス（Ｄバス２２
を介する）との間でアドレスおよびデータをルーティングするように動作可能で
ある。この複合モードでは、処理セット１４と１６が発生させるＩ／Ｏサイクル
を比較し、この２つの処理セットが正しい動作をしていることを確認する。比較
不可になると、ブリッジ１２は強制的に、デバイスＩ／Ｏを阻止し、診断情報を
収集するモードであるエラー制限モード（ＥＳｔａｔｅ）になる。第２の、スプ
リット・モードでは、ブリッジ１２は処理セット１４および１６のうちの１つか
らのアドレスおよびデータをルーティングし、かつ調停して、Ｄバス２２におよ
び／または処理セット１６および１４のそれぞれの相手方に渡す。この動作モー
ドでは、処理セット１４および１６は同期しておらず、Ｉ／Ｏ比較は行われない
。さらに、両モードにおいて、ＤＭＡ動作は許可されている。上記のように、複
合モードやスプリット・モードを含め様々な動作モードについて、以下で詳細に
記載する。しかし、ここでは続いて、ブリッジ１２の一例の基本構造に関して記
載する。

【００３５】 図６は、図１のブリッジ１２の機能概要図である。第１および第２の処理セッ
トのＩ／Ｏバス・インタフェース（ＰＡバス・インタフェース８４およびＰＢバ
ス・インタフェース８６）は、それぞれＰＡバスおよびＰＢバス２４および２６
に接続されている。デバイスのＩ／Ｏバス・インタフェース（Ｄバス・インタフ
ェース８２）は、Ｄバス２２に接続されている。ＰＡバス・インタフェース、Ｐ
Ｂバス・インタフェースおよびＤバス・インタフェースは、必ずしも別々の要素
として構成する必要はなく、ブリッジの別の要素内に組み込むことも可能である
ことに留意すべきである。したがって、本文書のコンテクストの範囲でバス・イ
ンタフェースについて述べている場合、必ずしも特定のコンポーネントを個別に
存在させる必要はなく、むしろ、必要となるのは例えば、当該のバスの線に対す
る物理的または論理的なブリッジ結線によってブリッジを当該のバスに接続する
機能である。

【００３６】 ルーティング（以下においては、ルーティング・マトリックスという用語を用
いる）８０は、第１の内部経路９４を介してＰＡバス・インタフェース８４に接
続され、また第２の内部経路９６を介してＰＢバス・インタフェース８６に接続
されている。ルーティング・マトリックス８０はさらに、第３の内部経路９２を
介してＤバス・インタフェース８２に接続されている。これにより、ルーティン
グ・マトリックス８０は、ＰＡバスおよびＰＢバス・インタフェース８４および
８６の間で双方向にＩ／Ｏバスのトランザクションのルーティングを実施するこ
とができる。さらに、ルーティング・マトリックス８０は、ＰＡバスおよびＰＢ
バス・インタフェースのうちの１つまたはこれらの両者、並びにＤバス・インタ
フェース８２の間で双方向性のルーティングを提供することができる。ルーティ
ング・マトリックス８０はさらに、内部経路１００を介して記憶制御ロジック９
０に接続されている。記憶制御ロジック９０はブリッジ・レジスタ１１０へのア
クセスおよびランダム・アクセス・メモリ（ＳＲＡＭ）１２６へのアクセスを制
御している。したがって、ルーティング・マトリックス８０はさらに、ＰＡバス
・インタフェース、ＰＢバス・インタフェースおよびＤバス・インタフェース８
４、８６および８２と、記憶制御ロジック９０との間で双方向性のルーティング
を提供するように動作可能である。ルーティング・マトリックス８０は、ブリッ
ジ制御ロジック８８により制御経路９８および９９を介して制御を受けている。
ブリッジ制御ロジック８８は、内部経路９３、９５および９７上の制御信号、デ
ータおよびアドレスに応答し、またクロック線２１上のクロック信号に応答する
。

【００３７】 本発明のこの実施形態では、Ｐバス（ＰＡバス２４およびＰＢバス２６）の各
々はＰＣＩプロトコルの下で動作する。処理セットのバス・コントローラ５０（
図３参照）もまた、ＰＣＩプロトコルの下で動作する。したがって、ＰＡバスお
よびＰＢバス・インタフェース８４および８６の各々により、Ｄバス２２または
記憶サブシステム９０内のブリッジの内部メモリおよびレジスタに転送されるデ
ータ、並びにこれらから伝送されるデータに関するマスタとスレーブの両動作を
行う互換性のあるインタフェースで必要となる機能のすべてを提供できる。バス
・インタフェース８４および８６により、ブリッジのエラー状態（ＥＳｔａｔｅ
）への移行に関する診断情報あるいはＩ／Ｏエラーの検出に関する診断情報を記
憶サブシステム９０内の内部ブリッジ・ステータス・レジスタに提供できる。

【００３８】 デバイス・バス・インタフェース８２は、ＰＡバスおよびＰＢバス８４および
８６のうちの１つに対するデータ転送およびこれらの１つからのデータの転送の
ための、ＰＣＩに準拠したマスタおよびスレーブ・インタフェースで必要となる
機能のすべてを実行する。Ｄバス８２は、直接記憶アクセス（ＤＭＡ）転送の間
に、ＥＳｔａｔｅ状態への移行に関する診断情報あるいはＩ／Ｏエラーの検出に
関する診断情報を、ブリッジの記憶サブシステム９０内の内部ステータス・レジ
スタに提供するように動作可能である。

【００３９】 図７は、ブリッジ・レジスタ１１０およびＳＲＡＭ１２４をより詳細に図示し
たものである。記憶制御ロジック９０は経路（例えば、バス）１１２を介して多
数のレジスタ・コンポーネント１１４、１１６、１１８、１２０に接続されてい
る。さらに、記憶制御ロジックは経路（例えばバス）１２８を介してＳＲＡＭ１
２６に接続されており、このＳＲＡＭ１２６内でポスティング済み書き込みバッ
ファ・コンポーネント１２２およびダーティ（ｄｉｒｔｙ）ＲＡＭコンポーネン
ト１２４がマッピングを受ける。コンポーネント１１４、１１６、１１８、１２
０、１２２および１２４の具体的な構成を図７に示しているが、これらのコンポ
ーネントは別の方式により、共通のメモリ（例えば、その経路１１２／１２８が
メモリの領域に対する内部のアドレス付けにより形成されている、ＳＲＡＭ１２
６などのランダム・アクセス・メモリ）の領域として規定されている別のコンポ
ーネントを備えるようにして構成することも可能である。図７に示すように、ポ
スティング済み書き込みバッファ１２２およびダーティＲＡＭ１２４はＲＡＭメ
モリ１２６の様々な領域に対してマッピングされ、一方レジスタ１１４、１１６
、１１８および１２０はＲＡＭメモリから分離して構成されている。

【００４０】 制御およびステータス・レジスタ（ＣＳＲ）１１４は、ブリッジの様々な動作
モードを可能にし、ＥＳｔａｔｅおよびＩ／Ｏエラーに関する診断情報の捕捉を
可能にし、ＰＣＩスロットおよびＤバス２２に接続されたデバイスに対する処理
セットのアクセスを制御する内部レジスタを形成している。これらのレジスタは
、ルーティング・マトリックス８０からの信号によりセットされる。

【００４１】 異種データ・レジスタ（ＤＤＲ）１１６は、異なる処理セットが不確定データ
・イベントを処理することができるように、異種データを包含するためのロケー
ションを提供できる。これらのレジスタはＰＡバスおよびＰＢバスからの信号に
よりセットされる。

【００４２】 ブリッジ・デコード・ロジックにより、データ・コンパレータをディスエイブ
ルにすると共にそれぞれが処理セット１４および１６の各々に対するＤＤＲであ
る２つのＤＤＲ１１６に対して書き込みを許可するような共通の書き込みが可能
となる。

【００４３】 次いで、ＤＤＲのうちの選択した１つは、処理セット１４および１６により非
同期的に読み取られる。このため、ＤＤＲは、あるロケーションを処理セット（
１４／１６）の１つから別の処理セット（１６／１４）に反映させるメカニズム
を提供できる。

【００４４】 スロット応答レジスタ（ＳＳＲ）１１８は、Ｄバス２２上のデバイス・スロッ
トの所有権を決定し、これによりＤＭＡを適当な処理セットにルーティングする
ことができる。これらのレジスタはアドレス・デコード・ロジックにリンクされ
ている。

【００４５】 切断レジスタ１２０は、ブリッジ内でデータが別のバスに至る途中にある間に
アボートされたＩ／Ｏサイクルのデータ・フェーズを格納するために使用される
。切断レジスタ１２０は、ターゲット・デバイスがトランザクションを開放した
時点、またはＥＳｔａｔｅが検出された場合には、ブリッジ内でキューに入れら
れているすべてのデータを受け取る。これらのレジスタはルーティング・マトリ
ックス８０に接続されている。ルーティング・マトリックスは、データワードお
よびバイト・イネーブルを最大で３つまでキューに入れることができる。初期ア
ドレスが同じであると決定されている場合、ブリッジと宛先（すなわち、ターゲ
ット）との間でデータがやり取りされるごとに繰り上げられるアドレスが、アド
レス・ターゲット・コントローラにより引き出される。書き込み装置（例えば、
プロセッサＩ／Ｏ書き込み、またはＤＶＭＡ（ＤバスからＰバスへのアクセス）
）がデータをターゲットに書き込んでいる場合、エラーが起きたときにはこのデ
ータをブリッジ内で捕らえることができる。したがって、エラーが起きたときに
は、このデータは切断レジスタ１２０内に格納される。次いで、これらの切断レ
ジスタはＥＳｔａｔｅから修復に関するアクセスを受け、ＥＳｔａｔｅが開始し
たときに継続中であった書き込みサイクルまたは読み取りサイクルと関連付けら
れたデータが修復される。

【００４６】 分離して示しているが、ＤＤＲ１１６、ＳＳＲ１１８および切断レジスタはＣ
ＳＲ１１４の一体をなす一部を形成することがある。

【００４７】 ＥＳｔａｔｅおよびＣＳＲ１１４のエラーにより、異常なデータのしるしを伴
ってＰバス２４および２６上で異常なサイクルが捕捉される。ＥＳｔａｔｅへの
移行に続いて、Ｐバスに対して起動された書き込みのすべてがポスティング済み
書き込みバッファ１２２内にログ記録される。これらは、処理セットのバス・コ
ントローラ５０内にポスティングされている別の書き込みとすることができ、ま
たこの書き込みは、ＥＳｔａｔｅ割込がプロセッサのＰバス２４および２６への
書き込みの実行を停止させる前に、ソフトウェアにより起動することができる。

【００４８】 処理セット１４および１６のメイン・メモリ５６のうちのどのページがＤバス
２２上の１つまたは複数のデバイスからの直接記憶アクセス（ＤＭＡ）のトラン
ザクションにより修正を受けているのかを示すために、ダーティＲＡＭ１２４が
用いられる。各ページ（例えば８Ｋのページの各々）は、ＤＭＡ書き込みが起き
たときにセットされるダーティＲＡＭ１２４内の単一のビットによりマークされ
、処理セット１４および１６のプロセッサ５２によりダーティＲＡＭ１２４上で
起動される読み取りおよびクリア・サイクルによってクリアすることができる。

【００４９】 ダーティＲＡＭ１２４とポスティング済み書き込みバッファ１２２の双方は、
ブリッジ１２のメモリ１２４内にマッピングすることができる。このメモリ空間
には、通常の読み取りおよび書き込みサイクルの間にテスト目的でアクセスする
ことができる。

【００５０】 図８は、図６に示すブリッジ制御ロジック８８の機能概要図である。

【００５１】 Ｄバス２２に接続されたデバイスはすべて、地図的にアドレス付けされている
。したがって、ブリッジは各スロット用の別々のＦＥＴをイネーブルするのに必
要となるデコード処理を、これらのスロットに対するアクセスの開始前に実行す
ることができる。

【００５２】 アドレス・デコード・ロジック１３６および１３８により実行されるアドレス
のデコード処理では本質的に以下の４つの基本アクセス・タイプが可能である。 ・一方の処理セット（例えば、図１の処理セット１４）によるもう一方の処理
セット（例えば、図１の処理セット１６）への非同期の（すなわち、複合モード
でない）アクセス。この事例では、そのアクセスが、ＰＡバス・インタフェース
８４からＰＢバス・インタフェース８６までルーティングされる。 ・Ｄバス２２上のＩ／Ｏデバイスに対する、処理セット１４および１６のうち
の１つによるスプリット・モードでのアクセス、または処理セット１４および１
６の両者による複合モードでのアクセス。この事例では、そのアクセスが、Ｄバ
ス・インタフェース８２を介してルーティングされる。 ・Ｄバス２２上のデバイスによる処理セット１４および１６のうちのいずれか
、あるいはこの両者に対するＤＭＡアクセス。このアクセスは複合モードでは処
理セット１４および１６の両者に向けられたものであり、非同期の場合には関連
する処理セット１４または１６に向けられたものであり、またスプリット・モー
ドではデバイスが配置されているスロットを所有している処理セット１４または
１６に向けられたものとなる。 ・Ｉ／Ｏスロット内のデバイスに対するＰＣＩ構成アクセス。

【００５３】 上記のように、地図的なアドレス付けが利用されている。したがって、例えば
、マザーボードＡの上のスロット０は、処理セット１４または処理セット１６に
よって参照を受けたときに同じアドレスを有している。

【００５４】 地図的アドレス付けは、ＰＣＩスロットのＦＥＴ切り替えと組み合わせて用い
られる。上記の構成アクセスの間で、個別のデバイス選択信号がＦＥＴにより分
離されていないデバイスに提供される。ＦＥＴ信号を用いて正しいカードをイネ
ーブルすることができるので切り替えＰＣＩスロットに単一のデバイス選択信号
を提供することができる。ＦＥＴをスロットごとに個別に切り替えるために、別
々のＦＥＴ切り替え線がスロットの各々に用意されている。

【００５５】 ＳＳＲ１１８はＣＳＲレジスタ１１４内に組み込むことが可能であり、アドレ
ス・デコード機能に関連付けられている。ＳＳＲ１１８は、以下でより詳細に記
載するような多くの異なる役割を果たしている。しかし、これらの役割のうちの
幾つかについては、ここで要約する。

【００５６】 複合モードでは、各スロットをディスエイブルし、デバイス・バス２２にデー
タを紛失させることになるようなトランザクションを生じさせることなしに、書
き込みは簡単にアクノリッジを受けることができる。読み取りを行うと無意味な
データが返されることになり、ここでもデバイス・ボードにトランザクションを
生じさせることがない。

【００５７】 スプリット・モードでは、各スロットは次の３つの状態のうちの１つとなるこ
とができる。 ・所有を受けていない状態 ・処理セットＡ１４により所有された状態 ・処理セットＢ１６により所有された状態

【００５８】 アクセスを行っている処理セット１４または１６により所有されていないスロ
ット（これには所有を受けていないスロット、すなわち未所有スロットが含まれ
る）は、アクセスを受けることができない。したがって、こうしたアクセスはア
ボートされる。

【００５９】 処理セット１４または１６が電源断のときには、このセットにより所有されて
いるすべてのスロットは未所有状態に移行する。処理セット１４または１６は、
未所有スロットのみに対して請求をすることができ、別の処理セットから所有権
を横取りすることはできない。この横取りを可能とするには、もう一方の処理セ
ットを電源断とするか、またはもう一方の処理セットに所有権を放棄してもらう
しかない。

【００６０】 所有権ビットは、複合モードにある間はアクセス可能かつ設定可能であるが、
スプリット状態に入るまでは効力を有しない。これにより、まだ複合モードにあ
る間に、スプリット・システムの構成を決定することができる。

【００６１】 各ＰＣＩデバイスは処理セットのアドレス・マップの１つのエリアに割り付け
されている。このアドレスの上位ビットはＰＣＩスロットによって決定される。
デバイスがＤＭＡを実行するときには、Ｄバス調停装置によりブリッジに対して
ある特定の時刻においてどのデバイスがそのバスを使用しているかを通知される
ため、ブリッジはそのデバイスが正しいアドレスを使用しているか否かをチェッ
クすることができる。デバイス・アクセスが、アクセスが有効でない処理セット
のアドレスに対するものである場合には、そのデバイス・アクセスは無視される
ことになる。あるデバイスにより示されるアドレスは、処理セットのバス・コン
トローラ５０内のＩ／Ｏ記憶管理ユニットにより実際のメモリ・アドレスに変換
される仮想アドレスであることに留意すべきである。

【００６２】 アドレス・デコーダが出力するアドレスは、ブリッジ・コントローラ１３２お
よび調停装置１３４の制御の下で、イニシエータ・コントローラおよびターゲッ
ト・コントローラ１３８および１４０を介し、線９８を介してルーティング・マ
トリックス８０に渡される。

【００６３】 調停装置１３４は、ＰバスおよびＤバス上の従来のＰＣＩバス信号を用いてブ
リッジの使用が先着順で調停されるように、異なる様々なモードで動作可能であ
る。

【００６４】 複合モードでは、調停装置１３４は、非同期の処理セット１４および１６と、
デバイス・バス２２上の任意のイニシエータとの間でブリッジ１２が使用できる
ように調停するように動作可能である。起こりうるシナリオとしては以下のもの
がある。 ・デバイス・バス２２に対する処理セットのアクセス ・ブリッジ１２内の内部レジスタに対する処理セットのアクセス ・処理セットのメモリ５６に対するデバイス・アクセス。

【００６５】 スプリット・モードでは、処理セット１４および１６の双方は、ブリッジの使
用を調停する必要があり、また、このためデバイス・バス２２および内部のブリ
ッジ・レジスタ（例えば、ＣＳＲレジスタ１１４）にアクセスする必要がある。
さらに、ブリッジ１２は、当該のデバイス・バス２２の使用を巡って、デバイス
・バス２２上のイニシエータと取り合いをする必要がある。

【００６６】 デバイス・バス上の各スロットは、このスロットに関連付けられた調停イネー
ブル・ビットを有している。これらの調停イネーブル・ビットは、リセット後に
クリアされ、スロットによるバスの要求を可能とするようにセットする必要があ
る。デバイス・バス２２上のデバイスがＩ／Ｏエラーをもたらしていると疑われ
る場合には、そのデバイスに関する調停イネーブル・ビットはブリッジにより自
動的にリセットされる。

【００６７】 処理セットのバス・コントローラ５０内のＰＣＩバス・インタフェースは、対
応するＰバスに対するマスタ・バス・コントローラになることが予期される、す
なわち、このインタフェースには接続先にあたるＰＡバスまたはＰＢバスに対す
るＰＣＩバス調停装置を含んでいる。ブリッジ１２はＰＡバスおよびＰＢバス２
４および２６に対するアクセスを直接に制御することはできない。ブリッジ１２
は、当該のバス上のバス・コントローラ５０の制御の下で、ＰＡバスまたはＰＢ
バスに対するアクセスを巡って、当該のバス上の処理セットと取り合いをしてい
る。

【００６８】 さらに図８には、コンパレータ１３０およびブリッジ・コントローラ１３２を
示している。コンパレータ１３０は、任意の非同期イベントを決定するために、
処理セット１４および１６からのＩ／Ｏサイクルを比較するように動作可能であ
る。非同期イベントが決定されると、コンパレータ１３０は、ブリッジ・コント
ローラ１３２にＥＳｔａｔｅをアクティブにさせ、非同期イベントの分析および
このイベントからの可能な修復を行わせるように動作可能である。

【００６９】 図９は、ルーティング・マトリックス８０の機能概要図である。

【００７０】 ルーティング・マトリックス８０は、ＰＡバス経路９４、ＰＢバス経路９６、
Ｄバス経路９２または内部バス経路１００のうちの１つをルーティング・マトリ
ックスに対するカレント入力として選択するために、図８のイニシエータ・コン
トローラ１３８からのイニシエータ制御信号９８に応答するマルチプレクサ１４
３を備えている。別々の出力バッファ１４４、１４５、１４６および１４７が、
経路９４、９６、９２および１００の各々に対する出力に対して設けられており
、これらのバッファは、図８のターゲット・コントローラ１４０からの信号９９
によって選択的にイネーブルにされる。マルチプレクサとバッファ１４４〜１４
７の間で、信号はバッファ１４９内に保持されている。この実施形態では、Ｉ／
Ｏサイクルに関する３サイクル分のデータが、マルチプレクサ１４３、バッファ
１４９およびバッファ１４４によって表されるパイプライン内に保持されること
になる。

【００７１】 図６〜９では、ブリッジの要素に関する機能的説明が与えられた。図１０は、
ブリッジ制御ロジック８８、記憶制御ロジック９０およびブリッジ・レジスタ１
１０を第１のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）８９内に
実現し、ルーティング・マトリックス８０をさらにＦＰＧＡ８０．１および８０
．２内に実現し、かつＳＲＡＭ１２６をアドレス制御線１２７によって１つまた
は複数の別々のＳＲＡＭアドレスとして実現しているような、ブリッジの物理的
構成の概要図である。図６に示すバス・インタフェース８２、８４および８６は
、別々の要素ではなく、ＦＰＧＡ８０．１、８０．２および８９内に統合されて
いる。２つのＦＰＧＡ８０．１および８０．２は、６４ビットＰＣＩバスのうち
の上位の３２ビット３２〜６３向け、および６４ビットＰＣＩバスのうちの下位
３２ビット０〜３１向けに使用される。そのデバイス内に必要なロジックを収容
できるようなルーティング・マトリックス８０では、単一のＦＰＧＡを利用する
ことも可能であることを理解されたい。実際に、十分な容量をもつＦＰＧＡが利
用可能であれば、そのブリッジ制御ロジック、記憶制御ロジックおよびブリッジ
・レジスタを同じＦＰＧＡ内にルーティング・マトリックスとして組み込むこと
が可能である。実際に他の多くの構成を想定することができる。また実際にＦＰ
ＧＡ以外のテクノロジ、例えば１つまたは複数の特定用途向け集積回路（ＡＳＩ
Ｃ）を利用することができる。図１０に示すように、ＦＰＧＡ８９、８０．１お
よび８０．２と、ＳＲＡＭ１２６と内部バス経路８５は、経路制御線８７を介し
て接続されている。

【００７２】 図１１は、ブリッジの様々な動作モードをより詳細に図示した遷移図である。
ブリッジ動作は、３つの基本モード、すなわち、エラー状態（ＥＳｔａｔｅ）モ
ード１５０、スプリット状態モード１５６および複合状態モード１５８に区分す
ることができる。ＥＳｔａｔｅモード１５０はさらに、２つの状態に区分するこ
とができる。

【００７３】 ブリッジの電源投入時の初期のリセット動作の後、または非同期イベントに続
いて、ブリッジはこの初期ＥＳｔａｔｅ１５２の状態になる。この状態では、す
べての書き込みがポスティング済み書き込みバッファ１２２内に格納され、また
内部ブリッジ・レジスタ（例えば、ＣＳＲレジスタ１１６）からの読み取りが許
可され、さらに他のすべての読み取りはエラーとして扱われる（すなわち、これ
らの読み取りはアボートされる）。この状態では、個別の処理セット１４および
１６は、リスタート時刻を決定するために評定を実施する。各処理セット１４お
よび１６は、自身のリスタート・タイマのタイミングを決定することになる。こ
のタイマの設定は、ＥＳｔａｔｅへの遷移に関する「ブレーム（ｂｌａｍｅ）」
ファクタにより異なる。処理セットがエラーを生じさせた可能性が高いと決定し
た場合は、そのタイマを長い時間に設定する。処理セットがエラーを生じさせた
可能性が低いと判断した場合は、そのタイマを短い時間に設定する。タイムアウ
トした第１の処理セット１４および１６は、プライマリ処理セットとなる。した
がって、タイムアウトと決定された時点で、ブリッジはプライマリＥＳｔａｔｅ
１５４の状態に遷移（１５３）する。

【００７４】 処理セット１４／１６のいずれかがプライマリ処理セットになると、ブリッジ
はプライマリＥＳｔａｔｅ１５４状態で動作している。この状態では、プライマ
リ処理セットはブリッジ・レジスタに対する（具体的には、ＳＳＲ１１８に）書
き込みをすることができる。その他の書き込みはポスティング済み書き込みバッ
ファに格納されることがなく、単に失われる。デバイス・バスの読み取りは、プ
ライマリＥＳｔａｔｅ１５４状態では、まだアボートされたままである。

【００７５】 ＥＳｔａｔｅ状態が解消された後は、ブリッジは続いてスプリット状態１５６
に遷移（１５５）する。スプリット状態１５６では、ブリッジ記憶へのアクセス
が単に調停を受けている間に、デバイス・バス２２へのアクセスはＳＳＲレジス
タ１１８により制御される。処理セット１４および１６のプライマリ・ステータ
スは無視される。複合動作への遷移（１５７）はｓｙｎｃ＿ｒｅｓｅｔによって
達成される。ｓｙｎｃ＿ｒｅｓｅｔ動作が発行された後、次いで、ブリッジは複
合状態１５８で動作可能となり、これにより、Ｄバス２２およびＰＡバスおよび
ＰＢバス２４および２６上での読み取りおよび書き込みのアクセスのすべてが許
可される。ＰＡバスおよびＰＢバス２４および２６上でのこうしたアクセスのす
べては、コンパレータ１３０内で比較される。任意の読み取りおよび書き込みサ
イクルの間に（特定の異種データＩ／Ｏサイクルを例外として）ミスマッチが検
出されたら、ＥＳｔａｔｅ１５０への遷移１５１が起きる。記載した様々な状態
はブリッジ・コントローラ１３２により制御される。

【００７６】 コンパレータ１３０の役割は、複合状態１５８において、ＰＡバスおよびＰＢ
バス上のＩ／Ｏ動作をモニタしかつ比較し、ミスマッチの信号があればこれに応
答して、ブリッジ・コントローラ１３２に通知する。これにより、ブリッジ・コ
ントローラ１３２はエラー状態１５０への遷移１５１を起こさせる。このＩ／Ｏ
動作としては、デバイス・バス上のデバイスにより起動されるＤＭＡに関するＤ
ＭＡ転送だけでなく、処理セットにより起動されるすべてのＩ／Ｏ動作が含まれ
る。

【００７７】 下の表１は、動作状態の各々にある際に許可される様々なアクセス動作を要約
したものである。

【表１】

【００７８】 上述のように、初期リセットの後、システムは初期ＥＳｔａｔｅ１５２状態に
ある。この状態では、処理セット１４と１６はいずれも、もう一方の処理セット
１４または１６のＤバス２２、あるいはＰバス２６または２４にアクセスするこ
とができない。ブリッジの内部ブリッジ・レジスタ１１０はアクセス可能である
が、読み取りのみが可能である。

【００７９】 複合モード１５８で稼働しているシステムは、このブリッジ内で比較不可が検
出された場合、ＥＳｔａｔｅ１５０に遷移する、また別法として、比較不可は例
えば、図２に示すマルチブリッジ・システム内の別のブリッジで検出される。さ
らに、別の状況において、例えばソフトウェア制御のイベントがセルフテスト動
作の一部を形成している場合に、ＥＳｔａｔｅ１５０への遷移が起きることがあ
る。

【００８０】 ＥＳｔａｔｅ１５０に移行すると、すべてのプロセッサ、またはその処理セッ
トのプロセッサからなるサブセットに対して、割込線９５を介して割込が伝達さ
れる。これに続いて、Ｐバス２４または２６上に発生しているすべてのＩ／Ｏサ
イクルにより、読み取りは例外付き（ｗｉｔｈ ａ ｅｘｃｅｐｔｉｏｎ）で返
還され、書き込みはポスティング済み書き込みバッファ内に記録される。

【００８１】 ここで、コンパレータ１３０の動作をより詳細に記載する。コンパレータは、
アドレス、データおよびＰＡバス・インタフェースおよびＰＢバス・インタフェ
ース８４および８６からの選択された制御信号を比較するために、経路９４、９
５、９６および９７に接続されている。デバイスＩ／Ｏバス２２のデバイスに対
する非同期アクセスが比較不可になると、複合状態１５８からＥＳｔａｔｅ１５
０への移行を起こさせる。

【００８２】 処理セットのＩ／Ｏ読み取りサイクルの間、アドレス、コマンド、アドレス・
パリティ、バイト・イネーブル、並びにパリティ・エラーの各パラメータが比較
される。

【００８３】 アドレス・フェーズの間に比較が不可になった場合、ブリッジは処理セットの
バス・コントローラ５０に対してリトライをアサートし、これによりデータがＩ
／Ｏバス・コントローラ５０からなくなるのを防止する。この場合、デバイスＩ
／Ｏバス２２上では何の作用も生じない。プロセッサがリトライすると、ノー・
エラーが返される。

【００８４】 データ・フェーズ（制御信号およびバイト・イネーブルのみがチェックを受け
る）の間に比較が不可になった場合、ブリッジは処理セットのバス・コントロー
ラ５０に対してターゲット−アボートを信号伝達する。プロセッサに対してはエ
ラーが返される。

【００８５】 処理セットのＩ／Ｏバス書き込みサイクルの場合には、アドレス、コマンド、
パリティ、バイト・イネーブル、並びにデータの各パラメータが比較される。

【００８６】 アドレス・フェーズの間に比較が不可になった場合、ブリッジは処理セットの
バス・コントローラ５０に対してリトライをアサートし、この結果、処理セット
のバス・コントローラ５０は再びそのサイクルをリトライする。次いで、ポステ
ィング済み書き込みバッファ１２２がアクティブ状態となる。デバイスのＩ／Ｏ
バス２２上には何の作用も生じない。

【００８７】 書き込み動作のデータ・フェーズの間に比較が不可になった場合、Ｄバス２２
に対してはデータが全く渡されない。処理セット１４および１６の双方からの不
可となったデータやその他のあらゆる転送属性は切断レジスタ１２０内に格納さ
れる、また後続のあらゆるポスティング済み書き込みサイクルはポスティング済
み書き込みバッファ１２２内に記録される。

【００８８】 直接仮想記憶アクセス（ＤＶＭＡ）の読み取りの場合では、データ制御および
パリティが各データごとにチェックされる。そのデータがマッチングしない場合
には、ブリッジ１２はＰバス上の転送を終了させる。ＤＶＭＡ書き込みの場合で
は、制御およびパリティ・エラー信号の正確性がチェックされる。

【００８９】 上述した信号以外の別の信号を比較してその処理セットのダイバージェンス（
ｄｉｖｅｒｇｅｎｃｅ）を示すことができる。これらに関する例としては、処理
セット転送の間およびＤＭＡ転送の間のバス許可および様々な特定の信号がある
。

【００９０】 エラーは概ね２つのタイプに分けられる、すなわち、処理セットのバス・コン
トローラ５０を用いてソフトウェアにより識別できるエラーと、処理セットのバ
ス・コントローラ５０によっては識別できず、このためブリッジ１２からの割込
によって識別できるようにする必要があるエラーとである。したがって、このブ
リッジは、処理セットの読み取りおよび書き込みサイクル、並びにＤＭＡ読み取
りおよび書き込みに関連して通報されたエラーを捕捉するように動作可能である
。

【００９１】 ブリッジに対するクロック制御は、クロック線２１からのクロック信号に応答
してブリッジ・コントローラ１３２により実行される。コントローラ１３２から
ブリッジの様々な要素への個々の制御線は、図６〜１０には示していない。

【００９２】 図１２は、複合動作モード中にロックステップ・エラーが検出された場合の、
可能な一連の動作ステージを表した流れ図である。

【００９３】 ステージＳ１は、ロックステップ・エラーのチェック作業が図８に示すコンパ
レータ１３０により実行されるような複合動作モードを表している。

【００９４】 ステージＳ２では、ロックステップ・エラーが、コンパレータ１３０によって
すでに検出されたものと仮定している。

【００９５】 ステージＳ３において、カレント状態がＣＳＲレジスタ１１４内にセーブされ
、またポスティング済み書き込みがポスティング済み書き込みバッファ１２２内
および／または切断レジスタ１２０内にセーブされる。

【００９６】 図１３は、ステージＳ３をより詳細に表したものである。このように、ステー
ジＳ３１において、コンパレータ１３０が通知したロックステップ・エラーが、
デバイス・バス２２にデータを渡すことが可能なフェーズであるデータ・フェー
ズの間に起きたか否かを、ブリッジ・コントローラ１３２により検出する。この
場合では、ステージＳ３２において、このバス・サイクルを終了させる。次いで
、ステージＳ３３において、このデータ・フェーズを切断レジスタ１２０内に格
納し、次いで制御は、さらにＩ／Ｏサイクルを格納する必要があるかどうかに関
する評価を行うステージであるステージＳ３５に渡される。一方、ステージＳ３
１において、ロックステップ・エラーがデータ・フェーズの間に起きたものでな
いと決定された場合には、任意のポスティング済み書き込みＩ／Ｏサイクルに対
するアドレスおよびデータ・フェーズをポスティング済み書き込みバッファ１２
２内に格納する。ステージＳ３４において、さらに何らかのポスティング済み書
き込みＩ／Ｏ動作が待ち状態（ｐｅｎｄｉｎｇ）である場合には、さらにこれら
もポスティング済み書き込みバッファ１２２内に格納される。

【００９７】 ステージＳ３は、図１１に示す初期エラー状態１５２の始動時に実行される。
この状態では、第１および第２の処理セットは、ブリッジへのアクセスに関して
調停する。このように、ステージＳ３１〜Ｓ３５において、処理セット１４およ
び１６の各々に対するポスティング済み書き込みアドレスおよびデータ・フェー
ズがポスティング済み書き込みバッファ１２２の別々の部分内、および／または
上述のような切断レジスタの単一のセット内に格納される。

【００９８】 図１４は、ポスティング済み書き込みバッファ１２２内への格納に必要となる
ポスティング済み書き込み１７０のサイクルのソースを図示したものである。処
理セット１４および１６の通常の動作中に、個々のプロセッサ内の出力バッファ
１６２は処理セットのバス・コントローラ５０を介したブリッジ１２に対する、
並びに実際上はデバイス・バス２２に対する転送に関するポスティングがすでに
なされているＩ／Ｏサイクルを含んでいる。同様に、処理セットのコントローラ
５０のバッファ１６０はさらに、バス２４および２６を介したブリッジ１２に対
する、並びに実際上はデバイス・バス２２に対する転送に関するポスティング済
みＩ／Ｏサイクルを含んでいる。

【００９９】 したがって、エラー状態が起きたときに、Ｉ／Ｏ書き込みサイクルはすでに自
身のバッファ１６２内のプロセッサ５２によりポスティング済みか、または処理
セットのバス・コントローラ５０のバッファ１６０にすでに転送済みかのいずれ
かであることが分かる。ポスティング済み書き込みバッファ１２２中を段階的に
伝播させ、このバッファ１２２内に格納する必要があるのは、バッファ１６２お
よび１６０内のＩ／Ｏ書き込みサイクルである。

【０１００】 図１５に示すように、ポスティング済み書き込みバッファ１２２に対してポス
ティングされた書き込みサイクル１６４は、アドレスおよびアドレス・タイプを
含むアドレス・フィールド１６５と、バイト・イネーブル・フィールドおよびデ
ータそれ自体を含む１〜１６個のデータ・フィールド１６６とを備えることがで
きる。

【０１０１】 このデータは、起動する処理セットがプライマリＣＰＵｓｅｔに指定されてい
ない場合に、ＥＳｔａｔｅ状態においてポスティング済み書き込みバッファ１２
２内に書き込まれる。この時点では、ＥＳｔａｔｅ状態における非プライマリ書
き込みは、ＣＰＵｓｅｔのうちの１つがプライマリ処理セットになった後であっ
ても、ポスティング済み書き込みバッファに渡される。ＣＳＲレジスタ１１４の
アドレス・ポインタは、ポスティング済み書き込みバッファの利用可能な次のア
ドレスを指示し、さらに、ブリッジが処理セット１４および１６のうちの任意の
１つに対してポスティング済み書き込みバッファの最上位を越える書き込みを試
みた場合にセットされるオーバーフロー・ビットを備えている。実際には、本実
施においては、最初の１６Ｋのデータのみが各バッファ内に記録される。ポステ
ィング済み書き込みバッファの最上位を越えて書き込もうとしても無視される。
ポスティング済み書き込みバッファのポインタの値は、リセット時にクリアされ
るか、またはプライマリ処理セットの制御下での書き込みを用いてソフトウェア
によりクリアすることができる。

【０１０２】 図１２を参照すると、ステータスおよびポスティング済み書き込みをセーブし
た後、ステージＳ４において、個々の処理セットは独立の実行により、エラー状
態を評価し、処理セットのうちの１つに障害があるかどうかを決定する。この決
定はエラー状態にある個々のプロセッサにより実施され、制御状態およびＥＳｔ
ａｔｅレジスタ１１４からステータスが個別に読み取られる。このエラー・モー
ドの間に、調停装置１３４はブリッジ１２に対するアクセスを調停する。

【０１０３】 ステージＳ５において、処理セット１４および１６のうちの１つは、自身をプ
ライマリ処理セットとして確立する。この確立は、そのエラーに対する責務の程
度の評価に基づいて処理セットの各々が時間ファクタを特定することによって決
定され、これにより、タイムアウトになる第１の処理セットがプライマリ処理セ
ットとなる。ステージＳ５において、当該の処理セットに対するステータスが回
復され、もう一方の処理セットにコピーされる。プライマリ処理はポスティング
済み書き込みバッファ１２２および切断レジスタ１２０にアクセスすることがで
きる。

【０１０４】 ステージＳ６において、ブリッジはスプリット・モードで動作可能である。第
１および第２の処理セットに対して同等のステータスを再確立できる場合には、
ステージＳ７においてリセットを発行して処理セットがステージＳ１における複
合モードに戻る。しかし、障害となた処理セットが交換されるまでは同等な状態
を再確立することはできない。したがって、システムは、単一の処理セットに基
づく動作を継続するために、ステージＳ６のスプリット・モードに留め置かれる
。障害となった処理セットを交換した後には、システムは同等の状態を確立し、
ステージＳ７を経てステージＳ１に移行することができる。

【０１０５】 上述のように、コンパレータ１３０は、第１および第２の処理セット１４およ
び１６が出力するＩ／Ｏ動作を比較するように、複合モードで動作可能である。
この動作は、第１および第２の処理セット１４および１６のＩ／Ｏ動作がすべて
完全に同期しておりかつ確定している限りにおいては、満足なものである。ここ
から何らかのズレが生じると、コンパレータ１３０はロックステップの喪失であ
ると解釈することになる。この解釈は原則的には正しく、同一出力からのズレが
小さい場合に、コンパレータ１３０により捕捉されなければ、個々の処理セット
がズレている出力に基づいて動作し、処理セットがさらに互いの相手方からズレ
てしまうことにつながる。しかし、これを厳格に適用すると個々の処理セットの
設計に対して重大な制約を課すことになる。その一例は、自身のクロックの下で
動作している個々の処理セット内に独立の日時用クロックを有することができな
くなることである。その理由は、動作が１００％同一である２つの水晶振動子を
得ることができないからである。クロックの位相に僅かな差でも、任意の時刻、
例えば、それぞれの処理セットのクロック遷移の両側で同じサンプリングを行え
るかどうかに関しては重大である。

【０１０６】 したがって、この問題の解決策の１つでは、先にも述べた異種データ・レジス
タ（ＤＤＲ）１１６を利用している。解決策とは、書き込み動作のデータ・フェ
ーズの比較をディスエイブルしている間に処理セットからのデータをブリッジ内
のそれぞれのＤＤＲ内に書き込み、さらにＤＤＲのうちの選択した１つを各処理
セットに読み戻して、これにより処理セットの各々が同じデータに基づいて動作
できるようにすることである。

【０１０７】 図１７は、図６〜１０のブリッジの詳細を表した概要図である。図６〜８に示
していないブリッジの詳細が図１７に示してあり、また図６〜８に示すブリッジ
のその他の詳細については明瞭にするために図１７に示していないことに留意さ
れたい。

【０１０８】 ＤＤＲ１１６は図７のブリッジ・レジスタ１１０内に設けられているが、別の
実施形態では、ブリッジ内の別の箇所に設けることができる。各処理セットごと
にＤＤＲ１１６を１つ設ける。２つの処理セット１４および１６を設けている図
１のマルチプロセッサ・システムの例では、第１および第２の処理セット１４お
よび１６の各々に対してそれぞれ１つずつで、２つのＤＤＲ１１６Ａおよび１１
６Ｂが設けられている。

【０１０９】 図１７は、異種データ書き込みステージを図示したものである。このアドレス
付けロジック１３６では、第１の処理セットに対する１つのデコーダ・セクショ
ン１３６Ａ、および第２の処理セット１６に対する１つのデコーダ・セクション
１３６Ｂという２つのデコーダ・セクションを備えるように模式的に表してある
。異種データＩ／Ｏ書き込み動作のアドレス・フェーズの間に、処理セット１４
および１６の各々は予め定めた同じアドレスＤＤＲ−Ｗを出力する。このアドレ
スは、第１および第２のデコーディング・セクション１３６Ａおよび１３６Ｂの
それぞれにより、第１および第２のＤＤＲ１１６Ａおよび１１６Ｂのそれぞれに
対するアドレス付けとして別々に解釈される。第１および第２の処理セット１４
および１６により同じアドレスが出力されても、コンパレータ１３０はこれをロ
ックステップ・エラーであると解釈しない。

【０１１０】 デコーディング・セクション１３６Ａ、またはデコーディング・セクション１
３６Ｂ、あるいはこれらの両者は、第１および第２の処理セット１４および１６
により与えられた予め定めた書き込みアドレスに応答して、さらにディスエイブ
ル信号１３７を出力するように配置されている。このディスエイブル信号は、コ
ンパレータ１３０に供給され、また書き込み動作のデータ・フェーズの間にこの
コンパレータをディスエイブルにするように動作する。その結果、第１および第
２の処理セットからのデータが異なる場合であっても、コンパレータに違いを検
出するように動作させることなしに、第１の処理セットが出力したデータを第１
のＤＤＲ１１６Ａ内に格納し、また第２の処理セットが出力したデータを第２の
ＤＤＲ１１６Ｄ内に格納することができる。第１のデコーディング・セクション
は、ルーティング・マトリックスに第１の処理セット１４からのデータを第１の
ＤＤＲ１１６Ａ内に格納させるように動作可能であり、かつ第２のデコーディン
グ・セクションは、ルーティング・マトリックスに第２の処理セット１６からの
データを第２のＤＤＲ１１６Ｂ内に格納させるように動作可能である。データ・
フェーズの終了時に、コンパレータ１３０は、Ｉ／Ｏアドレスおよび／またはデ
ータ・フェーズの間の任意の差をロックステップ・エラーを示すものとして検出
するように再びイネーブルにされる。

【０１１１】 第１および第２のＤＤＲ１１６Ａおよび１１６Ｂへの異種データの書き込みに
続いて、処理セットは、次いで、ＤＤＲ１１６Ａおよび１１６Ｂのうちの選択し
た１つからのデータを読み取るように動作可能となる。

【０１１２】 図１８は、ディスエイブル信号１３７をニゲート（ｎｅｇａｔｅ）し、これを
用いてコンパレータ１３０の出力の位置にあるゲート１３１を制御している別の
配置を図示したものである。ディスエイブル信号がアクティブのときには、コン
パレータの出力がディスエイブルとなり、ディスエイブル信号がイナクティブの
ときには、コンパレータの出力はイネーブルとなる。

【０１１３】 図１９は、後続の異種データ読み取りステージでの第１のＤＤＲ１１６Ａの読
み取りを図示したものである。図１９に図示したように、処理セット１４および
１６の各々は、予め定めた同じアドレスＤＤＲ−ＲＡを出力する。このアドレス
は、第１および第２のデコーディング・セクション１３６Ａおよび１３６Ｂのそ
れぞれにより、同じＤＤＲ、すなわち、第１のＤＤＲ１１６Ａに対するアドレス
付けとして別々に解釈される。その結果、第１のＤＤＲ１１６Ａの内容は処理セ
ット１４および１６の双方により読み取られ、これによりこれらの処理セットは
同じデータを受け取ることができる。これにより、２つの処理セット１４および
１６は、ＤＤＲ１１６内に処理セット１４および１６が書き込むデータのソース
が不確定であった場合であっても、確定した挙動を達成することができる。

【０１１４】 別法の１つとして、これらの処理セットは、それぞれが第２のＤＤＲ１１６Ｂ
からのデータを読み取ることができる。図２０は、図１５の異種データ読み取り
ステージに続く異種データ読み取りステージでの第２のＤＤＲ１１６Ｂの読み取
りを図示したものである。図２０に図示したように、処理セット１４および１６
の各々は、予め定めた同じアドレスＤＤＲ−ＲＢを出力する。このアドレスは、
第１および第２のデコーディング・セクション１３６Ａおよび１３６Ｂのそれぞ
れにより、同じＤＤＲ、すなわち、第２のＤＤＲ１１６Ｂに対するアドレス付け
として別々に解釈される。その結果、第２のＤＤＲ１１６Ｂの内容は処理セット
１４および１６の双方により読み取られ、これによりこれらの処理セットは同じ
データを受け取ることができる。これにより、図１６の異種データ読み取りステ
ージの場合と同様にして、２つの処理セット１４および１６は、ＤＤＲ１１６内
に処理セット１４および１６が書き込むデータのソースが不確定であった場合で
あっても、確定した挙動を達成することができる。

【０１１５】 第１および第２のＤＤＲ１１６Ａおよび１１６Ｂのどちらに対して読み取りを
するかの選択は、その処理モジュール上で動作しているソフトウェアにより任意
の適当な方式により決定することができる。この決定は一方のＤＤＲか他方のＤ
ＤＲかの単純な選択に基づくか、あるいは、統計学に基づく、すなわち、処理セ
ットの両者またはそのすべてによりＤＤＲの選択が同じである限り無作為または
任意の別の方式に基づくことが可能である。

【０１１６】 図２１は、上記のＤＤＲのメカニズムの様々な動作ステージを要約した流れ図
である。

【０１１７】 ステージＳ１０において、ＤＤＲ書き込み動作のアドレス・フェーズの間に、
アドレス・デコーダ・セクション１３６Ａおよび１３６ＢによりＤＤＲの書き込
みアドレスＤＤＲ−Ｗを受け取り、デコードする。

【０１１８】 ステージＳ１１において、コンパレータ１３０はディスエイブルされる。

【０１１９】 ステージＳ１２において、ＤＤＲ書き込み動作のデータ・フェーズの間に処理
セット１４および１６から受け取ったデータが、第１および第２のデコード・セ
クション１３６Ａおよび１３６Ｂのそれぞれの選択に従って第１および第２のＤ
ＤＲ１１６Ａおよび１１６Ｂのそれぞれに格納される。

【０１２０】 ステージＳ１３において、ＤＤＲ読み取りアドレスは、デコード・セクション
１３６Ａおよび１３６Ｂのそれぞれにより、第１および第２の処理セットから受
け取られ、デコードされる。

【０１２１】 受け取ったアドレスＤＤＲ−ＲＡが第１のＤＤＲ１１６Ａのものである場合に
は、ステージＳ１４において、処理セット１４および１６の双方によりＤＤＲ１
１６Ａの内容が読み取られる。

【０１２２】 一方、受け取ったアドレスＤＤＲ−ＲＢが第２のＤＤＲ１１６Ｂのものである
場合には、ステージＳ１５において、処理セット１４および１６の双方によりＤ
ＤＲ１１６Ｂの内容が読み取られる。

【０１２３】 図２２は、それぞれのバス２２、２４および２６上で実施されるブリッジ自身
のための調停を表した概要図である。

【０１２４】 それぞれの処理セット１４および１６内の処理セットのバス・コントローラ５
０の各々は、バス２４および２６のそれぞれに対して調停するための従来のＰＣ
Ｉマスタ・バス調停装置１８０を含んでいる。マスタ調停装置１８０の各々は、
関連付けられた処理セットのバス・コントローラ５０およびそれぞれの要求（Ｒ
ＥＱ）線１８１および１８２上のブリッジ１２からの要求信号に応答している。
マスタ調停装置１８０は、勝利側に対して適当な許可線１８３または１８４上に
許可（ＧＮＴ）信号を発生させて、バスに対するアクセスを先着順で割り付けす
る。

【０１２５】 従来のＰＣＩバス調停装置１８５はＤバス２２の調停をする。Ｄバス調停装置
１８５は、図６のＤバス・インタフェース８２の一部として構成することができ
、あるいはこのインタフェースとは別にすることも可能である。Ｐバスのマスタ
調停装置１８０の場合と同様に、Ｄバス調停装置はブリッジ並びにデバイス・バ
ス２２に接続されているデバイス３０、３１などを含む競合するデバイスからの
要求信号に応答している。Ｄバス２２に対するアクセスを競っているエンティテ
ィの各々に対するそれぞれの要求線１８６、１８７、１８８などは、要求信号（
ＲＥＱ）用に設けられている。Ｄバス調停装置１８５は、それぞれの許可線１８
９、１９０、１９２などを介して勝利エンティティに対して許可（ＧＮＴ）信号
を発生させて、Ｄバスに対するアクセスを先着順で割り付けする。

【０１２６】 図２３は、Ｄバス調停装置１８５の動作を要約した状態図である。実施の具体
的な一形態では、それぞれのＤバス・デバイスにより最大６つまでの要求信号と
、ブリッジ自体により１つの要求信号を発生させることができる。許可状態に移
行すると、これらの信号は優先順位エンコーダによってソートされ、最高の優先
順位を有する要求信号（ＲＥＱ＃）は勝者として登録され許可（ＧＮＴ＃）信号
を得る。選択された勝者の各々は、次に同じＲＥＱ＃信号を出したものが許可と
なるように、優先順位エンコーダ内の優先順位を修正する。最高の優先順位を有
するデバイスは様々である、すなわち、各デバイスはＤＥＶへのアクセスに関し
公平なチャンスを有している。ブリッジのＲＥＱ＃はＤバス・デバイスよりも重
要度が高く、極めて混雑した状態でも、デバイスが２回バスを得るごとにバスを
得ることができる。

【０１２７】 バスを要求しているデバイスが１６サイクル以内にトランザクションを実行で
きない場合には、ＢＡＣＫＯＦＦ状態を介してＧＮＴ＃を取り消すことができる
。ＢＡＣＫＯＦＦは、デバイスがＧＮＴ＃が削除された後の１サイクルでバスに
アクセスすることができるように、ＰＣＩの規則に従って要求される。ブリッジ
がＥＳｔａｔｅにない場合、デバイスはＤバスに対するアクセスのみが許可され
る。新たなＧＮＴ＃は、バスがアイドル状態にある時点で発生させる。

【０１２８】 ＧＲＡＮＴおよびＢＵＳＹ状態では、ＦＥＴはイネーブルにされ、アクセスし
ているデバイスが知られると共に、そのデバイスが提供するＤＭＡアドレスと照
合するためにＤバスのアドレス・デコード・ロジックに転送される。

【０１２９】 ここでブリッジ調停装置１３４に戻ると、この調停装置１３４により、アドレ
ス・フェーズであることを示すようにＰＣＩ ＦＲＡＭＥ＃信号をアサートにし
ている第１のデバイスに対するブリッジに対するアクセスが可能となる。図２４
は、ブリッジ調停装置１３４の動作を要約している状態図である。

【０１３０】 Ｄバス調停装置の場合と同様に、アクセスの企ての衝突を解決するために優先
順位エンコーダを設けることができる。この「衝突」の場合では、そのバスの放
棄を余儀なくされた敗者はリトライすることになる。ＰＣＩの規則に従って、リ
トライを受けたデバイスの側では、ブリッジにアクセスするために挑戦を繰り返
す必要があり、こうしたことは起こりうることである。

【０１３１】 そのリトライの企てが極めて迅速であるようなデバイスがブリッジを占有する
ことを防ぐため、リトライを受けたインタフェースは記憶され、より高い優先順
位が割り当てられる。これらの記憶されたリトライに対して、アドレス・フェー
ズの場合と同じ方式により優先順位が与えられる。しかし、念のために述べると
、障害のあるデバイス、すなわち死んでいるデバイスのためにウェーティングに
なって滞ることがないように、このメカニズムはタイムアウト動作をする。まだ
一度もリトライをしたことがなく、リトライをすれば、目下待機中のデバイスと
比べより高い優先順位のリトライが得られるようなデバイスでは、アルゴリズム
を利用して第１回目の企てがリトライとならないようにしている。

【０１３２】 複合動作では、ＰＡバスまたはＰＢバスの入力により、どちらのＰバス・イン
タフェースがブリッジへのアクセスを獲得するかが選択される。両者に対してア
クセスの獲得が通報される。選択の許可により、通常の動作中での潜在的な誤り
チェックが可能となる。ＥＳｔａｔｅ状態ではＤバスの獲得ができない。

【０１３３】 ブリッジ調停装置１３４は、標準のＰＣＩ制御線２２、２４および２５上に提
供される標準のＰＣＩ信号に応答して、ブリッジ１２に対するアクセスを制御す
る。

【０１３４】 図２５は、ＰＣＩバス上のＩ／Ｏ動作サイクルに関連付けられた信号を図示し
たものである。ＰＣＩフレーム信号（ＦＲＡＭＥ＃）が先ずアサートされる。同
時に、アドレス（Ａ）信号がＤＡＴＡ ＢＵＳ上で利用可能となり、また適当な
コマンド（リード／ライト）信号（Ｃ）がコマンド・バス（ＣＭＤバス）上で利
用可能となる。フレーム信号がロー（ｌｏｗ）でアサートされた後間もなく、イ
ニシエータ・レディ信号（ＩＲＤＹ＃）がローでアサートされる。デバイスが応
答すると、デバイス選択済み信号（ＤＥＶＳＥＬ＃）がローでアサートされる。
ターゲット・レディ信号（ＴＲＤＹ＃）がローでアサートされると、データ・バ
ス上でデータ転送（Ｄ）が起こる。

【０１３５】 ブリッジは、ブリッジ・リソースに対するアクセスを割り付け、これにより、
当該のイニシエータ・バスに対するＦＲＡＭＥ＃がローにアサートされたことに
応答してターゲット・バスの割り付けに関して折衝を行うように動作可能である
。したがって、ブリッジ調停装置１３４は、ＦＲＡＭＥ＃がローにアサートされ
たことに応答して、ブリッジ・リソースおよび／またはターゲット・バスに対す
るアクセスを先着順で割り付けするように動作可能である。単純な先着順の他に
、調停装置はさらに、調停の要求をログ記録するためのメカニズムも備えること
があり、これにより２つの要求を同時刻に受けとった場合に要求および割り付け
の履歴に基づいて衝突を解決することができる。別法としては、様々な要求元に
対して単に優先順位を割り付けし、これにより、同一時刻の要求の場合には、特
定の要求元に対して常に割り付けプロセスを獲得させるようにしている。

【０１３６】 デバイス・バス２２のスロットの各々は、ＳＣＳＩインタフェースなどのバス
に接続された他のデバイス以外に、スロット応答レジスタ（ＳＳＲ）１１８を有
している。ＳＳＲ１１８の各々は、スロットの所有権、あるいは直接記憶アクセ
スのバス上のスロットに接続されているデバイスを規定しているビットを含んで
いる。この実施形態では、以下に詳述する理由により、各ＳＳＲ１１８は４ビッ
ト・レジスタを備えている。しかし、３つ以上の処理セット間で所有権を決定す
るためには、これより大きなレジスタが必要となることを理解されたい。例えば
、３つの処理セットを設ける場合には、各スロットごとに５ビットのレジスタ１
つが必要である。

【０１３７】 図１６は、こうした４ビットのレジスタ６００の１つの概略図である。図１６
に示すように、第１ビット６０２は、ＳＳＲ［０］として特定され、第２ビット
６０４はＳＳＲ［１］として特定され、第３ビット６０６はＳＳＲ［２］として
特定され、さらに第４ビット６０８はＳＳＲ［３］として特定される。

【０１３８】 ビットＳＳＲ［０］は、有効なトランザクションに関する書き込みが抑制され
ている場合にセットされるビットである。

【０１３９】 ビットＳＳＲ［１］は、デバイス・スロットが第１の処理セット１４によって
所有されている場合にセットされる。このビットにより第１の処理セット１４と
デバイス・スロットの間のアクセス・ルートが決まる。このビットがセットされ
ると、第１の処理セット１４は常にデバイス・スロット２２のマスタとなり、一
方デバイス・スロットがマスタになることができるかどうかは、ビットＳＳＲ［
３］がセットされているか否かよって決まる。

【０１４０】 ビットＳＳＲ［２］は、デバイス・スロットが第２の処理セット１６によって
所有されている場合にセットされる。このビットにより、第２の処理セット１６
とデバイス・スロットの間のアクセス・ルートが決まる。このビットがセットさ
れると、第２の処理セット１６は常にデバイス・スロットまたはバス２２のマス
タとなり、一方デバイス・スロットがマスタになることができるかどうかは、ビ
ットＳＳＲ［３］がセットされているか否かよって決まる。

【０１４１】 ビットＳＳＲ［３］は、デバイス・スロットにデバイス・バス２２のマスタに
なる能力を与えるための調停ビットである。しかし、この能力を付与できるのは
、処理セット１４および１６のうちの１つにより所有されている場合にのみ、す
なわちＳＳＲ［１］およびＳＳＲ［２］ビットのうちの１つがセットされている
場合のみである。

【０１４２】 ＳＳＲ１１８のフェイク・ビット（ＳＳＲ［０］）がセットされている場合に
は、当該スロットに対するデバイスへの書き込みは無視され、デバイス・バス２
２には現れない。読み取りをすると、デバイス・バス２２にトランザクションを
生じさせずに不確定データを返す。Ｉ／Ｏエラーが起きた場合には、エラーを起
こしたデバイスに対応するＳＳＲ１８８のフェイク・ビットＳＳＲ［０］は、ブ
リッジのハードウェア構成によりセットされ、さらに当該のデバイス・スロット
に対するアクセスをディスエイブルにする。さらに、ブリッジにより割込を発生
させて、Ｉ／Ｏエラーにつながるアクセスを発したソフトウェアに対してエラー
が起こったことを通知する。このフェイク・ビットは、システムがスプリット動
作モードにあっても、複合動作モードにあっても有効である。

【０１４３】 しかし、所有権ビットは、スプリット・システム動作モードでのみが有効であ
る。このモードでは、各スロットは次の３つの状態をとることが可能である。 ・所有を受けていない状態 ・処理セット１４により所有された状態 ・処理セット１６により所有された状態

【０１４４】 これは、２つのＳＳＲビット、ＳＳＲ［１］およびＳＳＲ［２］により、ＳＳ
Ｒ［１］をスロットが処理セット１４により所有された状態の場合にセットし、
またＳＳＲ［２］をスロットが処理セットＢにより所有された状態の場合にセッ
トするようにして決定される。スロットが所有を受けていない状態の場合には、
どちらのビットもセットされない（両ビットがセットされることは、不正な状態
であり、ハードウェアにより防止されている）。

【０１４５】 アクセスを起こす処理セットにより所有されていないスロット（これには未所
有スロットも含まれる）は、アクセスを受けることができず、結果としてアボー
トとなる。処理セットは未所有スロットに対してのみ争奪をすることができる、
すなわち、別の処理セットから所有権を奪い取ることはできない。これが可能と
なるのはその処理セットを電源断にした場合のみである。処理セットが電源断に
なると、その処理セットが所有していたすべてのスロットが未所有状態に移行す
る。処理セットは別の処理セットから所有権を奪い取ることはできないが、ある
処理セットが別の処理セットに所有権を与えることはできる。

【０１４６】 所有のビットは複合モードの動作状態にある場合には変更することができるが
、スプリット・モードに入るまでは効力を発揮しない。

【０１４７】 下の表２はＳＳＲ１１８により決定されるアクセス権を要約したものである。

【０１４８】 表２から、所与のデバイスに対する４ビットのＳＳＲが、例えば、１１００と
セットされている場合、そのスロットは処理セットＢにより所有されており（す
なわちＳＳＲ［２］はロジックハイであり）、またそのブリッジに対する読み出
しまたは書き込みはできるものの、処理セットＡによりそのデバイスに対して読
み出しまたは書き込みをすることはできない（すなわちＳＳＲ［１］はロジック
ローである）ということが分かる。「ＦＡＫＥ＿ＡＴ」は、そのバス上に誤りが
なければそのデバイス・バスに対するアクセスが可能であることを示すように、
ロジックローにセットされている（すなわちＳＳＲ［０］はロジックローである
）。「ＡＲＢ ＥＮ」がロジックハイにセットされると（すなわちＳＳＲ［３］
はロジックハイの場合）、そのレジスタが関連付けられているデバイスは、Ｄバ
スのマスタになることができる。この例により、バスおよび関連付けられたデバ
イスが正しく動作している場合のレジスタ動作が明らかとなる。

【０１４９】

【表２】

【０１５０】 そのデバイスのＳＳＲを０１０１にセットする別の例では、ＳＳＲ［２］のロ
ジックハイ設定により、そのデバイスが処理セットＢにより所有されていること
を示している。しかし、そのデバイスが動作不良になると、ＳＳＲ［３］はロジ
ックローにセットされて、そのデバイスは処理セットに対するアクセスが禁止さ
れる。ＳＳＲ［０］は、そのデバイスに対するあらゆる書き込みを無視し、その
デバイスからの読み取りに対して不確定データを返すように、ハイに設定される
。この方法では、動作不良のデバイスを処理セットから事実上分離させて、例え
ば、そのデバイスからの応答を求めているような任意のデバイス・ドライバを満
足させるように不確定データを提供することができる。

【０１５１】 図２６は、デバイス２８、２９、３０、３１および３２のうちの１つなどのデ
バイスによる処理セット１４および１６のメモリ５６への直接記憶アクセスをす
るためのブリッジ１２の動作を図示したものである。Ｄバス調停装置１８５が直
接記憶アクセス（ＤＭＡ）の要求１９３をデバイス・バス上のあるデバイス（例
えば、スロット３３のデバイス３０）から受け取った場合、Ｄバス調停装置は当
該スロットにバスを割り付けるべきか否かを決定する。この許可手続きの結果、
Ｄバス調停装置はＤＭＡ要求１９３を出したスロットを認識する。ＤＭＡ要求は
、ブリッジ内のアドレス・デコーダ１４２に提供され、ここでその要求に関連付
けられたアドレスがデコードされる。このアドレス・デコーダは、当該のスロッ
トに対するＤバス許可信号１９４に応答して、そのＤＭＡ要求に対してＤバスへ
のアクセスの許可を受けているスロットを特定する。

【０１５２】 アドレス・デコード・ロジック１４２は地図的アドレス・マップ１９６へのア
クセスを保持、すなわち有しており、これにより、利用している地図的アドレス
の結果としてプロセッサのアドレス空間とスロットの間の関係を特定する。この
地図的アドレス・マップ１９６は、ブリッジのメモリ１２６内、さらにはポステ
ィング済み書き込みバッファ１２２およびダーティＲＡＭ１２４内で、１つのテ
ーブルとして保持することができる。別法としては、この地図的アドレス・マッ
プ１９６は、アドレス・デコーダ１４２自体の一部を形成することがあるような
、別のメモリ要素内で、１つのテーブルとして保持することができる。このマッ
プ１８２はテーブル以外の形態で構成することもできる。

【０１５３】 アドレス・デコード・ロジック１４２は、デバイス３０が供給するＤＭＡアド
レスの正当性を検証するように構成されている。本発明の一実施形態では、この
検証はデバイス３０が供給するアドレスのうちのアドレス・ビットの最上位から
の４ビットを、ＤＭＡ要求に対するＤバス許可信号により特定されたスロットに
関して、地図的アドレス付けマップ１９６内に保持されているアドレスのうちの
対応するアドレス・ビットの４ビットと比較することにより実施することができ
る。この例において、供給されたアドレスが正常なアドレス範囲内にあるかどう
かを決定するためには、４つのアドレス・ビットで十分である。この具体例では
、３２ビットのＰＣＩバス・アドレスを使用しており、そのビット３１および３
０は常に１にセットされ、ビット２９はマザーボード上の２つのブリッジのうち
のいずれにアドレス付けされているかを特定するために割り当てられ（図２参照
）、またビット２８〜２６はＰＣＩデバイスを特定している。ビット２５〜０は
、各スロットに対するアドレス範囲に関する基本アドレスからのオフセットを規
定している。したがって、ビット２９〜２６の比較よって、供給されたアドレス
が当該のスロットに対して適正なアドレス範囲内にあるか否かを判定することが
できる。別の実施形態では、アドレスの割り付けに基づいてこの決定をするため
の比較において必要となるビット数は異なることを理解されたい。

【０１５４】 アドレス・デコード・ロジック１４２は、当該のスロットに対するバス許可信
号１８４を使用して当該のスロットに対するテーブルのエントリを特定し、次い
で当該エントリ内のアドレスをＤＭＡ要求を用いて受け取ったアドレスを上述の
ようにして比較するように配置することも可能である。別法として、アドレス・
デコード・ロジック１４２は、ＤＭＡアドレスで受け取ったアドレスを用いて、
リレーショナル式の地図的アドレス・マップをアドレス付けし、かつこれからス
ロット番号を決定するような配置であって、このスロット番号によりバス許可信
号１９４を得ようとするスロットに対応させ、かつ、これによりそのアドレスが
当該のスロットに対して適当なアドレス範囲内にある否かを決定するようにした
配置とすることも可能である。

【０１５５】 いずれの方法においても、アドレス・デコード・ロジック１４２はＤＭＡアド
レスが当該のスロットに対して予期されるアドレス空間の範囲内にある場合には
ＤＭＡの進行を許可するように配置される。予期されるアドレス空間範囲外であ
るときには、アドレス・デコーダはそのスロットおよび物理アドレスを無視する
ように配置される。

【０１５６】 アドレス・デコード・ロジック１４２はさらに、ＤＭＡ要求の適当な処理セッ
ト１４／１６へのルーティングを制御するように動作可能である。ブリッジが複
合モードである場合、そのＤＭＡアクセスは非同期の処理セット１４／１６のす
べてに対して自動的に割り付けされる。アドレス・デコード・ロジック１４２は
、そのブリッジが、ブリッジ・コントローラ１３２の制御下にあって（図８参照
）、複合モードにあることを認識することになる。しかし、ブリッジがスプリッ
ト・モードである場合には、ＤＭＡ要求が送られる処理セットがあるとして、ど
ちらの処理セットに対して要求を送るのかを決定する必要がでてくる。

【０１５７】 システムがスプリット・モードにあるときは、そのアクセスは当該のスロット
を所有している処理セット１４または１６に向けられる。スロットが未所有であ
る場合には、ブリッジはそのＤＭＡ要求に対して応答しない。スプリット・モー
ドでは、アドレス・デコード・ロジック１４２は、当該のスロットに対するＳＳ
Ｒ１１８にアクセスすることにより、そのＤＭＡ要求を出したデバイスの所有権
を決定するように動作可能である。適当なスロットはＤバス許可信号により特定
することができる。アドレス・デコード・ロジック１４２は、ターゲット・コン
トローラ１４０を制御し（図８参照）、所有権ビットＳＳＲ［１］およびＳＳＲ
［２］に基づいてそのＤＭＡ要求を適当な処理セット１４／１６に渡すように動
作可能である。ビットＳＳＲ［１］がセットされている場合、第１の処理セット
１４が所有者であり、ＤＭＡ要求は第１の処理セットに渡される。ビットＳＳＲ
［２］がセットされている場合、第２の処理セット１６が所有者であり、ＤＭＡ
要求は第２の処理セットに渡される。ビットＳＳＲ［１］とＳＳＲ［２］の両方
共がセットされている場合には、そのＤＭＡ要求はアドレス・デコーダにより無
視され、処理セット１４および１６のいずれにも渡されない。

【０１５８】 図２７は、図２４に関連して図示して、ＤＭＡ照合プロセスを要約した流れ図
である。

【０１５９】 ステージＳ２０において、Ｄバス調停装置１６０は、Ｄバス２２に対するアク
セスを調停する。

【０１６０】 ステージＳ２１において、アドレス・デコーダ１４２は、地図的アドレス・マ
ップにアクセスすることによって、ＤＭＡ要求を用いて供給されたＤＭＡアドレ
スを検証する。

【０１６１】 ステージＳ２２において、そのアドレスが当該のスロットに対して予期される
範囲外にある場合には、アドレス・デコーダはこのＤＭＡアクセスを無視する。

【０１６２】 予期される範囲内にある場合には、ステージＳ２３に示すように、アドレス・
デコーダの動作は、そのブリッジが複合モードにあるか、スプリット・モードに
あるかにより異なる。

【０１６３】 ブリッジが複合モードである場合には、ステージＳ２４において、アドレス・
デコーダは、ルーティング・マトリックス８０（図６参照）がＤＭＡ要求を処理
セット１４および１６の双方に渡すようにターゲット・コントローラ１４０（図
８参照）を制御する。

【０１６４】 ブリッジスプリット・モードである場合には、アドレス・デコーダは、ステー
ジＳ２５において、当該スロットに対するＳＳＲ１１８を参照して当該のスロッ
トの所有権を検証するように動作する。

【０１６５】 スロットが第１の処理セット１４に割り付けされている（すなわち、ＳＳＲ［
１］ビットがセットされている）場合には、ステージＳ２６において、アドレス
・デコーダ１４２は、ルーティング・マトリックス８０（図６参照）がそのＤＭ
Ａ要求を第１の処理セット１４に渡すようにターゲット・コントローラ１４０（
図８参照）を制御する。

【０１６６】 スロットが第２の処理セット１６に割り付けされている（すなわち、ＳＳＲ［
２］ビットがセットされている）場合には、ステージＳ２７において、アドレス
・デコーダ１４２は、ルーティング・マトリックス８０（図６参照）がそのＤＭ
Ａ要求を第２の処理セット１６に渡すようにターゲット・コントローラ１４０（
図８参照）を制御する。

【０１６７】 スロットが割り付けされていない（すなわちＳＳＲ［１］ビットとＳＳＲ［２
］ビットのいずれもがセットされていない）場合には、ステップＳ１８において
、アドレス・デコーダ１４２はこのＤＭＡ要求を無視、または廃棄し、このＤＭ
Ａ要求は処理セット１４および１６には渡されない。

【０１６８】 １つまたは複数の処理セットにより送出されたＤＭＡ、すなわち、直接ベクト
ル記憶アクセス（ＤＶＭＡ）の要求により、必要なメモリ動作（読み取りまたは
書き込みの適当な動作）が処理セットのメモリ上で実施される。

【０１６９】 ここで、続いて、ＥＳｔａｔｅ（図１１参照）からの自動的な回復ーを可能に
するためのメカニズムの一例について記載する。

【０１７０】 この自動的な回復ー処理には、ロックステップでのリスタートを企てるために
、処理セットの状態を共通のステータスに合わせて再統合することが含まれる。
これを実現するためには、上述のように自身をプライマリ処理セットであるとア
サートしている処理セットが、もう一方の処理セットに完全な状態をコピーする
。このためには、両方のプロセッサのメモリの内容が、ロックステップ・モード
でのリスタートを試みる前の時点で確実に同じであることが不可欠である。

【０１７１】 しかし、一方の処理セットからもう一方の処理セットにメモリの内容をコピー
することに伴う問題は、Ｄバス２２に接続されているデバイスが、このコピー処
理中にプライマリ処理セットのメモリに対するアクセスをする直接記憶アクセス
（ＤＭＡ）要求を企てる可能性があることである。ＤＭＡが有効である場合で、
すでにコピーがなされたメモリ領域に書き込みをすると、コピーの終了時点での
２つのプロセッサのメモリ状態が同じでなくなってしまう。原則としては、コピ
ー処理の全体に対してＤＭＡを禁止することは可能ではある。しかし、システム
またはシステムのリソースが利用不可能となる時間を最短にすることが望ましい
ことを考慮に入れると、こうした禁止は好ましくない。別法として、コピーの期
間中にＤＭＡ動作が発生したときには、コピー動作の全体をリトライさせること
が可能である。しかし、コピーのリトライ中にさらにＤＭＡ動作が実施される可
能性が高く、したがって、この代案ではうまくない。したがって、本システムで
は、ブリッジ内にダーティＲＡＭ１２４を設けている。上述のように、ダーティ
ＲＡＭ１２４はブリッジのＲＡＭメモリ１２６の一部として構成されている。

【０１７２】 ダーティＲＡＭ１２４は、例えば、メモリのブロックまたはページの各々に対
するダーティ・ビットなどのダーティ・インジケータ（ｄｉｒｔｙ ｉｎｄｉｃ
ａｔｏｒ）を有するビット・マップを備えている。当該のメモリ領域に対する書
き込みアクセスが行われると、メモリのあるページに対するビットをセットする
。本発明の一実施形態では、メインの処理セットのメモリの各８Ｋページごとに
１ビットを設けている。処理セットのメモリのあるページのビットは、Ｄバス２
２に接続されたデバイスからの処理セット１４または１６のいずれかのメモリの
当該のページに対するＤＭＡ要求をデコードした時点で、アドレス・デコーダ１
４２により自動的にセットされる。ダーティＲＡＭは、処理セットにより読み取
られたときには、例えば、コピー・パス（ｃｏｐｙ ｐａｓｓ）の開始時点の読
み取りおよびクリア命令により、リセットまたはクリアすることができ、これに
より所与の時刻以降にダーティとなったページの記録を開始することができる。

【０１７３】 ダーティＲＡＭ１２４はワード単位で読み取ることができる。ダーティＲＡＭ
１２４を読み取るために選択したワード・サイズが大きい場合には、ダーティＲ
ＡＭ１２４に対する読み取りかつリセットが最適化される。

【０１７４】 したがって、コピー・パスの終了時点でのダーティＲＡＭ１２４内のビットに
より、処理セットのメモリのうちのコピー期間中にＤＭＡ書き込みによって変更
された（すなわち、ダーティとなった）ページが指示される。次いで、メモリの
うちのダーティとなったページのみに対して、さらに別のコピー・パスを実行す
る。こうすることにより、その所要時間はメモリの全体をコピーするより短くな
る。したがって、次のコピー・パスの終了時点でダーティであるとマークされる
ページが減り、その結果、コピー・パスをどんどん短くすることができるのが普
通である。かつては、最終の、短い、コピー・パスの短期間でＤＭＡ書き込みの
禁止を決定する必要があったが、２つの処理セットのメモリがその終了時点で同
じとなり、プライマリ処理セットはリセット動作を行って複合モードをリスター
トさせることができるようになる。

【０１７５】 ダーティＲＡＭ１２４は、複合モードおよびスプリット・モードの双方におい
てセットおよびクリアされる。このため、スプリット・モードではダーティＲＡ
Ｍ１２４はいずれの処理セットによってもクリアすることができる。

【０１７６】 ダーティＲＡＭ１２４のアドレスは、Ｄバス・デバイスにより提示されたＰＣ
Ｉアドレスのビット１３〜２８からデコードされる。アドレス・ビット２９〜３
１の不正な組み合わせをもった誤ったアクセスがあると、ブリッジが処理セット
に対してこれらのトランザクションを渡さない場合であっても、このアクセスは
ダーティＲＡＭ１２４内にマッピングされ、書き込みに関する１ビットがダーテ
ィにされる。

【０１７７】 ダーティＲＡＭ１２４を読み取るときには、ブリッジは０×００００８０００
から０×００００ｆｆｆｆまでの領域の全体をダーティＲＡＭと規定し、読み取
りがあるとこの範囲内の各位置の内容はクリアされることになる。

【０１７８】 読み取られる時点でクリアされる単一のダーティＲＡＭ１２４を設けることの
代替として、別法では、２つのダーティＲＡＭを設け、その１つに対する読み取
り中に別の１つに対して書き込みを行うようなトグル・モードで使用している。

【０１７９】 図２８は、ダーティＲＡＭ１２４の動作を要約した流れ図である。

【０１８０】 ステージＳ４１において、プライマリ処理セットはダーティＲＡＭ１２４を読
み取る、この読み取りによりダーティＲＡＭ１２４はリセットされる結果となる
。

【０１８１】 ステージＳ４２において、プライマリ・プロセッサ（例えば、処理セット１４
）は、自身のメモリ５６の全体をもう一方の処理セット（例えば、処理セット１
６）のメモリ５６にコピーする。

【０１８２】 ステージＳ４３において、プライマリ処理セットは、ダーティＲＡＭ１２４を
読み取る、この読み取りによりダーティＲＡＭ１２４はリセットされる結果とな
る。

【０１８３】 ステージＳ４４において、プライマリ・プロセッサは、ダーティＲＡＭ１２４
に書き込んだビット数が予め定めたビット数未満であるか否かを決定する。

【０１８４】 予め定めたビット数を超えるビット数がセットされている場合には、ステージ
Ｓ４５において、プロセッサは、自身のメモリ５６のダーティとなったページを
、ステージＳ４３においてダーティＲＡＭ１２４から読み取ったダーティ・ビッ
トの指示に従って、もう一方の処理セットのメモリ５６にコピーする。次いで、
制御はステージＳ４３に戻される。

【０１８５】 ステージＳ４４において、ダーティＲＡＭ１２４内に書き込まれたビット数が
予め定めたビット数未満であるか否かが決定され、ステージＳ４５において、プ
ライマリ・プロセッサはブリッジに対し当該デバイスからＤバス２２へのＤＭＡ
要求を禁止させる。この禁止は、例えば、デバイス・スロットの各々に対する調
停イネーブル・ビットをクリアして、これによりＤＭＡデバイスのＤバス２２に
対するアクセスを拒絶することにより実施される。別法としては、そのアドレス
・デコーダ１４２は、プライマリ・プロセッサからの命令に基づいてそのＤＭＡ
要求を無視するように構成することができる。ＤＭＡアクセスが妨げられている
期間中に、プライマリ・プロセッサは、次いで、ダーティＲＡＭ１２４内でセッ
トされているビットに対応したメモリ・ページに関して、自身のメモリからもう
一方のプロセッサのメモリ５６への最終のコピー・パスを行う。

【０１８６】 ステージＳ４７において、プライマリ・プロセッサは、複合モードを起動させ
るためのリセット動作を発行する。

【０１８７】 ステージＳ４８において、ＤＭＡアクセスは再び可能になる。

【０１８８】 本発明の具体的な実施形態を記載してきたが、添付の特許請求の範囲に規定し
た本発明の精神および範囲内で、多くの修正、追加および／または代用が可能で
あることを理解されたい。例えば、具体的な記載では２つの処理セットを設けて
いるが、この具体的な記載の特徴は、３つ以上の処理セットを設けるように修正
することができることを理解されたい。

【図面の簡単な説明】

【図１】 本発明の一実施形態を取り入れたフォールトトレラントなコンピュータ・シス
テムの概要図である。

【図２】 図１の実施に基づくシステムの具体的な実施に関する概要図である。

【図３】 処理セットの１つの実施を表す概要図である。

【図４】 処理セット別の例を表す概要図である。

【図５】 別の処理セットを表す概要図である。

【図６】 図１のシステムに対するブリッジの一実施形態のブロック概要図である。

【図７】 図６のブリッジの記憶に関するブロック概要図。

【図８】 図６のブリッジの制御ロジックに関するブロック概要図

【図９】 図６のブリッジのルーティング・マトリックスを表す概要図である。

【図１０】 図６のブリッジの実施の一例の図である。

【図１１】 図６のブリッジの動作状態を表した状態図である。

【図１２】 図６のブリッジの動作の各ステージを表した流れ図である。

【図１３】 図１２のうちの１つの動作ステージの詳細図である。

【図１４】 図１のシステムでのＩ／Ｏサイクルのポスティングを表した図である。

【図１５】 ポスティング済み書き込みバッファ内に格納されているデータを表した図であ
る。

【図１６】 スロット応答レジスタを表す概要図である。

【図１７】 異種データ書き込みステージを表した図である。

【図１８】 図１７の１つの修正形態を表した図である。

【図１９】 異種データ読み取りステージの１つを表した図である。

【図２０】 別の異種データ読み取りステージを表した図である。

【図２１】 異種データ書き込みメカニズムの動作を要約した流れ図である。

【図２２】 図１のシステムの範囲内での調停を説明するためのブロック概要図である。

【図２３】 デバイス・バス調停装置の動作を表した状態図である。

【図２４】 ブリッジ調停装置の動作を表した状態図である。

【図２５】 ＰＣＩ信号のタイミング図である。

【図２６】 直接記憶アクセスに対する図６のブリッジの動作を表した概要図である。

【図２７】 図６のブリッジ内の直接記憶アクセスの一方法を表した流れ図である。

【図２８】 ダーティＲＡＭをモニタすることを含む再統合方法の１つの流れ図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年５月９日（２０００．５．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ． Ｓ．Ａ． (72)発明者 オイラキン，フェミ・エイ イギリス国・ユービイ３ １エルイー・ミ ドルセクス・ヘイズ・ジャニパー ウェ イ・44 (72)発明者 ガーネット，ポール・ジェイ イギリス国・ダブリュエイ12 ９ピイダブ リュ・マージーサイド・ニュートン−ル− ウィローズ・ザ ルークリー・２ Ｆターム(参考） 5B034 AA02 CC01 CC02 DD02 5B061 FF01 GG01 GG12 RR03 【要約の続き】 することができる。ブリッジ制御機構は、ダーティＲＡ Ｍ機構中で識別されたメモリ領域の内容のコピーが完了 して、そのように識別された領域がそれ以上ないとき に、プライマリ処理セットからの同期化リセット動作に 応答して、スプリットモードから複合モードに移行する ことができる。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 メモリを含む第１の処理セットのＩ／Ｏバスに接続する第１
   のプロセッサ・バス・インタフェースと、 メモリを含む第２の処理セットのＩ／Ｏバスに接続する第２のプロセッサ・バ
   ス・インタフェースと、 デバイス・バスに接続するデバイス・バス・インタフェースと、 前記デバイス・バス上の前記デバイスから前記処理セットのメモリへの直接メ
   モリ・アクセスを許可し、ブリッジへのアクセスに対して前記第１と第２の処理
   セット間を第１のスプリット・モードで調停し、前記第１および第２の処理セッ
   トのロックステップ動作を第２の複合モードで監視するように動作可能なブリッ
   ジ制御機構と、 前記デバイス・バス上の前記デバイスによる直接メモリ・アクセスによって変
   更されたプロセッサ・セット・メモリの領域を監視するダーティＲＡＭ機構と を備えるマルチプロセッサ・システム用のブリッジ。
2. 【請求項２】 前記ダーティＲＡＭ機構が、メモリの領域がＤＭＡアクセス
   によって書き込まれたときに所定の値にセットされるダーティ・インジケータを
   処理セット・メモリの複数の領域のそれぞれに規定する請求項１に記載のブリッ
   ジ。
3. 【請求項３】 前記ダーティ・インジケータがダーティ・ビットである請求
   項２に記載のブリッジ。
4. 【請求項４】 前記処理セットが、処理セットの一方がスプリット・モード
   でプライマリ処理セットとして、かつ、そのメモリの内容を他方の処理セットに
   コピーできるように動作可能なように構成される請求項２に記載のブリッジ。
5. 【請求項５】 前記プライマリ処理セットが、コピー・パスの最後に、対応
   するダーティ・インジケータがセットされたことによって書き込みがあったと前
   記ＲＡＭ機構中で識別されたメモリ領域をそのメモリから他方の処理セットのメ
   モリに再コピーする請求項３に記載のブリッジ。
6. 【請求項６】 前記ブリッジ制御機構が、前記第１および第２のプロセッサ
   と前記デバイス・バス上のデバイスとによるブリッジへのアクセスを調停するよ
   うにスプリット・モードで動作可能に構成された調停装置を備える請求項４に記
   載のブリッジ。
7. 【請求項７】 前記ブリッジ制御機構が、前記ダーティＲＡＭ機構中で識別
   されたメモリ領域の内容のコピーが完了して、そのように識別された領域がそれ
   以上ないときに、前記プライマリ処理セットからの同期化リセット動作に応答し
   て、スプリット動作モードから複合動作モードに移行するように動作可能に構成
   される請求項６に記載のブリッジ。
8. 【請求項８】 前記ダーティＲＡＭ機構が、ブリッジ中のランダム・アクセ
   ス・メモリ中に構成されたダーティＲＡＭを備える請求項７に記載のブリッジ。
9. 【請求項９】 前記ダーティＲＡＭの内容が、処理セットによって読取られ
   る際にクリアされる請求項６に記載のブリッジ。
10. 【請求項１０】 他の処理セットのＩ／Ｏバスに接続するための少なくとも
    １つの他のプロセッサ・バス・インタフェースを備える請求項１に記載のブリッ
    ジ。
11. 【請求項１１】 第１の処理セット用の第１のＩ／Ｏバス、第２の処理セッ
    ト用の第２のＩ／Ｏバス、およびデバイス・バスとインタフェースする手段と、
    デバイス・バス上のデバイスによる前記処理セットのメモリへの直接メモリ・ア
    クセスを許可する手段とブリッジへのアクセスに対して前記第１および第２の処
    理セット間を第１のスプリット・モードで調停する手段と、前記第１および第２
    の処理セットのロックステップ動作を第２の複合モードで監視する手段と、前記
    デバイス・バス上のデバイスによる直接メモリ・アクセスによって変更されたプ
    ロセッサ・セット・メモリの領域を監視するためのダーティＲＡＭ手段とを備え
    る、マルチプロセッサ・システム用のブリッジ。
12. 【請求項１２】 メモリおよび第１のＩ／Ｏバスを有する第１の処理セット
    と、メモリおよび第２のＩ／Ｏバスを有する第２の処理セットと、デバイス・バ
    スと、前記デバイス・バス上の少なくとも１つのデバイスと、前記第１のＩ／Ｏ
    バス、前記第２のＩ／Ｏバス、および前記デバイス・バスに接続されるブリッジ
    とを備えるコンピュータ・システムであって、 前記デバイス・バス上の前記少なくとも１つのデバイスから前記処理セットの
    メモリへの直接メモリ・アクセスを許可し、前記ブリッジへのアクセスに対して
    前記第１および第２の処理セット間を第１のスプリット・モードで調停し、前記
    第１および第２の処理セットのロックステップ動作を第２の複合モードで監視す
    るように動作可能に構成されるブリッジ制御機構と、 前記デバイス・バス上の前記デバイスによる直接メモリ・アクセスによって変
    更されたプロセッサ・セット・メモリの領域を監視するための、前記ブリッジ中
    のダーティＲＡＭ機構と を備えるコンピュータ・システム。
13. 【請求項１３】 各処理セットが少なくとも１つのプロセッサ、メモリ、お
    よび処理セットＩ／Ｏバス・コントローラを備える請求項１２に記載のコンピュ
    ータ・システム。
14. 【請求項１４】 少なくとも１つの他の処理セットをさらに備える請求項１
    ２に記載のコンピュータ・システム。
15. 【請求項１５】 メモリおよび第１のＩ／Ｏバスを有する第１の処理セット
    と、メモリおよび第２のＩ／Ｏバスを有する第２の処理セットと、少なくとも１
    つのデバイスが接続されたデバイス・バスと、前記第１のＩ／Ｏバス、前記第２
    のＩ／Ｏバス、および前記デバイス・バスに接続されるブリッジとを備えるマル
    チプロセッサ・システムを操作する方法であって、 前記デバイス・バス上の前記少なくとも１つのデバイスから前記処理セットの
    メモリへの直接メモリ・アクセスを許可し、および 前記デバイス・バス上の前記デバイスによる直接メモリ・アクセスによって変
    更されたプロセッサ・セット・メモリの領域を前記ブリッジ中のダーティＲＡＭ
    中で監視することを含む方法。
16. 【請求項１６】 メモリおよび第１のＩ／Ｏバスを有する第１の処理セット
    と、メモリおよびＩ／Ｏバスを有する第２の処理セットと、少なくとも１つのデ
    バイスが接続されたデバイス・バスと、前記第１のＩ／Ｏバス、前記第２のＩ／
    Ｏバス、および前記デバイス・バスに接続されるブリッジとを備えるフォールト
    ・トレラントなマルチプロセッサ・システムを再統合する方法であって、 ロックステップ・エラーに続いてスプリット・モードで前記システムを操作し
    、その際に前記処理セットの一方が他方の処理セットにその状態をコピーするよ
    うに動作可能であり、そのスプリット・モードの間に、前記デバイス・バス上の
    前記少なくとも１つのデバイスから前記処理セットのメモリへの直接メモリ・ア
    クセスが許可され、前記デバイスによって書き込まれたプロセッサ・セット・メ
    モリの領域が前記ブリッジ中のダーティＲＡＭ中でマークされ、および 前のコピー・ステップの開始以来にダーティにされたダーティＲＡＭ中に示さ
    れたメモリ・エリアをコピーするステップをいくつかの回数行うことを含む方法
    。
17. 【請求項１７】 最後のコピー・ステップの間に直接メモリ・アクセスが禁
    止され、次いで複合モードが開始され、この複合モードで前記第１および第２の
    処理セットのロックステップ動作が監視される請求項１６に記載の方法。