JP2009217608A - 仮想計算機システム及びその制御方法 - Google Patents

仮想計算機システム及びその制御方法 Download PDF

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Abstract

【課題】LPARの停止時間を短くする。
【解決手段】ハイパバイザの動作とハイパバイザに制御されていないI/Oデバイスによる処理動作を並行させ、並行動作したI/Oデバイスによる処理結果をハイパバイザの動作に反映できるように記録しておく。そのために、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を一つ以上の論理区画(LPAR)の各々に割り当て、制御するハイパバイザ、及びハイパバイザの制御の外にある、I/Oデバイスから主記憶装置へのデータ転送を、ハイパバイザからの指示に応答して、記録するロギング回路を設ける。
【選択図】図1

Description

本発明は、仮想計算機システム及びその制御方法に係る。特にある物理計算機上の仮想計算機システム上で稼働中のOS(仮想計算機)を、他の物理計算機上の仮想計算機システムへ移動する際に有用な制御技術に関する。
計算機システムは、サーバ台数の増加と共にシステムの運用に関する複雑さが増加し、運用コストが問題化している。運用コストを低減する技術として複数サーバを1台にまとめるサーバ統合が注目を集めている。サーバ統合を実現する技術として、一つのコンピュータを任意の割合で論理的に分割する仮想計算機が知られている。ハイパバイザなどのファームウェア(またはミドルウェア)により、物理計算機を複数の論理区画(LPAR:Logical PARtition)に分割し、各LPARに対して計算機資源(CPU、主記憶装置、I/Oデバイス)を割当て、各LPAR上でそれぞれOSを動作させる仮想計算機を実現するもので、CPUを時分割で利用するため柔軟なサーバ統合が可能となる。このような仮想計算機の例が特開2005−309553号公報(特許文献1)に示されている。
さらに、物理計算機資源の使用率向上あるいは物理計算機ハードウェアの保守等を目的として、複数の物理計算機上の仮想計算機システム間で稼働中のOS(仮想計算機)を移動させることによりシステム運用の柔軟性を向上することができる。このような仮想計算機の移動方式の例が特開平10−283210号公報(特許文献2)に示されている。
特開2005−309553号 特開平10−283210号
ハイパバイザからI/Oデバイスへの介入を無くす(I/Oデバイスの動作をハイパバイザの制御の外に置く)ことによりI/Oアクセス性能の低下を防ぐことを目的として、I/OデバイスをLPARに占有して割り当てる場合がある。LPAR上で動作するOSからの指示によりI/Oデバイスが動作する。この場合、I/OデバイスからのDMA(Direct Memory Access)転送をハイパバイザにより制御できないため、たとえばLPARの移動処理に際して、LPARを停止状態にすることによって、I/Oデバイスへの新たな処理要求を抑止し、I/Oデバイスからの継続中のDMA転送の終了を待って、LPARの移動処理を開始する必要があり、LPARを停止状態にしている時間が長くなる。このためLPAR上のOSで時間待ちタイムアウトを検出する場合がある。
本発明は、LPARの停止時間を短くするためには、ハイパバイザの動作とハイパバイザに制御されていないI/Oデバイスによる処理動作を並行させ、並行動作したI/Oデバイスによる処理結果をハイパバイザの動作に反映できるように記録しておく。
本発明の仮想計算機システムの態様は、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を一つ以上の論理区画(LPAR)の各々に割り当て、制御するハイパバイザ、及びハイパバイザの制御の外にある、I/Oデバイスから主記憶装置へのデータ転送を、ハイパバイザからの指示に応答して、記録するロギング回路を有する。
本発明の他の態様である仮想計算機システムの制御方法は、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を一つ以上の論理区画の各々に割り当て、一つ以上の論理区画の各々を制御し、一つ以上の論理区画の各々で動作するOSからの指示による、I/Oデバイスから主記憶装置へのデータ転送の記録をロギング回路へ指示するハイパバイザによるものである。
本発明のさらに他の態様は、論理区画を、他のハイパバイザが他の計算機の資源を割り当て、制御する他の論理区画に移動する処理の一環として、ハイパバイザからデータ転送の記録をロギング回路へ指示する。
本発明のさらに他の態様は、ハイパバイザによる論理区画を移動する処理を実行中の、I/Oデバイスから主記憶装置へのデータ転送をロギング回路が記録する。
なお、本明細書では、論理区画(LPAR)の移動処理というように、「移動」という用語を用いるが、論理区画に割り当てられた資源を移動先の論理区画に再現する意味で用いる。具体的には、移動元の論理区画に割り当てた論理主記憶の内容を移動先に「複写」し、移動先に複写した論理主記憶の内容をモディファイして、あたかも新たな論理区画を生成する場合、移動元の論理区画に割り当てた論理主記憶の内容を移動先に複写し、移動先の論理区画に仮想計算機で処理を再開し、移動元の論理区画での処理を終了する「移行」の場合などである。
本発明によれば、ハイパバイザの動作とハイパバイザに制御されていないI/Oデバイスによる処理動作を並行させ、並行動作したI/Oデバイスによる処理結果をハイパバイザの動作に反映できるように記録しておくことにより、LPAR(LPAR上で動作するOS)の停止時間を短くすることができる。
以下、本発明の一実施形態を図面を用いて説明する。
図1は、本実施形態の仮想計算機システムの構成を示すブロック図である。物理計算機1は、CPU(プロセッサ)10と、主記憶装置20と、I/O(入出力)制御装置30から構成されている。物理計算機1は、主記憶装置20上の仮想計算機システムを制御するハイパバイザ21を動作させる。ハイパバイザ21は、主記憶装置20に格納され、CPU10で実行されるソフトウエア、又は物理計算機1のファームウェアとして実現される。ハイパバイザ21によりLPAR(論理区画)22、LPAR23が制御されて各LPAR上でOS24、OS25が動作する。物理計算機2も同様に、CPU40と、主記憶装置50と、I/O制御装置60から構成されている。物理計算機2も主記憶装置50上のハイパバイザ51を動作させる。ハイパバイザ51によりLPAR52、LPAR53が制御されて各LPAR上でOS54、OS55が動作する。図1では、各々の物理計算機に複数のLPARが存在するように示しているが、一つでも良い。物理計算機1、物理計算機2は、それぞれI/O制御装置30、I/O制御装置60からI/Oバス4によりI/Oバススイッチ5を経由してI/Oデバイス6と接続することで、I/Oデバイス6が共用可能となっている。後述するLPARの移動の制御を簡単に説明するためにI/Oデバイス6を共用できる構成としているが、LPARを移動するためには、移動先に同じ又はそれ以上の資源があればよい。また、物理計算機1と物理計算機2は、通信回線3で接続されていて、ハイパバイザの制御下で通信回線3を通じてハイパバイザ間でデータの転送が実行される。
I/Oアクセス性能を確保するために、I/Oデバイス6をLPAR22、23、52、53に割当て、ハイパバイザ21はI/Oデバイス6の制御に関与しない。I/Oデバイス6によるDMA(Direct Memory Access)転送に係る制御はLPAR上のOSによるものであり、ハイパバイザ21によって制御できない。
I/O制御装置30、I/O制御装置60はそれぞれI/Oデバイス6から主記憶装置20、主記憶装置50へのDMA転送状況を記録するロギング回路31、ロギング回路61を持つ。ロギング回路31、ロギング回路61は、ハードウェア回路として実現しても良いし、ソフトウエア(ファームウェア)として実現しても良い。大規模なI/O制御装置はCPUやメモリを持った処理装置により構成されるので、ソフトウエアによる実現も容易である。DMA転送として実行されるデータ転送は、主記憶装置20や主記憶装置50からI/Oデバイス6へのデータ出力と、I/Oデバイス6から主記憶装置20や主記憶装置50へのデータ入力とがある。本実施形態の対象は、主記憶装置20や主記憶装置50に格納されているデータがDMA転送により書き換えられる、I/Oデバイス6からのデータ入力に関わるDMA転送である。
なお、ロギング回路31、ロギング回路61は、LPAR上のOSからI/Oデバイスに至るI/Oパス上のいずれの場所に設けても良いが、I/Oに係るアドレス変換の実行や、DMA転送のためのパラメータを認識できるI/O制御装置30、I/O制御装置60に設けることが望ましい。
LPAR22、LPAR23、LPAR52、LPAR53は物理計算機の計算機資源を仮想化した計算機資源である、各LPARは、CPUを仮想化した論理CPU、主記憶装置を分割して割り当てた論理主記憶(以下、割り当てた記憶領域を論理主記憶領域と呼ぶ。)、I/O制御装置を仮想化した論理I/O制御装置を持ち、仮想化されたI/Oデバイスと接続している。
なお、物理計算機1や物理計算機2を構成するCPUは1つでも良いし、2つ以上であっても良い。同様に各LPAR(LPAR22、LPAR23、LPAR52、LPAR53)を構成する論理CPUは1つでも良いし、2つ以上であっても良い。また、ハイパバイザ21、ハイパバイザ51に制御されるLPARの数も任意で良い。
図2は、ロギング回路31、ロギング回路61をハイパバイザ21、51から制御するための制御レジスタ200の構成例を示す。制御レジスタと呼ぶが、I/O制御装置30内に設けた記憶装置(メモリ)を使用しても良い。制御レジスタ200は、I/O制御装置30が制御するI/Oデバイス数nのデバイス番号201に対応して、モード202、オフセット203、最大エントリ204、及びエントリ数205の領域を持つ。モード202は、DMA転送状況をロギングするか否かを示す。オフセット203は、ロギング時のDMA転送状況を記録するバッファ領域(DMA転送状況記録領域)の位置を示す。最大エントリ204は、DMA転送状況記録領域の最大エントリ数を示す。エントリ数205は、DMA転送状況記録領域の有効エントリ数(DMA転送状況を記録した領域の有効なエントリ数であり、次にDMA転送状況を記録すべきエントリを表す。)を示す。
モード202には、「通常」と「ロギング」の二つのモードがあり、その初期値は「通常」であり、ロギングしない。モード202が「通常」の場合にオフセット203と最大エントリ204の設定が可能であり、モード202を「ロギング」に設定する前にオフセット203と最大エントリ204を設定する。モード202を「通常」から「ロギング」に設定する際には、エントリ数205の内容を0に初期化する。モード202が「ロギング」に設定されている場合、デバイス番号201に対応したI/Oデバイス6がDMA転送を1回行うと、ロギング回路31によってオフセット203で示される位置を先頭とするDMA転送状況記録領域内のエントリ数205で示されるエントリにDMA転送状況が記録され、エントリ数205の内容が1増加される。モード202を「ロギング」から「通常」に設定すると、ロギング回路31によるDMA転送状況のロギングが停止する。また、エントリ数205が最大エントリ204で指定されたエントリ数に達した場合もDMA転送状況のロギングが停止する。
図3は、ロギング回路31がDMA転送状況を記録するバッファ領域であるDMA転送状況記録領域300の構成例を示す。DMA転送状況記録領域300は、最大エントリ204で設定されたエントリ数分の領域を持ち、エントリ番号301に対応して、アドレス302、サイズ303で構成される。アドレス302、サイズ303は、それぞれDMA転送により、格納されていたデータが書き換えられた、主記憶装置20の記憶領域の先頭アドレスと、その記憶領域のサイズを示す。先頭アドレスは、主記憶装置のアドレスであっても、主記憶装置をLPARに割り当てた論理主記憶のアドレスであっても、ハイパーバイザはLPARへの割り当て情報に基づきアドレス変換すれば良い。
なお、DMA転送状況記録領域300は、I/O制御装置30の内部に設けた記憶装置にあっても、主記憶装置20内にあってもよい。
図4は、本実施形態のハイパバイザ間でLPARの記憶領域の移動制御を示すフローチャートである。以下、図1に示すハイパバイザ21のLPAR23の論理主記憶領域を、他のハイパバイザ51のLPAR52の論理主記憶領域として移動する場合を例にして説明する。ハイパバイザ21は、LPAR23上のOS25(論理CPUの動作)を停止させずに、ハイパバイザ51へ通信回線3を介して移動制御を開始することを通知し、本処理を起動する。本処理はハイパバイザ21の処理の一環である。
ハイパバイザ21は、ロギング回路31に対する指示として、LPAR23に割り当てられているI/Oデバイス6に対応するデバイス番号201毎に、DMA転送状況記録領域300の位置を示すオフセット203と、DMA転送状況記録領域300の最大エントリ数を示す最大エントリ204を制御レジスタ200に設定し(ステップ401)、制御レジスタ200のエントリ数205を0に初期化し、モード202をロギングに設定し(ステップ402)、DMA転送状況の記録を開始させる。
ハイパバイザ21は、通信回線3を介してLPAR23の論理主記憶領域の内容をハイパバイザ51のLPAR52の論理主記憶領域に転送する(ステップ403)。ステップ403の処理中でも、ハイパバイザ21は、LPAR23上のOS25を停止させないため、LPAR23の論理CPUによるLPAR23の論理主記憶領域の内容は変更される。このため、ハイパバイザ21はLPAR23の論理CPUによるLPAR23の論理主記憶領域の内容変更を検出して、変更された内容をLPAR52の論理主記憶領域に転送する。LPAR23の論理CPUの動作はハイパバイザ21の制御下にあるので、ハイパバイザ21はLPAR23の論理主記憶領域の内容変更を検出できる。
ハイパバイザ21は、ステップ402で設定したデバイス番号201毎に設定した最大エントリ204に対してエントリ数205が十分少ないかを判定し(ステップ404)、対応するデバイス番号201の一つでもエントリ数205が十分少なくない場合は、リトライ処理(後述)であるステップ420へ、十分少ない場合はステップ405に進む。実装上は十分少ない値を予め設定しておき、最大エントリ204に対する割合ではなく、設定しておいた値とエントリ数205とを比較すると容易である。
ハイパバイザ21は、LPAR23の論理CPUの動作を停止し(ステップ405)、エントリ数205に応じた数のDMA転送状況記録領域300のアドレス302とサイズ303で示される、LPAR23の論理主記憶領域の内容をLPAR52の論理主記憶領域に転送する(ステップ406)。
ステップ406の転送は、LPAR23の論理CPUの動作が停止した状態で実行される。したがって、ステップ406の転送時間が長ければ長いほど、LPAR23の論理CPUの動作の停止時間が長くなる。そこでステップ404で、転送時間に代わるものとしてエントリ数205の大きさを判定する。厳密には、エントリ毎の転送すべき論理主記憶領域のサイズ303も考慮した方が良い。エントリ毎のDMA転送状況記録領域300のアドレス302の切替時間に比べて、転送すべき論理主記憶領域のサイズに依存する転送時間が十分に短い場合、ステップ404のように、エントリ数205の大きさを判定することで十分である。
ハイパバイザ21は、ステップ402で設定したデバイス番号201毎、設定した最大エントリ204に対してエントリ数205が十分少ないかどうか判定し(ステップ407)、対応するデバイス番号201の一つでもエントリ数205が十分少なくない場合はリトライ処理であるステップ420へ、十分少ない場合はステップ408に進む。
ハイパバイザ21は、I/Oバススイッチ5を制御して物理計算機1と物理計算機2の間でI/Oバススイッチ5の接続を切り替える(ステップ408)。ステップ408により、物理計算機1とI/Oバススイッチ5の接続は切り離されて、物理計算機2とI/Oバススイッチ5の接続が確立される。
ハイパバイザ21は、ステップ402で設定を行ったデバイス番号201毎、エントリ数205がステップ406で転送したエントリ数と同じかを確認して多くなっている場合、増加したエントリ数分の対応するDMA転送状況記録領域300のアドレス302とサイズ303で示されるLPAR23の論理主記憶領域の内容をLPAR52の論理主記憶領域に転送する(ステップ409)。このように、ステップ406からステップ408の間に書き換えられたLPAR23の論理主記憶領域の内容をLPAR52の論理主記憶領域に転送するので、LPAR23の論理主記憶領域の内容とLPAR52の論理主記憶領域の内容の一致を保証できる。
ハイパバイザ21は、LPAR23の論理CPUの制御情報等を含むLPARの制御情報をハイパバイザ51に転送する(ステップ410)。これにより、LPAR52上で転送されたOS54を動作させるための全情報の転送が終了し、ハイパバイザ21は、ハイパバイザ51に対してLPAR23の全情報の転送が終了したことを通知する(ステップ411)。
最後にハイパバイザ21は、ロギング機構31に対して、ステップ402で設定したデバイス番号201毎、モード202を通常に設定する(ステップ412)ことで、LPAR23の論理主記憶領域の転送処理が終了する。
図5にステップ420のリトライ処理のフローチャートを示す。リトライ回数が予め設定したm回未満か判定し、m回未満の場合はステップ502へ、それ以外の場合はステップ505に進む(ステップ501)。
LPAR23の論理CPUが停止状態かを判定し、停止状態の場合はステップ503へ、それ以外の場合はステップ504に進む(ステップ502)。LPAR23の論理CPUを停止状態から動作状態に変更する(ステップ503)。
ステップ402で設定したデバイス番号201毎に、モード202を通常に設定する(ステップ504)。この後、ステップ402から処理を再開することで、LPARの論理主記憶領域の転送処理をリトライする。ステップ402から処理を再開することにより、ロギング回路31へのDMA転送状況のロギングの指示も再発行(「通常」から「ロギング」へのモード202の再切り替え)されることになる。ステップ402から処理を再開することにより、一時的なI/Oアクセス負荷の増加によりエントリ数205が増えたため、LPAR23の論理主記憶領域の内容をLPAR52の論理主記憶領域に転送する処理が失敗した可能性がある場合(エントリ数205が最大エントリ204の値を超え、DMA転送状況記録領域300がオーバーフローした場合を含む)にリトライすることで、I/Oアクセス負荷が減少した時に転送処理が成功する。また、ステップ501からステップ504により、LPAR23のOS25の停止時間を短くすることができる。
リトライ回数が予め設定したm回以上の場合は、リトライオーバーとしてステップ412に進む(ステップ505)。ステップ412では、LPAR23の転送処理を中断したことになる。このような場合、DMA転送状況記録領域300の領域を増やすなどの対処の後、再度、ステップ401から実行することにより、LPAR23のLPAR52への転送処理を行う。
本実施形態によれば、LPARにI/Oデバイスを占有して割り当てた(I/Oデバイスをハイパバイザの制御下に置かない)場合でも物理計算機間でのLPARの移動が可能となり、システム運用の柔軟性を向上することができる。
仮想計算機システムの構成を示すブロック図である。 ロギング回路を制御するための制御レジスタの構成例である。 DMA転送状況記録領域の構成例である。 ハイパバイザ間でLPARの記憶領域の移動制御を示すフローチャートである。 リトライ処理を示すフローチャートである。
符号の説明
1、2:物理計算機、6:I/Oデバイス、10、40:CPU、20、50:主記憶装置、21、51:ハイパバイザ、22、23、52、53:LPAR、30、60:I/O制御装置、31,61:ロギング回路。

Claims (15)

  1. 論理区画、CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を前記論理区画に割り当て、制御するハイパバイザ、及び前記ハイパバイザの制御の外にある、前記I/Oデバイスから前記主記憶装置へのデータ転送を、前記ハイパバイザからの指示に応答して、記録するロギング回路を有することを特徴とする仮想計算機システム。
  2. 前記記録されるデータ転送は、前記論理区画の上で動作するOSによって制御されたDMA転送であることを特徴とする請求項1記載の仮想計算機システム。
  3. 前記データ転送は、転送されたデータを格納する前記主記憶装置の格納位置を示すアドレスと格納データ量を示すサイズとにより所定のエントリに記録されることを特徴とする請求項2記載の仮想計算機システム。
  4. 前記論理区画を、他のハイパバイザが他の計算機の資源を割り当て、制御する他の論理区画に移動する処理の一環として、前記ハイパバイザは指示を発行することを特徴とする請求項3記載の仮想計算機システム。
  5. 前記ハイパバイザによる前記移動する処理を実行中に、前記I/Oデバイスから前記主記憶装置へのデータ転送を前記ロギング回路が記録することを特徴とする請求項4記載の仮想計算機システム。
  6. 前記論理区画に割り当てられた前記主記憶装置の記憶領域に格納されているデータの、前記他の論理区画への移動の後に、前記ロギング回路による記録に従って、前記I/Oデバイスからデータ転送された前記主記憶装置のデータを前記他の論理区画へ移動することを特徴とする請求項5記載の仮想計算機システム。
  7. 前記記録されたデータ転送のエントリ数が所定数を超えているときの、前記ハイパバイザによる前記移動する処理の再実行に伴い、前記ハイパバイザは前記指示を再発行することを特徴とする請求項4記載の仮想計算機システム。
  8. CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を論理区画に割り当て、前記論理区画に割り当てた前記資源を制御し、前記論理区画で動作するOSからの指示による、前記I/Oデバイスから前記主記憶装置へのデータ転送の記録をロギング回路へ指示することを特徴とする仮想計算機システムの制御方法。
  9. 前記記録されるデータ転送は、前記OSによって指示されたDMA転送であることを特徴とする請求項8記載の仮想計算機システムの制御方法。
  10. 前記データ転送は、転送されたデータを格納する前記主記憶装置の格納位置を示すアドレスと格納データ量を示すサイズとにより所定のエントリに記録されることを特徴とする請求項9記載の仮想計算機システムの制御方法。
  11. 前記論理区画を、他の計算機の資源が割り当てられ、制御されている他の論理区画に移動する処理の一環として、前記I/Oデバイスから前記主記憶装置へのデータ転送の記録を前記ロギング回路へ指示することを特徴とする請求項10記載の仮想計算機システムの制御方法。
  12. 前記移動する処理を実行中の、前記I/Oデバイスから前記主記憶装置へのデータ転送を記録すること前記ロギング回路へ指示することを特徴とする請求項11記載の仮想計算機システムの制御方法。
  13. 前記論理区画に割り当てられた前記主記憶装置の記憶領域に格納されているデータの、前記他の論理区画への移動の後に、前記ロギング回路による記録に従って、前記データ転送された前記主記憶装置のデータを前記他の論理区画へ移動することを特徴とする請求項12記載の仮想計算機システムの制御方法。
  14. 前記記録されたデータ転送のエントリ数が所定数を超えているとき、前記移動する処理を再実行し、前記ロギング回路への指示を再発行することを特徴とする請求項11記載の仮想計算機システムの制御方法。
  15. 論理区画、
    CPUと主記憶装置とI/Oデバイスを制御するI/O制御装置とを資源として含む計算機を前記論理区画に割り当て、制御するハイパバイザ、及び
    前記ハイパバイザの制御の外にあり、前記ハイパバイザの制御と並行動作する前記I/Oデバイスから前記主記憶装置へのデータ転送を記録するロギング回路を有することを特徴とする仮想計算機システム。
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