JPH0954703A

JPH0954703A - メモリコピーシステム

Info

Publication number: JPH0954703A
Application number: JP7210381A
Authority: JP
Inventors: Kenji Yahiro; 健次八尋
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1997-02-25

Abstract

(57)【要約】【課題】冗長構成の少なくとも３系統のＣＰＵ系を有
する情報処理システムにおいて、障害発生によりシステ
ムから切離されていたＣＰＵ系を、障害要因除去後に再
びシステムに組込む場合、他のＣＰＵ系のメモリ内容を
組込むべきＣＰＵ系のメモリへコピーする時、簡単な構
成で高速にコピーする。【解決手段】ＣＰＵａ〜ｃ系とＩＯバスとの間に設け
られた多数決機能を有するＢＩＡにおいて、ＳＷよりセ
ットリセット可能なメモリコピーを示すＦ／Ｆ１３を設
け、このセット中に、ＰＣＵからＤＭＡリードを発行せ
しめてコピー元ＣＰＵ系へ送出すると共に、そのアドレ
スをレジスタ１１に格納しておく。そのレスポンスデー
タをバッファ１０に格納し、ＢＩＡ転送制御部２からＤ
ＭＡライトを発行して、レジスタ１１のアドレスとバッ
ファ１０のデータと共にコピー先ＣＰＵ系へ送出する。
この時ページスワップ処理を行って全ページスワップ完
了時にＦ／Ｆ１３をリセットしてコピー完了となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリコピーシステ
ムに関し、特にＣＰＵ（中央処理装置）を複数設けて冗
長構成とすることによりシステム全体の信頼性を向上す
るようにした情報処理装置におけるメモリコピーシステ
ムに関するものである。

【０００２】

【従来の技術】従来のこの種の冗長構成の情報処理シス
テムはいわゆるフォールトトレラントコンピュータ（Ｆ
ＴＣ）システムとして知られており、例えば特開平２−
２０２６３７号公報、特開平３−０１５９４６号公報、
特開平３−０５０９１６号公報及び特開昭６４−０４６
８４４号公報等に開示されており、冗長構成のＣＰＵ
（情報処理サブシステムとも称されている）の複数出力
の多数決を取り、多数決に合致した出力を選択的に採用
することによってシステム全体の信頼性を向上させる技
術である。

【０００３】例えば、特開平２−２０６３７号公報開示
の技術を参照すれば、図１２にそのシステム全体構成が
示されており、３つのＣＰＵサブシステム（ＣＰＵ−
ａ，ｂ，ｃ）と、２つのグローバルメモリ（グローバル
メモリ＃１，＃２）と、複数のＩ／Ｏプロセッサ（Ｉ／
Ｏプロセッサ＃１，＃２，＃３）と、複数のＩ／Ｏコン
トローラとから成り立っている。

【０００４】各ＣＰＵサブシステムは内部に夫々ローカ
ルメモリを有しており各ローカルメモリは他のＣＰＵサ
ブシステムから直接アクセスすることはできないように
なっており、これら３つのＣＰＵサブシステムはローカ
ルメモリ内にＯＳの核となるプログラムを有しており、
３つのＣＰＵサブシステムは独立したクロックＣＫによ
り動作するものである。

【０００５】本来独立して動作する３つのＣＰＵサブシ
ステムを互いに同期させて同一動作を行わせ、ＣＰＵサ
ブシステムの挙動を多数決（Ｖｏｔｉｎｇ）すること
で、フォールトトレラントを実現するものである。

【０００６】この多数決のためにグローバルメモリ＃
１，＃２を設けており、グローバルメモリは３つのＣＰ
Ｕサブシステムからアクセス可能であり、ローカルメモ
リとの間でページスワッピングが行われる。具体的に
は、ユーザプログラムやユーザプログラムが使用するデ
ータが格納されるものである。３ＣＰＵサブシステムか
らグローバルメモリへのアクセスはグローバルメモリで
多数決される。

【０００７】２つのグローバルメモリは夫々に複数のＩ
／Ｏプロセッサとの間がバスにて接続されており、グロ
ーバルメモリとＩ／Ｏプロセッサとの間のバスは二重化
されている。

【０００８】周辺装置（Ｉ／Ｏコントローラ配下のディ
スク装置等）のＤＭＡ動作は、Ｉ／Ｏプロセッサ及びＩ
／Ｏコントローラを介してグローバルメモリに対しての
み行われ、周辺装置からＣＰＵサブシステム内の各ロー
カルメモリへのＤＭＡ動作は行われない。

【０００９】グローバルメモリ内のレジスタ、Ｉ／Ｏプ
ロセッサ内のレジスタ、Ｉ／Ｏコントローラ内のレジス
タへの各アクセスが行われるが、これらアクセスはグロ
ーバルメモリ内のポート回路にて多数決されるようにな
っている。

【００１０】グローバルメモリは二重化されており、各
ＣＰＵサブシステムとは１：２接続構成であり、一方が
「プライマリ」、他方が「バックアップ」として定義さ
れている。ＣＰＵサブシステムからグローバルメモリへ
のライトは両方へ行われ、グローバルメモリからのリー
ドはプライマリから行われる。リード時、バックアップ
側は内部でリード動作を行うが、リードデータの出力は
行わず、ステータスのみをＣＰＵサブシステムへ返すよ
うになっている。

【００１１】Ｉ／Ｏプロセッサからグローバルメモリへ
のライト動作は二重化されたバスを使用してプライマ
リ、バックアップの両方に対して行われる。リード動作
については、両メモリからのデータを受信してプライマ
リ側のデータが用いられる。

【００１２】ここで、２つのグローバルメモリ間のメモ
リコピーは２ステップのプロセスで実行される。例とし
て、グローバルメモリ＃１から＃２へのメモリコピーを
行う場合、第１のステップとしてグローバルメモリ＃１
の全てのロケーションをプロセッサがリードし、グロー
バルメモリ＃１，＃２の両方に対してライトする。グロ
ーバルメモリ＃１，＃２は通常動作でもプライマリとバ
ックアップとに夫々定義されており、リードはどちらか
一方のプライマリと定義された方からリードされ、ライ
トはプライマリとバックアップとの両方に対して行われ
る。第１のステップでは、ＩＯバスから生じるライトは
全て無視される。

【００１３】第２のステップでは、ＩＯバスからのライ
トも実行されることを除いて第１のステップと同一であ
る。この第２のステップがグローバルメモリのアドレス
の最初から最後まで指定された時に、グローバルメモリ
＃１と＃２とは同一内容となる。この第１と第２のステ
ップは通常の動作が進行中に実行中のタスクに挿入して
行われるようになっている。

【００１４】各プロセッサのローカルメモリは、これ等
ローカルメモリ間でメモリコピー機能を有していない。
正常な２つのプロセッサのローカルメモリの内容をグロ
ーバルメモリ＃１と＃２とにコピーして、その後各プロ
セッサをリセットすることにより、ローカルメモリの内
容はクリアされる。リセット後に、全プロセッサが同期
すると、グローバルメモリ＃１，＃２にコピーしていた
内容をローカルメモリへコピーして戻すことで、各プロ
セッサのローカルメモリの内容は同一になる。

【００１５】

【発明が解決しようとする課題】従来のこの様な構成で
は、多数決論理回路より前段のローカルメモリの内容を
メモリコピーするためには、多数決論理回路以後の段に
３重化モジュールの全てからアクセス可能なグローバル
メモリを設ける必要がある。

【００１６】メモリコピーはグローバルメモリに一旦正
常なローカルメモリの内容をコピーし、全てのローカル
メモリの内容をクリアしてしかる後に、全てのローカル
メモリにグローバルメモリにコピーした内容を戻すとい
う作業が必要であるために、１つのローカルメモリの内
容を他のローカルメモリへ直接移すということは不可能
であり、またコピー処理速度も低下するという欠点があ
る。

【００１７】本発明の目的は、グローバルメモリを必要
とすることなく簡単な構成で１つのローカルメモリの内
容を他のローカルメモリへ高速に移すことが可能な情報
処理装置におけるメモリコピーシステムを提供すること
である。

【００１８】

【課題を解決するための手段】本発明によれば、冗長構
成とされた少なくとも３系統の情報処理サブシステム
と、入出力バスと、この入出力バスに接続された複数の
周辺制御装置と、これ等複数の周辺制装置に対して共通
に設けられ前記情報処理サブシステムと前記入出力バス
との間の接続をなし前記情報処理サブシステムの各々か
ら前記周辺制御装置への出力の多数決論理を実行するバ
スインタフェース装置とを含み、前記情報処理サブシス
テムの各系は、演算処理を実行する演算処理部と、デー
タを格納するメモリとを有する情報処理装置におけるメ
モリコピーシステムであって、前記バスインタフェース
装置は、少なくとも一系の情報処理サブシステムのメモ
リ内容を他系のメモリへ転送するメモリコピー指示に応
答して前記周辺制御装置から生成されたＤＭＡ（ダイレ
クトメモリアクセス）リードトランザクションを受けて
これを前記一系の情報処理サブシステムへ送出する転送
手段と、前記ＤＭＡリードトランザクションのＤＭＡア
ドレスを格納するアドレス格納手段と、前記ＤＭＡリー
ドトランザクションに応答して送出されてきた前記一系
の情報処理サブシステムからのＤＭＡリードレスポンス
データを格納するデータ格納手段と、前記データ格納手
段のデータを前記他系の情報処理サブシステムへ送出す
べくＤＭＡライトトランザクションを生成する手段と、
前記ＤＭＡライトトランザクションを前記アドレス格納
手段のＤＭＡアドレス及び前記データ格納手段のデータ
と共に前記他系の情報処理サブシステムへ送出する手段
とを有することを特徴とするメモリコピーシステムが得
られる。

【００１９】

【発明の実施の形態】本発明の作用は次の如くである。

【００２０】上述したフォールトトレラント情報処理シ
ステムでは、ある情報処理サブシステム（ＣＰＵ）系で
障害が発生するとバスインタフェース装置の多数決機能
によりこれが検出され、障害の発生したＣＰＵ系は切り
離され、残りの２つのＣＰＵ系で動作し続ける様になっ
ているが、障害発生したＣＰＵ系は、障害要因が除去さ
れた後再度システムに組み込まれて３重化運転に戻す必
要があり、この３重化運転に戻す場合に、メモリコピー
が必要になる。通常動作しているＣＰＵ系から組み込も
うとしている障害を起こしたＣＰＵ系にメモリデータを
コピーするもので、１対２のコピーや２対１のコピーが
行われる。

【００２１】このメモリコピー処理をバスインタフェー
ス装置から通常運転中のＣＰＵ系に対してＤＭＡ（ダイ
レクトメモリアクセス）リードトランザクションを生成
し、このトランザクションによるリードレスポンスデー
タをコピー対象のＣＰＵ系へＤＭＡライトトランザクシ
ョンを生成することで実行し、各ＣＰＵ系からみると、
周辺制御装置との間のＤＭＡトランザクション処理を実
行しているように見えることになり、よって特別の複雑
な回路を追加することなく簡単な構成で高速にメモリコ
ピーが可能となる。

【００２２】次に、本発明の実施例について図面を参照
しつつ詳細に説明する。

【００２３】図１は本発明の実施例のシステムブロック
図であり、図１において、ＣＰＵ系は３重化されてお
り、ＣＰＵａ系〜ｃ系として示されている。これ等各Ｃ
ＰＵ系は、演算処理を実行する演算処理装置（ＭＰＵ）
５０と、プログラム等のデータを格納するメモリ（ＭＥ
Ｍ）５１と、診断処理機能を有する診断処理装置（ＰＴ
Ｃ）５２と、ＭＰＵ５０から周辺制御装置（ＰＣＵ）へ
アクセスするためのＩＯトランザクションとＰＣＵから
メモリ（ＭＥＭ）をアクセスするためのＤＭＡトランザ
クションとを制御する入出力制御装置（ＢＩＵ）５４，
５５と、これ等ＭＰＵ，ＰＴＣ，ＭＥＭ，ＢＩＵを相互
接続するためのシステムバス５３とを夫々有している。

【００２４】これ等３系統の冗長構成のＣＰＵａ〜ｃは
同期クロックにより同期動作しかつ同一プログラムを実
行することにより３重化動作を行うものである。

【００２５】複数のＰＣＵ５９〜６２はＩＯバス６３，
６４を夫々介してバスインタフェースアダプタ（ＢＩ
Ａ）５６，５７に接続されており、これ等ＢＩＡ５６，
５７では、３重化された各ＣＰＵ系からＰＣＵへのアク
セスの多数決論理をとる機能を有している。障害が生じ
ていない限り、各ＣＰＵ系からのアクセスは一致してい
るが、いずれかのＣＰＵ系に障害が生じると、多数決論
理で障害が発見されて他の正常な２つのＣＰＵ系と異な
るアクセスのＣＰＵ系は故障と見なされてシステムから
切離される。

【００２６】各ＣＰＵ系からＰＣＵへのアクセスはＢＩ
Ａでの多数決論理により１つとなり、各ＰＣＵをアクセ
スする。ＰＣＵからのメモリへのアクセスは、ＢＩＡか
ら全てのＣＰＵ系に対するトランザクションとして実行
される。各ＢＩＡはそのために３つのＣＰＵ系への入出
力ポートを夫々有しており、それがＴＲＩ（トリプルリ
ダンダンシインタフェース）インタフェース６６，６７
として示されている。

【００２７】尚、図１では、ＰＣＵが接続されたＩＯバ
ス６３，６４を２系統として示しているが、３系統以上
あっても良く、この場合はＩＯバスの系統数に従ってＢ
ＩＡ，ＢＩＵも増えることは勿論である。また、ＰＣＵ
５９には磁気ディスクの装置等の外部記憶装置６５が接
続されているものとし、他のＰＣＵにも周辺装置が接続
されているが、図示しない。

【００２８】図２は図１におけるＢＩＡ５６，５７の構
成例を示すブロック図である。

【００２９】ＴＲＩポート部１ａ，１ｂ，１ｃは夫々Ｃ
ＰＵａ，ＣＰＵｂ，ＣＰＵｃのＴＲＩインタフェース５
７や５８と接続されるポート部である。ＢＩＡ転送制御
部２はＢＩＡの動作を制御する制御回路であり、ＴＲＩ
調停回路４への調停指示、ＩＯバス部９へ指示しＴＲＩ
インタフェースのトランザクションの実行及びＩＯバス
トランザクションの実行を制御する回路、フリップ・フ
ロップ（Ｆ／Ｆ）群３はＣＰＵに対応する３ビットのＦ
／Ｆからなり、対応するＣＰＵがシステム運用中である
ことを示す。

【００３０】ＴＲＩ調停回路４はＴＲＩポート部１ａ，
１ｂ，１ｃを介して通知されるＣＰＵからのＴＲＩダウ
ン転送要求（ＣＰＵからＰＣＵへの）及びＢＩＡ転送制
御２からのアップ転送要求（ＰＣＵからＣＰＵへの）を
受けて転送ＣＰＵを決定する回路である。ＴＲＩ調停回
路４の詳細を図３に示す。

【００３１】Ｆ／Ｆ群５は各ＣＰＵに対応する３ビット
のＦ／Ｆからなり、ＴＲＩ調停回路４の調停結果を受
け、転送ＣＰＵを保持する回路である。

【００３２】ＶＯＴＥ回路６はＴＲＩポート部１ａ，１
ｂ，１ｃから送られてくるＴＲＩダウントランザクショ
ンデータを受けて、全てのＣＰＵからダウンデータを受
ける場合に多数決を実施し、１ＣＰＵのみからダウンデ
ータを受ける場合にＦ／Ｆ群５で指示された１ＣＰＵダ
ウンデータを選択し、２ＣＰＵからダウンデータを受け
る場合にＦ／Ｆ群５で指示されたＣＰＵのデータを比較
し、若いＣＰＵ番号側を選んで出力する回路である。

【００３３】レジスタ７はＶＯＴＥ回路６からダウンデ
ータを受けて、トランザクションのアクセスコード（Ａ
Ｃ）を格納するレジスタである。デコーダ８はレジスタ
７のアクセスコードをデコードする回路である。ＩＯバ
ス部９はＩＯバスとインタフェースを待ち、ＶＯＴＥ回
路６の出力を受けてＩＯバスへトランザクションを実行
する。

【００３４】バッファ１０はＶＯＴＥ回路６の出力を受
けて、ＴＲＩトランザクションのデータを格納するバッ
ファである。レジスタ１１はＩＯバス部９からＴＲＩポ
ート部１ａ，１ｂ，１ｃへ転送されるアップトランザク
ションがＤＭＡＲＥ（ＤＭＡリード）トランザクション
の時にトランザクション中のＤＭＡアドレスを格納する
レジスタである。セレクタ１２はアップトランザクショ
ンデータを選択する回路である。

【００３５】Ｆ／Ｆ１３はＳＷ（ソフトウェア）からセ
ット／リセット可能でありメモリコピー動作中であるこ
とを示すＦ／Ｆである。

【００３６】信号線１４ａ，１４ｂ，１４ｃはＴＲＩイ
ンタフェースの双方向のアドレスデータ信号線（ＴＡ
Ｄ）である。信号線１５ａ，１５ｂ，１５ｃはＴＲＩイ
ンタフェースの制御信号であり、ＣＰＵからの転送リク
エスト線（ＴＲＥＱ），ＢＩＡからの転送許可線（ＴＧ
ＮＴ），ＴＡＤ線に有効なデータを出力していることを
示す双方向のＡＤ有効線（ＴＡＤＶ）からなる。

【００３７】信号線１６はＩＯバスのアドレスデータ線
（ＢＡＤ）であり、ＢＩＡと複数のＰＣＵの間でバス接
続される。信号線１７はＩＯバスの制御信号であり、複
数のＰＣＵと個別に接続されてＰＣＵのＩＯバス転送要
求を示す転送リクエスト線（ＢＲＥＱｎ）及びＰＣＵへ
個別に転送許可を与える転送許可線（ＢＧＮＴｎ）と、
ＢＩＡと複数のＰＣＵの間でバス接続されてＢＡＤ線に
有効なデータを出力していることを示すＡＤ有効線（Ｂ
ＡＤＶ）とからなる。

【００３８】図３はＴＲＩ調停回路４の詳細とその周辺
を示す図である。ＴＲＩ調停回路４は図４に示すＣＰＵ
からのダウン転送リクエストの調停を実行する調停本体
部２０とＦ／Ｆ群３の出力を反転するインバータ回路２
１と調停本体部２０の出力、Ｆ／Ｆ群３の出力及びイン
バータ２１の出力から選択するセレクタ２２とを有す
る。

【００３９】図４はＴＲＩ調停回路４の調停本体部２０
の調停論理を示す図である。調停本体部２０はダウント
ランザクションの調停を行う部分であり、Ｆ／Ｆ群３の
ＶＯＴＩＮＧビットと各ＴＲＩポート部１ａ，１ｂ，１
ｃを介して通知されるＣＰＵからのダウントランザクシ
ョンの転送リクエスト（ＴＲＥＱ）を参照し転送元ＣＰ
Ｕを出力する。

【００４０】調停本体部の出力はセレクタ２２により選
ばれＦ／Ｆ群５をセットする。図４中の“ｄｃ”は“ｄ
ｏｎ’ｔｃａｒｅ”の略であり、０または１の何れで
も良いことを意味している。図４は以下の論理からな
る。

【００４１】ＶＯＴＩＮＧ対象ＣＰＵからのダウン転
送リクエストは全てＶＯＴＩＮＧ対象のＣＰＵからのリ
クエストを同時に受け付け、転送許可する。

【００４２】ＶＯＴＩＮＧ対象外ＣＰＵからのダウン
転送リクエストはＣＰＵ毎に受け付け、転送許可する。

【００４３】ＶＯＴＩＮＧ対象外のリクエストを個別
に受け付ける際に、受け付け優先順位をＣＰＵａ，ＣＰ
Ｕｂ，ＣＰＵｃとする。

【００４４】図４の項番１から項番３までが全ＣＰＵが
ＶＯＴＩＮＧ対象外の時の場合である。例えばＦ／Ｆ群
３の全ビットがセットされておらず、ＣＰＵａから転送
リクエストを受けた場合が項番１である。この場合ＣＰ
Ｕｂ及びＣＰＵｃのリクエストの有無に関係なくＣＰＵ
ａを転送先に選び、Ｆ／Ｆ群５をセットし、ＴＲＩポー
ト部１ａに転送許可を通知する。

【００４５】項番４から項番１２までが１つのＣＰＵが
ＶＯＴＩＮＧ対象であり、システム運用中の場合であ
る。項番４から項番６までがＣＰＵａがＶＯＴＩＮＧ対
象でシステム運用中の場合、項番７から項番９までがＣ
ＰＵｂがＶＯＴＩＮＧ対象でシステム運用中の場合、項
番１０から項番１２までがＣＰＵｃがＶＯＴＩＮＧ対象
でシステム運用中の場合である。これらの場合、ＶＯＴ
ＩＮＧ対象外のＣＰＵからのリクエストに優先してＶＯ
ＴＩＮＧ対象のＣＰＵからのリクエストを受け付ける
（項番４、項番７、項番１０）。

【００４６】項番１３から項番１８までが２つのＣＰＵ
がＶＯＴＩＮＧ対象であり、システム運用中の場合であ
る。項番１３及び項番１４は、ＣＰＵａ及びＣＰＵｂが
ＶＯＴＩＮＧ対象でシステム運用中の場合、項番１５及
び項番１６は、ＣＰＵｂ及びＣＰＵｃがＶＯＴＩＮＧ対
象でありシステム運用中の場合、項番１７及び項番１８
は、ＣＰＵａ及びＣＰＵｃがＶＯＴＩＮＧ対象でありシ
ステム運用中の場合である。

【００４７】これらの場合、ＶＯＴＩＮＧ対象外のＣＰ
Ｕからのリクエストに優先してＶＯＴＩＮＧ対象のＣＰ
Ｕからのリクエストを受け付ける（項番１３、項番１
５、項番１７）。

【００４８】項番１９は、全ＣＰＵがＶＯＴＩＮＧ対象
でありシステム運用中である場合である。この場合全Ｃ
ＰＵを同時に転送元に選び、Ｆ／Ｆ群５をセットし、Ｔ
ＲＩポート部１ａ，１ｂ，１ｃへ転送許可を通知する。

【００４９】次に動作について説明する。ＴＲＩインタ
フェースのトランザクション動作、ＩＯバスのトランザ
クション動作及びメモリコピー動作について説明する。

【００５０】ＴＲＩインタフェーストランザクション動
作は図５に示すタイミングに従って行われる。図５にお
いて転送リクエスト線ＴＲＥＱはＣＰＵが出力するダウ
ントランザクションのＴＲＩ転送リクエストである。Ｃ
ＰＵはダウントランザクションが終了するまでＴＲＥＱ
を出力する。転送許可線ＴＧＮＴはＣＰＵの転送リクエ
ストに対するＢＩＡからの転送許可信号である。ＢＩＡ
は一度ＴＧＮＴを出力すると、ＴＲＥＱ信号が出力され
ている間ＴＧＮＴを出力し続ける。

【００５１】データ有効線ＴＡＤＶはアドレスデータ線
ＴＡＤにトランザクションデータを出力していることを
示す信号である。アップトランザクション時ＢＩＡがこ
の信号を出力し、ダウントランザクション時ＣＰＵが出
力する。アドレスデータ線ＴＡＤはトランザクションの
アクセスコード、アドレス及びデータを出力する４バイ
トの信号線である。ＴＡＤ線上を転送されるデータフォ
ーマットを図６に示す。

【００５２】図６において、Ｗ０はＴＲＩインタフェー
スで実行される全トランザクションに共通な形式であ
り、トランザクションのアクセスコード、トランザクシ
ョン情報からなる。アクセスコードフィールドは図７に
示すトランザクションのコマンドからなる。トランザク
ション情報フィールドはトランザクションの要求元や実
行先のＢＩＡまたはＰＣＵ番号を示すフィールドであ
り、アップトランザクション時トランザクションの要求
元が格納され、ダウントランザクション時トランザクシ
ョンの実行先が格納される。

【００５３】Ｗ１はトランザクションによりアドレスま
たはデータが格納される。ＤＭＡリード及びＤＭＡライ
トトランザクションの時ＤＭＡアドレス（メモリアドレ
ス）、レジスタリードやレジスタライトの時レジスタア
ドレスが入る。Ｗ２以降は転送データ長に応じて転送デ
ータが入る。

【００５４】ＩＯバストランザクション動作について説
明する。図８はＩＯバストランザクションの動作タイミ
ングの例を示す図である。図８においてバスリクエスト
線ＢＲＥＱｎはＰＣＵが出力するＩＯバスのアップトラ
ンザクションのバスリクエストである。ＰＣＵはＩＯバ
スのアップトランザクションが終了するまでＢＲＥＱを
出力する。バス許可線ＢＧＮＴｎはＰＣＵのＩＯバスリ
クエストに対するＢＩＡからの転送許可信号である。Ｂ
ＩＡは一旦ＢＧＮＴｎ信号を出力するとＢＲＥＱｎ信号
が出力されている間ＢＧＮＴｎ信号を出力し続ける。

【００５５】データ有効線ＢＡＤＶはアドレスデータ線
ＢＡＤにトランザクションデータを出力していることを
示すバス信号である。アップトランザクション時ＰＣＵ
が出力しダウントランザクション時ＢＩＡが出力する。
アクセスコード線ＢＡＣはトランザクションのアクセス
コードを出力するバス信号線である。アクセスコードの
形式はＴＲＩインタフェースのアクセスコードと同じで
ある。アドレスデータ線ＢＡＤはトランザクションのア
ドレス及びデータを出力する４バイトのバス信号線であ
る。

【００５６】メモリコピー動作について、図９〜図１１
のフローチャートに基づいてその詳細を説明する前に概
略を説明する。説明のため、今ＣＰＵａ及びＣＰＵｂが
システム運用中であり、ＣＰＵｃがシステム運用外にあ
るとする。ＣＰＵｃをシステム運用に組み込むために、
ＣＰＵａ及びＣＰＵｂのメモリ内容をＣＰＵｃのメモリ
へコピーし、一致させる場合を例にとって説明する。

【００５７】図１において、ＣＰＵａ及びＣＰＵｂがシ
ステム運用中であるため、Ｆ／Ｆ群３のＣＰＵａ及びＣ
ＰＵｂに対応するビットがセットされており、ＣＰＵｃ
のビットはリセットされている。

【００５８】ＶＯＴＥ回路６はＦ／Ｆ群５でのＣＰＵａ
及びＣＰＵｂのＴＲＩトランザクションを指示された場
合ＴＲＩポート１ａ及び１ｂからのトランザクションデ
ータを比較し、ＣＰＵａ側のデータを出力する。

【００５９】今、ＳＷがＣＰＵｃを組み込む際、先ずＢ
ＩＡのＦ／Ｆ１３をセットし、メモリコピー動作を開始
する。そしてメモリの全ページについてページのスワッ
プアウトを行う。全ページのスワップアウト完了後Ｆ／
Ｆ１３をリセットし、メモリコピー動作を終了する。ペ
ージのスワップアウトはページのデータをディスク等の
周辺装置に書き込むためにＤＭＡＲＤトランザクション
を発生させる。

【００６０】次に、メモリコピー動作の詳細を説明す
る。先ず、図９を参照すると、ＳＷからメモリコピー指
示のためのＦ／Ｆ１３のセット動作のフローチャートが
示されている。図２において、Ｆ／Ｆ１３セットのため
のＩＯＷＴ（ライト）はＣＰＵａ及びＣＰＵｂのＴＲＩ
インタフェース転送リクエスト線１５ａ，１５ｂに現れ
る（ステップＳ１）。これら転送リクエストはＴＲＩポ
ート部１ａ，１ｂ及びＴＲＩ調停回路４を介してＢＩＡ
転送制御２へ通知される。ＢＩＡ転送制御部２はＴＲＩ
転送リクエストがあることを受けると（ステップＳ
２）、ＴＲＩ調停回路４へＴＲＩ転送受付を指示する
（ステップＳ３）。

【００６１】ＴＲＩ調停回路４は調停本体部２０により
ＣＰＵａ及びＣＰＵｂを転送元ＣＰＵに選び、セレクタ
２２を介してＦ／Ｆ群５へＣＰＵａ及びＣＰＵｂに対応
するビットセットする（ステップＳ４）。また同時に転
送許可をＴＲＩポート部１ａ及び１ｂを介してＴＲＩイ
ンタフェースの転送許可線（ＴＧＮＴ）へ出力する（ス
テップＳ５）。

【００６２】ＴＧＮＴをＣＰＵａ及びＣＰＵｂへ返した
後、ＴＲＩポート部１ａ及び１ｂにダウントランザクシ
ョンが送信されてくる（ステップＳ６）。ＴＲＩポート
部１ａ及び１ｂはダウントランザクションを受信する
と、トランザクションデータを順次ＶＯＴＥ回路６へ出
力する。

【００６３】ＢＩＡ転送制御回路２はＶＯＴＥ回路６か
らダウントランザクションのアクセスコードが出力され
るタイミングでレジスタ７へアクセスコードを格納し、
デコーダ８でアクセスコードをデコードする（ステップ
Ｓ８）。

【００６４】デコード結果により、ＩＯＷＴトランザク
ションであることが分かるとＶＯＴＥ回路６から順次出
力されるＩＯアドレス、ＩＯＷＴデータによりＦ／Ｆ１
３をセットする（ステップＳ９）。

【００６５】次に、図１０，１１を参照すると、ＳＷは
メモリ１ページ分のＤＭＡＲＤトランザクションの発行
をＰＣＵへ指示し（ステップＳ１０）、この指示に応答
してＰＣＵはＤＭＡＲＤトランザクションを発行する
（ステップＳ１１）。この時、Ｆ／Ｆ１３がセットされ
ていると（ステップＳ１２）、ＢＩＡ転送制御部２はＩ
Ｏバス部９からＤＭＡＲＤトランザクションを受けた
際、セレクタ１２でＩＯバス部９を選びＤＭＡＲＤトラ
ンザクションをシステム運用中のＣＰＵａ及びＣＰＵｂ
へ転送すると同時に、トランザクションデータ中のＤＭ
Ａアドレスをレジスタ１１へ格納する（ステップＳ１
３，Ｓ１４）。

【００６６】そして、ＣＰＵａ及びＣＰＵｂからＤＭＡ
ＲＤに応答してＤＭＡＲＤレスポンスが返ってきた時
（ステップＳ１５）、ＴＲＩポート部１ａ，１ｂを経て
ＶＯＴＥ回路６から出力されるＤＭＡＲＤレスポンスデ
ータをバッファ１０に書き込む（ステップＳ１６）。

【００６７】ＩＯバス部９からＩＯバスへＤＭＡＲＤレ
スポンスデータを出力した後、ＢＩＡ転送制御２はＴＲ
Ｉ調停回路４中のセレクタ２２でインバータ回路２１を
選択し、システム運用外のＣＰＵｃを転送先ＣＰＵに選
び、Ｆ／Ｆ群５の対応ビットをセットする（ステップＳ
１７）。そしてＴＲＩアップトランザクションデータを
生成するセレクタ１２でＢＩＡ転送制御２を選び、ＢＩ
Ａが要求元であるＤＭＡＷＴのアクセスコードをＴＲＩ
ポート部１ｃへ出力する（ステップＳ１８）。

【００６８】次に、セレクタ１２でレジスタ１１を選択
し、ＤＭＡアドレスを出力し、且つセレクタ１２でバッ
ファ１０を選択しＤＭＡライトデータを順次ＴＲＩポー
ト部１ｃへ出力する（ステップＳ１９）。これらのＤＭ
ＡＷＴトランザクションはＴＲＩインタフェースを経由
してＣＰＵｃへ転送されＣＰＵｃ上のメモリへ書き込ま
れる（ステップＳ２０）。

【００６９】ステップＳ１７〜Ｓ２０に並行して、ＩＯ
バス部９を介してバッファ１０のデータが送出され（ス
テップＳ２１）、ＰＣＵはそのデータを磁気ディスク装
置へ書き込む（ステップＳ２２）処理が行われる。

【００７０】メモリの１ページ分のコピー処理が終了す
るまで、上述のステップＳ１１〜Ｓ２２の処理が行われ
（ステップＳ２３）、１ページ分が終了すると、次ペー
ジの処理へ移り、全ページ分終了すると（ステップＳ２
４）、メモリ上の全ページ分のデータのスワップアウト
が完了するのでＦ／Ｆ１３をリセットするＩＯＷＴをＳ
Ｗが発行してＢＩＡへ指示する（ステップＳ２５）。こ
れによりＦ／Ｆ１３がリセットされ（ステップＳ２
６）、ＤＭＡＲＤデータをシステム運用外のＣＰＵへＤ
ＭＡＷＴする処理、すなわちメモリコピーが完了するの
である。

【００７１】尚、ステップＳ１１において、ＰＣＵがＤ
ＭＡＲＤトランザクションを発行した時、ＢＩＡのＦ／
Ｆ１３がセットされていなければ（ステップＳ１２）メ
モリコピー状態ではないので、通常のＤＭＡＲＤ処理
（ステップＳ２７，Ｓ２９及びＳ２１，Ｓ２２の処理）
が実行されることになる。

【００７２】

【発明の効果】以上述べた如く、本発明によれば、ＳＷ
（ソフトウェア）からのメモリコピーの指示をＢＩＡへ
発生するだけで、その後はＰＣＵの有するＤＭＡＲＤト
ランザクション発行機能と、ＢＩＡの有するＤＭＡＷＴ
トランザクションの発行機能とにより、ページスワップ
処理を自動的に行うようにしたので、特別な複雑なハー
ドウェアを追加することなく簡単にかつ高速にメモリコ
ピーが実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【図２】図１のブロックのＢＩＡ５６，５７の具体例を
示すブロック図である。

【図３】図２のブロックのＴＲＩ調停回路４の具体例と
その周辺回路を示す図である。

【図４】図３の調停本体部２０におけるダウン調停論理
を示す図である。

【図５】ＴＲＩインタフェースの動作タイミングを示す
図である。

【図６】ＴＲＩインタフェースのデータ形式を示す図で
ある。

【図７】ＴＲＩインタフェースのアクセスコードフィー
ルド，トランザクションフィールドを示す図である。

【図８】ＩＯバスの動作タイミングを示す図である。

【図９】本発明の実施例の動作を示すフローチャートの
一部である。

【図１０】本発明の実施例の動作を示すフローチャート
の一部である。

【図１１】本発明の実施例の動作を示すフローチャート
の一部である。

【図１２】従来のＦＴＣシステムの概略ブロック図であ
る。

【符号の説明】

２ＢＩＡ転送制御部３，５Ｆ／Ｆ群４ＴＲＩ調停回路６ＶＯＴＥ回路７，１１レジスタ８デコーダ９ＩＯバス部１０バッファ１２，２２セレクタ１３Ｆ／Ｆ２０調停本体部２１インバータ５０ＭＰＵ５１ＭＥＭ５２ＰＴＣ５３システムバス５４，５５ＢＩＵ５６，５７ＢＩＡ５９〜６２ＰＣＵ６３，６４ＩＯバス６５外部記憶装置６６，６７ＴＲＩインタフェース

Claims

【特許請求の範囲】

【請求項１】冗長構成とされた少なくとも３系統の情
報処理サブシステムと、入出力バスと、この入出力バス
に接続された複数の周辺制御装置と、これ等複数の周辺
制装置に対して共通に設けられ前記情報処理サブシステ
ムと前記入出力バスとの間の接続をなし前記情報処理サ
ブシステムの各々から前記周辺制御装置への出力の多数
決論理を実行するバスインタフェース装置とを含み、前記情報処理サブシステムの各系は、演算処理を実行す
る演算処理部と、データを格納するメモリとを有する情
報処理装置におけるメモリコピーシステムであって、前記バスインタフェース装置は、少なくとも一系の情報処理サブシステムのメモリ内容を
他系のメモリへ転送するメモリコピー指示に応答して前
記周辺制御装置から生成されたＤＭＡ（ダイレクトメモ
リアクセス）リードトランザクションを受けてこれを前
記一系の情報処理サブシステムへ送出する転送手段と、前記ＤＭＡリードトランザクションのＤＭＡアドレスを
格納するアドレス格納手段と、前記ＤＭＡリードトランザクションに応答して送出され
てきた前記一系の情報処理サブシステムからのＤＭＡリ
ードレスポンスデータを格納するデータ格納手段と、前記データ格納手段のデータを前記他系の情報処理サブ
システムへ送出すべくＤＭＡライトトランザクションを
生成する手段と、前記ＤＭＡライトトランザクションを前記アドレス格納
手段のＤＭＡアドレス及び前記データ格納手段のデータ
と共に前記他系の情報処理サブシステムへ送出する手段
と、を有することを特徴とするメモリコピーシステム。
【請求項２】前記バスインタフェース装置は、更に、
外部よりの前記メモリコピー指示に応答してセットされ
メモリコピー動作を示す表示手段を有し、前記転送手段は、前記表示手段のセット中に前記周辺制
御装置から生成されたＤＭＡ（ダイレクトメモリアクセ
ス）リードトランザクションを受けてこれを前記一系の
情報処理サブシステムへ送出するよう構成されている特
徴とする請求項１記載のメモリコピーシステム。
【請求項３】前記バスインタフェース装置は、前記Ｄ
ＭＡリードトランザクション及び前記ＤＭＡライトトラ
ンザクション処理を前記メモリのページ単位の処理であ
るページスワッピング動作にて行うよう構成されている
ことを特徴とする請求項１または２記載のメモリコピー
システム。