ES2630035T3 - Dispositivo de control de procedimiento digital - Google Patents

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ES2630035T3 ES09758087.2T ES09758087T ES2630035T3 ES 2630035 T3 ES2630035 T3 ES 2630035T3 ES 09758087 T ES09758087 T ES 09758087T ES 2630035 T3 ES2630035 T3 ES 2630035T3
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Masataka Yanagisawa
Toshifumi Sato
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Abstract

Dispositivo de control de procesamiento digital para controlar un flujo de neutrones en un reactor nuclear, comprendiendo el dispositivo: una pluralidad de módulos (101, 102), cada uno de los cuales incluye: una placa base (1) montada con una FPGA de control principal (22) y una FPGA de control hombre-máquina (21) y conectada a un conector (4), y una subplaca de procesamiento de I/F hombre-máquina (2) montada con una FPGA de procesamiento de I/F (26), estando conectada la subplaca (2) a la placa base (1) a través de una I/F de conexión de subplaca (5); y una placa madre (200) conectada a la pluralidad de los módulos (101, 102) a través del conector (4), en el que: la pluralidad de módulos (101, 102) incluyen un módulo de control de intervalo de potencia media, un módulo de control de intervalo de potencia local, y un módulo de I/O, caracterizado por que, cada una de las subplacas (2) de la pluralidad de los módulos (101, 102) está montada con un dispositivo de almacenamiento (27, 28) que almacena información de I/F hombre-máquina de la subplaca (2); cada una de las FPGA de control principal 22 y de las FPGA de procesamiento de I/F (26) de la pluralidad de los módulos (101, 102) están configuradas para escribir datos de transmisión a una región predeterminada de una zona de transmisión y tiene un protocolo de transmisión común para compartir datos de transmisión entre módulos (101, 102), para que se realice la transmisión entre las placas base (1) y las subplacas (2), las FPGA de control principal 22 y las FPGA de procesamiento de I/F (26) están configuradas cada una para asignar una zona de transmisión a la que se escriben los datos, el contenido de la zona de transmisión de cada uno de los módulos (101, 102) está dividido en una pluralidad de zonas que incluyen: una zona de datos de escritura de control principal de placa base, una zona de datos de escritura de control hombre-máquina de placa base, una zona de datos de procesamiento de I/F hombre-máquina, y una zona de datos para escribir información de los otros módulos, y el contenido de las zonas de transmisión asignadas se comparte, tal que las FPGA de control principal 22 y las FPGA de procesamiento de I/F (26) hacen referencia a los datos requeridos para realizar un procedimiento de I/F hombre-máquina.

Description

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DESCRIPCION
Dispositivo de control de procedimiento digital Campo tecnico
La presente invencion se refiere a un dispositivo de control de procesamiento digital y particularmente a un dispositivo de control de procesamiento digital adecuado para controlar la potencia de salida de un reactor nuclear.
Antecedentes de la tecnica
El documento JP 2007 003399 A divulga un sistema de control de intervalo de potencia para un reactor nuclear y tiene como objetivo mejorar el mantenimiento y la fiabilidad reduciendo una perdida de una funcion y limitando un intervalo de perturbacion incluso cuando un dispositivo de circuito esta parcialmente perturbado.
Para un reactor nuclear de agua en ebullicion, lo que se ha desarrollado en los ultimos anos es un dispositivo en el que la FPGA (field programmable gate array (matriz de puertas programable de campo)) se aplica a un controlador de intervalo de potencia (PRM), que se usa para medir un flujo de neutrones dentro de un reactor nuclear en estado de funcionamiento de salida de potencia, un controlador de neutrones de intervalo de puesta en marcha (SRNM) y similares. La FPGA es un tipo de elemento logico integrado que puede escribir un circuito logico unico.
Tal como se muestra en la FIG. 2, un controlador de intervalo de potencia media (APRM), un controlador de intervalo de potencia local (LPRM) y similares que componen el controlador de intervalo de potencia (PRM) descrito anteriormente componen modulos, cada uno de los cuales esta compuesto por una variedad de placas. Los componentes como conjunto componen un dispositivo de control de procesamiento digital que controla la potencia de salida de un reactor nuclear. El dispositivo de control de procesamiento digital esta compuesto por una pluralidad de modulos (vease el documento de patente 1).
Lista de referencias
Documento de patente
Documento de patente 1: publicacion abierta a consulta de solicitud de patente japonesa n.° 2007-3399
Divulgacion de la invencion
Problemas que va a solucionar la invencion
En el caso de modulos convencionales, las placas se han desarrollado para cada modulo. Por lo tanto, se requiere mantenimiento e inspeccion para cada modulo. Por tanto, una placa usada en un modulo dado no puede aplicarse a otro modulo. Por consiguiente, por ejemplo, cuando se encuentra como resultado del mantenimiento y de la inspeccion de un modulo que se necesita sustituir una placa, es necesario usar una placa para el modulo descrito anteriormente. Por lo tanto, es necesario preparar diversos tipos de placas de sustitucion de acuerdo con los tipos de los modulos. Por tanto, el mantenimiento y la inspeccion son complejos y caros.
Por lo tanto, el objetivo de la presente invencion es proporcionar un dispositivo de control de procesamiento digital con eficiencia economica y mantenimiento mejorados en el que se reduce el numero de tipos de placa requerido gracias a las placas versatiles.
Medios para solucionar el problema
El problema de la invencion se soluciona mediante el contenido de la reivindicacion independiente. Se divulgan realizaciones ventajosas mediante las reivindicaciones dependientes.
Para solucionar el problema descrito anteriormente, de acuerdo con un ejemplo, se proporciona un dispositivo de control de procesamiento digital que comprende: una pluralidad de modulos, cada uno de los cuales incluye una placa base montada con una FPGA de control principal y una FPGA de control de una subplaca y conectada a un conector y una subplaca de procesamiento de I/F hombre-maquina montada con una FPGA de procesamiento de I/F; y una placa madre conectada a cada uno de una pluralidad de los modulos, en el que: cada subplaca de la pluralidad de los modulos esta montada con un dispositivo de almacenamiento que almacena informacion de I/F hombre-maquina de la subplaca; y cada FPGA de la pluralidad de los modulos escribe datos de transmision a una region predeterminada de una zona de transmision y tiene un protocolo de transmision comun para compartir datos de transmision entre modulos.
De acuerdo con otro ejemplo, se proporciona un dispositivo de control de procesamiento digital que comprende: una pluralidad de modulos, cada uno de los cuales incluye una placa base montada con una FPGA de control principal y
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una FPGA de control de una subplaca y conectada a un conector y una subplaca de procesamiento de I/F hombre- maquina; y una placa madre conectada a cada uno de la pluralidad de los modulos, en el que cada placa base de la pluralidad de los modulos esta montada con un dispositivo de almacenamiento que almacena informacion de I/F hombre-maquina de la subplaca.
De acuerdo con aun otro ejemplo, se proporciona un dispositivo de control de procesamiento digital que comprende: una pluralidad de modulos, cada uno de los cuales incluye una placa base montada con una FpGA de control principal y conectada a un conector y una subplaca de procesamiento de I/O montada con una FPGA de procesamiento de I/O y un elemento de entrada/salida; y una placa madre conectada a cada uno de la pluralidad de los modulos, en el que: cada subplaca de la pluralidad de los modulos esta montada con un dispositivo de almacenamiento que almacena informacion de I/O asociada con el exterior de la subplaca; y cada FPGA de la pluralidad de los modulos escribe datos de transmision a una region predeterminada de una zona de transmision y tiene un protocolo de transmision comun para compartir datos de transmision entre los modulos.
De acuerdo con aun otro ejemplo, se proporciona un dispositivo de control de procesamiento digital que comprende: una pluralidad de modulos, cada uno de los cuales incluye una placa base montada con una FpGA de control principal y conectada a un conector y una subplaca de procesamiento de I/O montada con una FPGA de procesamiento de I/O y un elemento de entrada/salida; y una placa madre conectada a cada uno de la pluralidad de los modulos, en el que: al menos una de las subplacas de la pluralidad de los modulos esta montada con un elemento de entrada/salida y no esta montada con ninguna de una FPGA de procesamiento de I/O, una EPROM y una EEPROM; una FPGA de control principal de la placa base del modulo tiene una funcion de realizar un procedimiento de entrada/salida externo; y cada FPGA de la pluralidad de los modulos escribe datos de transmision a una region predeterminada de una zona de transmision y tiene un protocolo de transmision comun para compartir datos de transmision entre modulos.
Ventajas de la invencion
De acuerdo con la presente invencion, es posible reducir el numero de tipos de placa requerido gracias a las placas versatiles asf como mejorar la eficiencia economica y el mantenimiento.
Breve descripcion de los dibujos
La FIG. 1 es un diagrama que ilustra la configuracion de un dispositivo de control de procesamiento digital de acuerdo con un primer modo de realizacion de la presente invencion.
La FIG. 2 es un diagrama que ilustra la configuracion de un dispositivo de control de procesamiento digital compuesto por una pluralidad de modulos.
La FIG. 3 es un diagrama que ilustra la configuracion de un dispositivo de control de procesamiento digital de acuerdo con un cuarto modo de realizacion de la presente invencion.
La FIG. 4 es un diagrama que ilustra la configuracion de un dispositivo de control de procesamiento digital de acuerdo con un quinto modo de realizacion de la presente invencion.
Mejor modo de llevar a cabo la invencion
A continuacion se describe un dispositivo de control de procesamiento digital de acuerdo con un modo de realizacion de la presente invencion, con referencia a los dibujos adjuntos. Los componentes identicos o similares estan representados mediante los mismos sfmbolos y no se describiran repetidamente.
[Primer modo de realizacion]
Se describira un primer modo de realizacion de la presente invencion con referencia a las FIGS. 1 y 2.
En general, tal como se muestra en la FIG. 2, un dispositivo de control que controla un flujo de neutrones en un reactor nuclear esta compuesto por una pluralidad de modulos. Por ejemplo, el dispositivo de control esta compuesto por una pluralidad de modulos que incluyen un controlador de intervalo de potencia media (APRM), que sirve como modulo A, un controlador de intervalo de potencia local (LPRM), que sirve como modulo B, un modulo de I/O (entrada/salida), que sirve como modulo C, y similares.
La FIG. 1 muestra un ejemplo de la configuracion de uno de los modulos, un modulo 101. El modulo 101 incluye una placa base 1, que esta conectada a un conector 4 que esta conectado a la placa madre 200; una subplaca de procesamiento de I/F (interfaz) hombre-maquina 2, que esta conectada a la placa base 1 a traves de una I/F de conexion de subplaca 5; y una subplaca de procesamiento de I/O 3, que se conecta a la placa base 1 a traves de una I/F de conexion de subplaca 7. La placa base 1 y las subplacas 2 y 3 estan conectadas a traves de lmeas de suministro de potencia y lmeas de transmision.
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La placa base 1 incluye una FPGA de control hombre-maquina 21, una FPGA de control principal 22, una memoria intermedia de interfaz externa 23, una EEPROM 24 (Electrically Erasable and Programmable Read-Only Memory (memoria de solo lectura programable y borrable electricamente)) para almacenar parametros que pueden cambiar, una EPROM 25 (Erasable Programmable Read-Only Memory (memoria de solo lectura programable borrable)) para almacenar parametros que no cambian tales como los datos iniciales, y similares.
De manera similar, sobre la subplaca de procesamiento de I/F hombre-maquina 2, se proporcionan una FPGA de procesamiento de I/F hombre-maquina 26, una EEPROM 27 y una EPROM 28. Sobre la subplaca de procesamiento de I/O 3, se proporcionan una FpGa de procesamiento de I/O 29, una EEPROM 30 y una EPROM 31.
Para que se realice la transmision entre las placas, cada una de las FPGA 22, 26 y 29 asigna zonas de transmision a las que se escriben los datos. El contenido de las zonas de transmision se divide por ejemplo en las siguientes cinco zonas (A1) a (A5).
(A1) Zona de datos de escritura de control principal de placa base
(A2) Zona de datos de escritura de control hombre-maquina de placa base
(A3) Zona de datos de procesamiento de I/F hombre-maquina
(A4) Zona de datos de procesamiento de I/O
(A5) Otra zona de datos de escritura de informacion de modulo
Puesto que el contenido de las zonas de transmision asignadas se comparte, cada una de las FPGA 22, 26 y 29 hace referencia a los datos requeridos para realizar un procedimiento de I/F hombre-maquina y un procedimiento de I/O.
Por ejemplo, cuando la subplaca es la subplaca de procesamiento de I/F hombre-maquina 2, se configura una tabla donde se escriben los datos que se intercambian con la subplaca 2 con las mismas especificaciones que las memorias y los registros. La siguiente informacion de I/F hombre-maquina se asigna a la tabla: si se usa o no un primer LED (Light Emitting Diode (diodo emisor de luz)) (no mostrado); si se usa o no un segundo LED (no mostrado); si se visualiza o no el primer LED; si se visualiza o no el segundo LED; si se usa o no un primer conmutador (no mostrado); y si se usa o no un segundo conmutador (no mostrado). Por lo tanto, se hace posible la transmision de datos en formatos de transmision similares incluso a cualquiera de las subplacas que son diferentes en cuanto al numero de LED o conmutadores. De manera similar, se pueden transmitir datos incluso si los datos son datos en serie o en paralelo.
Incluso cuando la subplaca es la subplaca de procesamiento de I/O 3, se asigna de manera similar un canal. La transmision es posible incluso si las subplacas son diferentes en cuanto al numero de entradas/salidas digitales y similares.
De acuerdo con el presente primer modo de realizacion, cada una de la placa base 1, la subplaca de procesamiento de I/F hombre-maquina 2 y la subplaca de procesamiento de I/O 3 esta montada con las FPGA. Cada FPGA asigna zonas de transmision a las que se escriben los datos. El contenido de las zonas de transmision asignadas se comparte. Por lo tanto, es posible para cada FPGA realizar el procedimiento de I/F hombre-maquina y el procedimiento de I/O haciendo referencia a los datos requeridos. Como resultado, incluso si se cambia la configuracion de la subplaca, es posible conseguir un modulo de entrada/salida y modulo de I/F hombre maquina para una parte externa que soporte el cambio.
Por ejemplo, un procedimiento de transmision/visualizacion en la subplaca de procesamiento de I/F hombre-maquina 2 se realiza basandose en la EPROM (o EEPROM) en la subplaca que almacena informacion de I/F hombre- maquina, tal como el estado de si se usan o no los conmutadores de la subplaca 2, y el estado de visualizacion del LED. Por lo tanto, el procedimiento mediante la FPGA de la subplaca 2 se determina de manera unica, y se mejora ademas la versatilidad de las placas 1 a 3. Como resultado, incluso cuando un modulo falla, es posible efectuar con prontitud operaciones de mantenimiento, reparacion e inspeccion tales como la sustitucion de placas dado que las placas son muy versatiles.
El modulo 100 del presente primer modo de realizacion incluye la placa base 1, la subplaca de procesamiento de I/F hombre-maquina 2, y la subplaca de procesamiento de I/O 3. Sin embargo, la subplaca de procesamiento de I/O 3 no es indispensable. Es decir, el modulo puede estar compuesto por la placa base 1 y la subplaca de procesamiento de I/F hombre-maquina 2. Incluso en este caso, pueden obtenerse efectos similares a aquellos descritos anteriormente.
[Segundo modo de realizacion]
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De acuerdo con el primer modo de realizacion descrito anteriormente, la FPGA esta montada sobre cada una de las placas 1 a 3. De acuerdo con el presente segundo modo de realizacion, las FPGA no estan montadas sobre las subplacas 2 o 3, sino solamente sobre la placa base 1 (no mostrada).
En este caso, por ejemplo, un procedimiento de transmision/visualizacion en la subplaca de procesamiento de I/F hombre-maquina 2 se realiza basandose en la EPROM (o EEPROM) en la placa base que almacena informacion de I/F hombre-maquina, tal como el estado de si se usan o no los conmutadores de la subplaca 2 o los LED.
De acuerdo con el presente segundo modo de realizacion, el procedimiento mediante la FPGA de la placa base 1 se determina de manera unica, y se mejora ademas la versatilidad de la base y de las subplacas.
[Tercer modo de realizacion]
De acuerdo con el presente tercer modo de realizacion, se proporciona una subplaca de diagnostico (no mostrada) para confirmar y captar el estado de la placa base 1 e informacion dentro de una zona de transmision de datos. Es decir, tal como se muestra en la FIG. 1, estan conectados pasadores de prueba 6 a las FPGA 21 y 22 de la placa base 1 y transmiten la informacion de estado de la placa base 1 y la informacion dentro de una zona de transmision de datos a la subplaca de diagnostico a traves de la I/F de conexion de subplaca 5.
De acuerdo con el presente tercer modo de realizacion, es posible captar el estado de la subplaca de I/O y otros modulos a partir del estado de la placa base 1 y de la informacion dentro de una zona de transmision de datos, haciendo posible llevar a cabo un diagnostico de cada placa dentro de un modulo.
[Cuarto modo de realizacion]
Se describira un cuarto modo de realizacion de la presente invencion con referencia a la FIG. 3.
En un modulo 101 de la FIG. 3, la FPGA de procesamiento de I/O 29 de la subplaca 3 almacena el estado de una senal de entrada desde el exterior que un elemento de I/O 35 de la subplaca 3 ha aceptado e informa a la FPGA 22 de la placa base 1 del estado de entrada (un procedimiento de entrada desde el exterior). La placa base 1 transmite informacion de solicitud de salida externa a la subplaca 3. En la FPGA de senal de procesamiento de I/O 29 de la subplaca 3, se realiza un procedimiento de senal para emitirla al exterior (un procedimiento de salida al exterior). La placa base 1 y la subplaca 3 estan conectadas junto con una pluralidad de lmeas de senal para transmitir informacion.
En el caso de entrada de contacto:
Se consigue un modulo en el que: en la subplaca de procesamiento de I/O, para senales de una I/O externa 36 (una entrada de contacto de una pluralidad de canales, por ejemplo), se detecta el estado de entrada del contacto en la FPGA de procesamiento de I/O 29 a traves de una memoria 37 intermedia y el elemento de I/O 35 (donde se monta una pluralidad de fotoacopladores); se transmite el estado de entrada del contacto a la placa base 1 usando senales en paralelo o senales en serie de encendido/apagado de secuencia de bits; y se realiza un procedimiento de senal en la FPGA de control principal 22.
En el caso de salida de contacto:
Para efectuar la salida de contacto de la I/O externa 36, que es por ejemplo una pluralidad de canales, se consigue un modulo en el que: se recibe una solicitud desde la FPGA 22 de la placa base 1 mediante la FPGA de procesamiento de I/O 29 de la subplaca 3 (usando senales en serie o en paralelo); y se realiza la salida de contacto al exterior a traves del elemento de I/O 35 (donde estan montados una pluralidad de reles photoMOS) y una memoria intermedia.
En el caso de entrada analogica (1):
Cuando una I/O externa, que es por ejemplo una corriente electrica, entra, se consigue un modulo en el que: con la FPGA de procesamiento de I/O 29 de la subplaca 3 que esta dotado de una funcion de conversion A/D, se transmiten datos de entrada digitalizados a la placa base 1 (se transmite un nivel de entrada con senales en serie o en paralelo); y se realiza un procedimiento de senal en la FPGA de control principal 22.
En el caso de entrada analogica (2):
En la entrada analogica (1) descrita anteriormente, se consigue un modulo en el que: con un elemento de conversion A/D que esta montado sobre el elemento de I/O 35, se reciben datos digitalizados mediante la FPGA de procesamiento de I/O 29 de la subplaca 3 y se transmiten a la placa base 1; y se realiza un procedimiento de senal en la FPGA de control principal 22.
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una solicitud desde la placa base 1, la FPGA de procesamiento de conversion D/A, y se realiza salida analogica al exterior.
se consigue un modulo en el que: con un elemento de conversion D/A que esta montado sobre el elemento de I/O 35, se realiza la salida analogica desde la FPGA de procesamiento de I/O 29 de la subplaca 3 a traves de un conversor D/A y una memoria intermedia en respuesta a una solicitud desde la placa base 1.
En el caso de entrada/salida de transmision externa (RS488, por ejemplo):
Se consigue un modulo en el que: cuando los datos de la senal en serie entran en la I/O externa 36, la FPGA de procesamiento de I/O 29 de la subplaca 3 se dota de una funcion de I/F de procesamiento de senal de la placa base 1, y se realiza un procedimiento de entrada/salida de entrada/salida de transmision externa.
Tambien es posible conseguir un modulo que tiene una pluralidad de funciones de I/O en la FPGA de procesamiento de I/O 29 donde una pluralidad de las funciones de I/O externas descritas anteriormente estan montadas de acuerdo con una tabla de funciones establecida en la EPROM 31 o EEPROM 30.
Por lo demas, de acuerdo con el presente modo de realizacion, la FPGA de control hombre-maquina 21 de la FIG. 3 no es indispensable.
[Quinto modo de realizacion]
Se describira un quinto modo de realizacion de la presente invencion con referencia a la FIG. 4.
En un modulo 102 del presente modo de realizacion, se monta un elemento de I/O 40 en lugar de la FPGA de procesamiento de I/O 29 de la subplaca 3 del cuarto modo de realizacion (FIG. 3); la FPGA de control principal 22 de la placa base 1 se dota de una funcion de procesamiento de datos. De esta manera, se consigue un modulo de I/O.
En el caso de entrada de contacto (se monta un fotoacoplador como elemento de I/O 40):
Se monta un fotoacoplador en el elemento de I/O 40 de una subplaca 3a. Se realiza un procedimiento aritmetico de una senal de entrada desde el fotoacoplador en la FPGA 22 de la placa base 1. Por lo tanto, es posible conseguir un modulo que realiza un procedimiento de entrada de contacto externo.
En el caso de salida de contacto (se monta un rele photoMOS como elemento de I/O 40):
Se monta un rele photoMOS en el elemento de I/O 40 de la subplaca 3a. La FPGA 22 de la placa base 1 se dota de una funcion de hacer que el rele photoMOS realice salida de contacto. Por lo tanto, es posible conseguir un modulo de salida de contacto externo.
Entrada analogica (se monta un elemento de conversion A/D como elemento de I/O 40):
Se monta un elemento de conversion A/D en el elemento de I/O 40 de la subplaca 3a. La FPGA 22 de la placa base 1 se dota de una funcion de realizar un procedimiento de entrada de datos desde el elemento de conversion A/D. Por lo tanto, es posible conseguir un modulo de entrada analogica.
Salida analogica (se monta un elemento de conversion D/A como elemento de I/O 40):
Se monta un elemento de conversion D/A en el elemento de I/O 40 de la subplaca 3a. La FPGA 22 de la placa base 1 se dota de una funcion de realizar un procedimiento de salida de datos hasta el elemento de conversion D/A. Por lo tanto, es posible conseguir un modulo de salida analogica.
Transmision externa (RS488, por ejemplo) (se monta un elemento de procesamiento de transmision RS485 como elemento de I/O 40):
Se monta un elemento de procesamiento de transmision RS485 en el elemento de I/O 40 de la subplaca 3a. La FPGA 22 de la placa base 1 se dota de una funcion de procesamiento de datos de entrada/salida de datos de transmision. Por lo tanto, es posible conseguir un modulo de transmision externa.
Por lo demas, de acuerdo con el presente modo de realizacion, la FPGA de control hombre-maquina 21 de la FIG. 4
En el caso de salida analogica (1):
Se consigue un modulo en el que: en respuesta a I/O 29 de la subplaca 3 se dota de una funcion de
En el caso de salida analogica (2):
En la salida analogica (1) descrita anteriormente,
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no es indispensable.
Explicacion de los simbolos de referencia
1: Placa base
2: Subplaca de procesamiento de I/F hombre-maquina 3, 3a: Subplaca de procesamiento de I/O 4: Conector
5, 7: I/F de conexion de subplaca
6: Pasador de prueba
21: FPGA de control hombre-maquina
22: FPGA de control principal
23: Memoria intermedia de interfaz externa
24: EEPROM
25: EPROM
26: FPGA de procesamiento de I/F hombre-maquina 27: EEPROM 28: EPROM
29: FPGA de procesamiento de I/O
30: EEPROM
31: EPROM
35: Elemento de I/O
36: I/O externa
37: Memoria intermedia
40: Elemento de I/O
101, 102: Modulo
200: Placa madre

Claims (1)

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    55
    REIVINDICACIONES
    Dispositivo de control de procesamiento digital para controlar un flujo de neutrones en un reactor nuclear, comprendiendo el dispositivo:
    una pluralidad de modulos (101, 102), cada uno de los cuales incluye: una placa base (1) montada con una FPGA de control principal (22) y una FPGA de control hombre-maquina (21) y conectada a un conector (4), y una subplaca de procesamiento de I/F hombre-maquina (2) montada con una FPGA de procesamiento de I/F (26), estando conectada la subplaca (2) a la placa base (1) a traves de una I/F de conexion de subplaca (5); y
    una placa madre (200) conectada a la pluralidad de los modulos (101, 102) a traves del conector (4), en el que:
    la pluralidad de modulos (101, 102) incluyen un modulo de control de intervalo de potencia media, un modulo de control de intervalo de potencia local, y un modulo de I/O, caracterizado por que,
    cada una de las subplacas (2) de la pluralidad de los modulos (101, 102) esta montada con un dispositivo de almacenamiento (27, 28) que almacena informacion de I/F hombre-maquina de la subplaca (2);
    cada una de las FPGA de control principal 22 y de las FPGA de procesamiento de I/F (26) de la pluralidad de los modulos (101, 102) estan configuradas para escribir datos de transmision a una region predeterminada de una zona de transmision y tiene un protocolo de transmision comun para compartir datos de transmision entre modulos (101, 102),
    para que se realice la transmision entre las placas base (1) y las subplacas (2), las FPGA de control principal 22 y las FPGA de procesamiento de I/F (26) estan configuradas cada una para asignar una zona de transmision a la que se escriben los datos,
    el contenido de la zona de transmision de cada uno de los modulos (101, 102) esta dividido en una pluralidad de zonas que incluyen: una zona de datos de escritura de control principal de placa base, una zona de datos de escritura de control hombre-maquina de placa base, una zona de datos de procesamiento de I/F hombre-maquina, y una zona de datos para escribir informacion de los otros modulos, y
    el contenido de las zonas de transmision asignadas se comparte, tal que las FPGA de control principal 22 y las FPGA de procesamiento de I/F (26) hacen referencia a los datos requeridos para realizar un procedimiento de I/F hombre-maquina.
    Dispositivo de control de procesamiento digital de acuerdo con la reivindicacion 1, en el que cada una de la pluralidad de modulos (101, 102) incluye ademas:
    una subplaca de procesamiento de I/O (3) montada con una FPGA de procesamiento de I/O (29) y un dispositivo de almacenamiento (30, 31) que almacena informacion de I/O asociada con el exterior de la subplaca de procesamiento de I/O (3), estando conectada la subplaca de procesamiento de I/O (3) a la placa base (1) a traves de una I/F de conexion de subplaca (7); y
    cada una de las FPGA de procesamiento de I/O (29) de la pluralidad de los modulos (101, 102) esta configurada para escribir datos de transmision a la region predeterminada de la zona de transmision y tiene el protocolo de transmision comun para compartir datos de transmision entre los modulos (101, 102).
    Dispositivo de control de procesamiento digital de acuerdo con una cualquiera de las reivindicaciones 1 a 2, que comprende ademas
    una subplaca de diagnostico que puede conectarse a y separarse de las FPGA (21, 22) de la placa base (1) de al menos uno de la pluralidad de los modulos (101, 102) y llevar a cabo un diagnostico despues de recibir el estado de la placa base (1) e informacion dentro de una zona de transmision de datos cuando esta conectada.
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