WO2019065395A1 - 負荷駆動装置、半導体装置、負荷駆動システム及び車両 - Google Patents

Abstract

ドライバＩＣ（１００）は、一対の出力端子を複数チャネル分備え、各チャネルにおいて一対の出力端子（ＯＵＴ１及びＯＵＴ２、ＯＵＴ３及びＯＵＴ４、ＯＵＴ５及びＯＵＴ６、又は、ＯＵＴ７及びＯＵＴ８）から負荷（Ｍ１、Ｍ２、Ｍ３又はＭ４）に対し電力を供給する。各チャネルにおいて一対の出力端子は互いに隣接している。

Description

負荷駆動装置、半導体装置、負荷駆動システム及び車両

　本発明は、負荷駆動装置、半導体装置、負荷駆動システム及び車両に関する。

　負荷駆動装置は、負荷に対して電力を供給することで負荷を駆動する。負荷としてモータを駆動する装置は、モータドライバと称されることもある。モータドライバは、車載用途を含む様々な用途で使用される。

特開２０１５－５６９１３号公報

　負荷駆動装置には、複数の負荷を駆動するべく複数チャネル分の出力回路が設けられていることもある。この場合、各チャネルにおいて一対の出力端子から負荷に対して電力が供給されることになるが、この際、複数チャネル間の信号干渉や配線の引き回しの行い易さ等に配慮する必要がある。

　そこで本発明は、信号干渉又は配線設計等に関して優位性を有する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することを目的とする。

　本発明に係る負荷駆動装置は、一対の出力端子を複数チャネル分備え、各チャネルにおいて前記一対の出力端子から負荷に電力を供給可能な負荷駆動装置であって、前記複数チャネルに含まれる２以上のチャネルの夫々において、前記一対の出力端子を互いに隣接して配置したことを特徴とする。

　具体的には例えば、前記負荷駆動装置において、前記２以上のチャネルに含まれ、且つ、対応する前記出力端子が前記負荷駆動装置の筐体における共通の面に設けられた２つの対象チャネルに関し、一方の対象チャネルを形成する一対の出力端子と、他方の対象チャネルを形成する一対の出力端子との間に、前記出力端子とは異なる１以上の端子を配置すると良い。

　更に具体的には例えば、前記負荷駆動装置において、第１電圧の供給を受けるべき１以上の第１電源端子と、前記第１電圧と異なる第２電圧の供給を受けるべき１以上の第２電源端子と、所定の基準電位に保たれるべきグランド端子と、当該負荷駆動装置の外部装置に接続されるべき複数の外部接続端子と、前記第１電源端子、前記第２電源端子、前記グランド端子及び前記外部接続端子と異なる別端子と、を設け、各チャネルにおいて前記第１電圧に基づく電力が前記一対の出力端子から前記負荷に供給され、前記第２電圧そのもの又は前記第２電圧に基づく信号が前記複数の外部接続端子に加わり、前記共通の面において、前記複数チャネルに含まれる何れかのチャネルを形成する一対の出力端子を含み、互いに隣接して並べられた複数の端子から成る第１端子群と、１以上の外部接続端子を含み、互いに隣接して並べられた他の複数の端子から成る第２端子群とが設けられ、前記第１端子群と前記第２端子群との間に１以上の別端子を配置すると良い。

　この際例えば、前記負荷駆動装置において、
　前記第１端子群は、前記第１電源端子を更に含んでいても良いし、
　前記第２端子群は、２以上の外部接続端子を含んでいても良いし、
　前記第２端子群は、前記第２電源端子を更に含んでいても良い。

　また例えば、前記負荷駆動装置において、前記第１電圧は前記第２電圧よりも大きく、前記第１端子群と前記第２端子群との間において、前記第１端子群に隣接して配置された前記別端子は、前記第１電圧以上の耐圧を有していると良い。

　また例えば、前記負荷駆動装置は、前記負荷に電力を供給するための出力回路を前記出力端子ごとに備えるとともに、各出力回路を制御する制御回路を更に備え、前記制御回路は、各出力回路の状態を指定する状態指定データが書き込まれるライト記憶部を有し、前記複数の外部接続端子の何れかを通じて前記外部装置から受けた所定のコマンド信号に基づき前記状態指定データを前記ライト記憶部に書き込み、前記ライト記憶部における前記状態指定データに基づいて各出力回路の状態制御を行い、前記状態指定データの格納ビットとして前記チャネルごとに所定ビット数分の記憶領域が前記ライト記憶部に設けられていると良い。

　この際例えば、前記負荷駆動装置において、前記ライト記憶部では、ｗビット分のライトメモリ空間が定義され、ｗは、前記チャネルの個数より大きな整数と前記所定ビット数との積以上の値を持ち、各出力回路を含む当該負荷駆動装置の状態に影響を与えないメモリ空間であって且つ前記所定ビット数の整数倍分のダミーメモリ空間が、前記ライトメモリ空間に存在していても良い。

　また例えば、前記負荷駆動装置は、前記負荷に電力を供給するための出力回路を前記出力端子ごとに備えるとともに、各出力回路を制御する制御回路を更に備え、前記制御回路は、各出力回路の状態を表す状態データを記憶するリード記憶部を有し、前記複数の外部接続端子の何れかを通じて前記外部装置から所定のコマンド信号を受けたとき、前記リード記憶部から前記状態データを読み出して前記複数の外部接続端子の何れかから出力し、前記状態データの格納ビットとして前記チャネルごとに所定ビット数分の記憶領域が前記リード記憶部に設けられていると良い。

　この際例えば、前記負荷駆動装置において、前記リード記憶部では、ｒビット分のリードメモリ空間が定義され、ｒは、前記チャネルの個数より大きな整数と前記所定ビット数との積以上の値を持ち、前記コマンド信号に基づき固定値が読み出されることになるメモリ空間であって且つ前記所定ビット数の整数倍分のダミーメモリ空間が、前記リードメモリ空間に存在していても良い。

　本発明に係る半導体装置は、前記負荷駆動装置を形成する半導体装置であって、前記負荷駆動装置を、集積回路を用いて形成したことを特徴とする。

　前記半導体装置において、例えば、前記集積回路を封入する筐体に放熱用のパッドを設けておくと良い。

　本発明に係る負荷駆動システムは、前記負荷駆動装置と、前記負荷駆動装置における前記複数の外部接続端子を介して前記負荷駆動装置と接続された前記外部装置としての処理装置と、を備えたことを特徴とする。

　そして、前記負荷駆動システムが搭載された車両を構成すると良い。

　本発明によれば、信号干渉又は配線設計等に関して優位性を有する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することが可能となる。

は、本発明の第１実施形態に係る負荷駆動システムの全体構成図である。 は、本発明の第１実施形態に係る負荷駆動システムの構成部品が基板に実装されている様子を示した図である。 は、本発明の第１実施形態に係る負荷駆動システムが車両に搭載されている様子を示した図である。 （ａ）及び（ｂ）は、本発明の第１実施形態に係るドライバＩＣの外観斜視図である。 は、本発明の第１実施形態に係り、ドライバＩＣのピン配列を示す図である。 は、本発明の第１実施形態に係り、ドライバＩＣの一部回路図を含む機能ブロック図である。 は、本発明の第１実施形態に係り、ドライバＩＣに備えられた１つの単位出力回路の構成図である。 は、２つの単位出力回路とモータとの接続関係を示す図である。 は、ＳＰＩ通信における１フレームの概要を示す図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたライトレジスタ（ＷＲ１）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたライトレジスタ（ＷＲ２）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ１）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ２）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ３）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ４）の構成図である。 は、本発明の第１実施形態に係り、ドライバＩＣにおける各駆動ＣＨとモータとの接続関係を示す図である。 は、参考ドライバＩＣとモータとの接続関係を示す図である。 は、本発明の第１実施形態に係り、ドライバＩＣに設けられた出力用端子群及び制御用端子群を説明するための図である。 は、参考ドライバＩＣにおける隣接端子間ショートの影響を説明するための図である。 は、本発明の第１実施形態にて想定されるモータの用途を示す図である。 は、本発明の第２実施形態にて想定されるモータの用途を示す図である。 は、本発明の第２実施形態に係るドライバＩＣの端子配列を示す図である。 は、本発明の第１及び第２実施形態におけるレジスタを比較するための図である。 は、本発明の第２実施形態に係り、ドライバＩＣに設けられたライトレジスタ（ＷＲ２Ａ）の構成図である。 は、本発明の第２実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ２Ａ）の構成図である。 は、本発明の第２実施形態に係り、ドライバＩＣに設けられたリードレジスタ（ＲＲ４Ａ）の構成図である。 （ａ）及び（ｂ）は、本発明の第３実施形態に係り、ドライバＩＣと複数の負荷との接続関係を示す図である。 本発明の第４実施形態にて想定されるモータの用途を示す図である。 複数の単位出力回路の基本動作状態を示す図である。 本発明の第４実施形態に属する実施例ＥＸ４＿１に係り、モータ断線時における負荷駆動システムの動作の説明図である。 本発明の第４実施形態に属する実施例ＥＸ４＿２に係り、ショート不良時における負荷駆動システムの動の説明図である。 本発明の第４実施形態に属する実施例ＥＸ４＿３に係り、ショート不良時における負荷駆動システムの動の説明図である。 本発明の第４実施形態に属する実施例ＥＸ４＿３係り、診断処理に関わるパワートランジスタの診断状態を示す図である。 本発明の第４実施形態に属する実施例ＥＸ４＿４に係り、異常検出回路と複数の単位出力回路との関係を示す図である。 本発明の第４実施形態に属する実施例ＥＸ４＿４に係り、異常検出及び対応に関わる負荷駆動システムの動作の流れを示す図である。

　以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。

＜＜第１実施形態＞＞
　本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係る負荷駆動システムの全体構成図である。図１の負荷駆動システムは、少なくともドライバＩＣ１００及びＭＣＵ（Micro　Control　Unit）２００を備え、更に、バッテリ３０１、逆流素子ダイオード３０２、電源ＩＣ３０３及び表示装置３０４の全部又は一部を備えうる。負荷駆動システムは１以上のモータを駆動することができ、この場合、負荷駆動システムをモータ駆動システムと称することもできる。モータ駆動システム内にモータＭ１～Ｍ４が備えられていると考えても構わない。

　図２を参照し、ドライバＩＣ１００及びＭＣＵ２００を共通の基板ＳＵＢに実装することができる。但し、ドライバＩＣ１００とＭＣＵ２００とを別々の基板に実装するようにしても構わない。コネクタＣＮも基板ＳＵＢ上に実装され、後述する端子ＯＵＴ１～ＯＵＴ８がコネクタＣＮを介して対応するモータに接続されることになる。

　バッテリ３０１は、任意の直流電圧を出力する充電池である。本実施形態では、図３に示す如く、負荷駆動システムを自動車等の車両ＣＣに搭載することが想定されており、この場合、バッテリ３０１は車両ＣＣに搭載されたバッテリであって良い。バッテリ３０１の出力電圧は逆流素子ダイオード３０２を介し直流電圧ＶＡとして電源ＩＣ３０３に供給される。電源ＩＣ３０３は、ＬＤＯ（Low　Dropout）に分類されるリニアレギュレータ等から成り、直流電圧ＶＡから直流電圧ＶＡとは電圧値が異なる直流電圧ＶＢを生成及び出力する。ここでは、直流電圧ＶＢの電圧値は直流電圧ＶＡの電圧値よりも小さいものとする。例えば、直流電圧ＶＡは、６．３Ｖ（ボルト）から３２Ｖの範囲内の直流電圧であり、直流電圧ＶＢは、３Ｖから５Ｖの範囲内の直流電圧である。

　直流電圧ＶＡは負荷電源電圧としてドライバＩＣ１００に供給され、直流電圧ＶＢは制御電源電圧としてドライバＩＣ１００及びＭＣＵ２００に供給される。尚、電源ＩＣ３０３にて、バッテリ３０１の出力電圧から、負荷電源電圧ＶＡ及び制御電源電圧ＶＢを生成するようにしても良い。

　図４（ａ）及び（ｂ）に、夫々、ドライバＩＣ１００の表面側、裏面側から見たドライバＩＣ１００の斜視図を示す。ドライバＩＣ１００は、表面実装型の電子部品であり、半導体集積回路を、樹脂にて構成された筐体（パッケージ）１０１内に封入することで形成される。筐体１０１からは複数の金属端子が突出しており、その複数の金属端子の全部又は一部は、筐体１０１内に封入された半導体集積回路に接続されている。筐体１０１の裏面には、放熱用の金属パッド（半導体集積回路にて生じた熱を放熱させるためのサーマルパッド）１０２が設けられている。ドライバＩＣ１００を、１つの電子部品として基板ＳＵＢに実装したとき、基板側にドライバＩＣ１００の裏面が対向する。

　図５に、ドライバＩＣ１００の端子配列（所謂ピン配列）を示す。ドライバＩＣ１００には、ピン番号１～２８が割り当てられた計２８本の金属端子が設けられている。ピン番号１～１４が割り当てられた計１４本の金属端子は、筐体１０１における第１面において第１面から突出するように設けられ、ピン番号１５～２８が割り当てられた他の計１４本の金属端子は、筐体１０１における第２面において第２面から突出するように設けられている。第１面と第２面は互いに異なる面であり、互いに対向し合っている。

　説明の便宜上、筐体１０１の第１面及び第２面に平行な所定の向きＤＲを想定すると、筐体１０１の第１面において、所定の向きＤＲに沿ってピン番号１～１４の金属端子がピン番号順に並び、筐体１０１の第２面において、所定の向きＤＲの逆向きに沿ってピン番号１５～２８の金属端子がピン番号順に並ぶことになる。従って、１以上１３以下の任意の自然数ｉに関し、ピン番号ｉの金属端子とピン番号（ｉ＋１）の金属端子とは互いに隣接していて、ピン番号ｉの金属端子から見て所定の向きＤＲに所定距離だけ離れた位置にピン番号（ｉ＋１）の金属端子が配置されており、且つ、１５以上２７以下の任意の自然数ｉに関し、ピン番号ｉの金属端子とピン番号（ｉ＋１）の金属端子とは互いに隣接していて、ピン番号ｉの金属端子から見て所定の向きＤＲの逆向きに所定距離だけ離れた位置にピン番号（ｉ＋１）の金属端子が配置されている。また、ピン番号１の金属端子とピン番号２８の金属端子が互いに対向するように且つピン番号１４の金属端子とピン番号１５の金属端子が互いに対向するように各金属端子が配置されている。尚、以下では、金属端子を端に端子と称することがある。

　ピン番号１～２８の端子は、夫々、記号
　ＧＮＤ、ＯＵＴ１、ＯＵＴ２、ＶＳ、ＮＣ、ＳＤＩ、ＶＣＣ
　ＳＤＯ、ＥＮ、ＴＥＳＴ１、ＶＳ、ＯＵＴ３、ＯＵＴ４、ＧＮＤ、
　ＧＮＤ、ＯＵＴ５、ＯＵＴ６、ＶＳ、ＴＥＳＴ２、ＮＣ、ＧＮＤ、
　ＣＳＢ、ＳＣＫ、ＮＣ、ＶＳ、ＯＵＴ７、ＯＵＴ８、ＧＮＤ
によって識別参照される。即ち例えば、端子ＯＵＴ１とはピン番号２の金属端子を指し、端子ＯＵＴ２とはピン番号３の金属端子を指す。基板ＳＵＢには、ピン番号１～２８の金属端子を個別に固定するための金属パッド（ランド）が形成されており、各金属端子は対応する金属パッドに、はんだ付けにて接合される。

　以下では、端子ＯＵＴ１～ＯＵＴ８を出力端子と称することがある。ピン番号５、２０及び２４の端子ＮＣは、ドライバＩＣ１００を構成する半導体集積回路に接続されない端子であって、ドライバＩＣ１００の動作に何ら影響を与えない端子である。ピン番号１０の端子ＴＥＳＴ１及びピン番号１９の端子ＴＥＳＴ２は、ドライバＩＣ１００の開発及び製造段階においてのみ使用される端子であって、ドライバＩＣ１００の実稼働時において使用されない。

　ピン番号１、１４、１５、２１及び２８の端子ＧＮＤから成る計５つの端子は、ドライバＩＣ１００内において互いに共通接続されていている。但し、それら５つの端子の全部又は一部は、ドライバＩＣ１００内において互いに接続されていなくても良く、ドライバＩＣ１００を実装する基板ＳＵＢ上のパターンにて互いに接続されているようにしても良い。また、放熱用の金属パッド１０２（図４（ｂ）参照）は、ドライバＩＣ１００内において上記５つの端子の何れかに接続されているが、放熱用の金属パッド１０２はドライバＩＣ１００内において上記５つの端子の何れに対しても非接続であっても良い。

　ピン番号４、１１、１８及び２５の端子ＶＳから成る計４つの端子は、ドライバＩＣ１００内において互いに共通接続されている。但し、それら４つの端子の全部又は一部は、ドライバＩＣ１００内において互いに接続されていなくても良く、ドライバＩＣ１００を実装する基板ＳＵＢ上のパターンにて互いに接続されているようにしても良い。

　図１及び図５を参照しつつ、負荷電源電圧ＶＡは各端子ＶＳに供給され、制御電源電圧ＶＢは端子ＶＣＣに供給される。このため、端子ＶＳを電源端子又は負荷電源端子と称することでき、端子ＶＣＣを電源端子又は制御電源端子と称することができる。ドライバＩＣ１００を基板ＳＵＢに実装した際に、各端子ＧＮＤは０Ｖの基準電位に固定されたグランドに接続される（即ち接地される）。このため、端子ＧＮＤをグランド端子と称することができる。

　図１に示す如く、モータＭ１は出力端子ＯＵＴ１及びＯＵＴ２間に接続されて、出力端子ＯＵＴ１及びＯＵＴ２からの供給電力にて駆動され、モータＭ２は出力端子ＯＵＴ３及びＯＵＴ４間に接続されて、出力端子ＯＵＴ３及びＯＵＴ４からの供給電力にて駆動され、モータＭ３は出力端子ＯＵＴ５及びＯＵＴ６間に接続されて、出力端子ＯＵＴ５及びＯＵＴ６からの供給電力にて駆動され、モータＭ４は出力端子ＯＵＴ７及びＯＵＴ８間に接続されて、出力端子ＯＵＴ７及びＯＵＴ８からの供給電力にて駆動される（図１に示される駆動ＣＨ１～ＣＨ４については後述）。

　端子ＥＮ、ＣＳＢ、ＳＣＫ、ＳＤＩ及びＳＤＯは、基板ＳＵＢ上に形成された制御系配線を介してＭＣＵ２００に接続される。制御系配線は、端子ＥＮに接続され且つイネーブル信号が伝搬される配線と、端子ＣＳＢに接続され且つチップセレクト信号が伝搬される配線と、端子ＳＣＫに接続され且つクロック信号が伝搬される配線と、端子ＳＤＩに接続され且つデータイン信号が伝搬される配線と、端子ＳＤＯに接続され且つデータアウト信号が伝搬される配線とから成り、制御系配線にて伝搬される信号を総称して制御系信号と称する。制御系信号の内、イネーブル信号、チップセレクト信号、クロック信号及びデータイン信号はＭＣＵ２００からドライバＩＣ１００に送信される電圧信号であり、データアウト信号はドライバＩＣ１００からＭＣＵ２００に送信される電圧信号である。

　ＭＣＵ２００は、制御電源電圧ＶＢを駆動電圧として動作するマイクロコンピュータから成り、制御系信号の送受信を通じて、ドライバＩＣ１００の動作及びモータＭ１～Ｍ４の動作を制御すると共にドライバＩＣ１００の状態の監視等を行う。

　ＭＣＵ２００及びドライバＩＣ１００において、ＭＣＵ２００はマスタ装置として機能し、ドライバＩＣ１００はスレイブ装置として機能する。ＭＣＵ２００は複数のスレイブ装置との間で双方向通信が可能であっても良い。ＭＣＵ２００及びドライバＩＣ１００間の通信は、ＳＰＩ（Serial　Peripheral　Interface）により実現される。ＳＰＩによる通信は、チップセレクト信号、クロック信号、データイン信号及びデータアウト信号の送受信により実現される。

　また、ＭＣＵ２００は、液晶ディスプレイパネル等にて形成される表示装置３０４の表示制御も行う。この他、ＭＣＵ２００は、図示されない様々な他の装置の動作制御（例えば車両ＣＣに搭載されたスピーカの音声出力制御や、車両ＣＣに搭載されたランプ、パワーウィンドウの駆動制御等）を実現できても良い。

　図６は、ドライバＩＣ１００の一部回路図を含む機能ブロック図である。ドライバＩＣ１００の筐体１０１内には、符号１１０［１］～１１０［８］、１２０、１３１～１３５及び１４１～１４９によって参照される各部位が、半導体集積回路の形態で設けられている。

　ドライバＩＣ１００には、８つの単位出力回路が備えられており、８つの単位出力回路が符号１１０［１］～１１０［８］にて参照される。単位出力回路１１０［１］～１１０［８］は、夫々、出力端子ＯＵＴ１～ＯＵＴ８に接続されており、出力端子に接続された負荷に対して電力を供給するための回路である。単位出力回路の構成及び動作に関する説明は後に設けるものとし、先に、ドライバＩＣ１００内の他の回路について説明する。

　制御回路１２０は、ＭＣＵ２００からの指示に従いつつ、各単位出力回路の動作を制御する。制御回路１２０は、端子ＥＮ、ＣＳＢ、ＳＣＫ、ＳＤＩ及びＳＤＯを介してＭＣＵ２００と接続されており、ＳＰＩによりＭＣＵ２００と双方向通信を行うことができる。

　内部電源回路１３１は、端子ＶＳへの供給電圧（即ち負荷電源電圧ＶＡ；図１参照）に基づいて、所定の電圧値（例えば３．３Ｖや５Ｖ）を有する内部電源電圧を生成する。この内部電源電圧を電源電圧として用いて、制御回路１２０、ＵＶＬＯ（Under　Voltage　Lock　Out）回路１３２、ＯＶＰ回路１３３、温度保護回路１３４及びパワーオンリセット回路１３５が動作する。

　ＵＶＬＯ回路１３２は、端子ＶＳへの供給電圧が低すぎるか否か（減電圧状態であるか否か）を判断して、当該判断結果を制御回路１２０に伝達する。端子ＶＳへの供給電圧が所定のＵＶＬＯ判定電圧以下であるとき、減電圧状態と判断され、制御回路１２０は、出力端子ＯＵＴ１～ＯＵＴ８に接続される全パワートランジスタをオフに維持することを含む必要な処理を行う。

　ＯＶＰ回路１３３は、端子ＶＳへの供給電圧が高すぎるか否か（過電圧状態であるか否か）を判断して、当該判断結果を制御回路１２０に伝達する。端子ＶＳへの供給電圧が上記ＵＶＬＯ判定電圧よりも高い所定のＯＶＰ判定電圧以上であるとき、過電圧状態と判断され、制御回路１２０は、出力端子ＯＵＴ１～ＯＵＴ８に接続される全パワートランジスタをオフに維持することを含む必要な処理を行う。

　温度保護回路１３４は、ドライバＩＣ１００内の所定箇所の温度を検出する温度センサの検出結果を受け、検出された温度が所定の警戒温度範囲内にあればサーマルワーニングに相当する警告温度状態と判断し、検出された温度が所定の警戒温度範囲を超えておればサーマルシャットダウンに相当するシャットダウン温度状態と判断する。所定の警戒温度範囲は、所定の警告温度以上であって且つ警告温度よりも高い所定のシャットダウン温度未満の範囲である。温度が検出される箇所は複数あっても良い。この場合、検出された複数の温度の内、何れか１つでも所定の警戒温度範囲を超えておればシャットダウン温度状態と判断され、検出された複数の温度に所定の警戒温度範囲を超えるものはないが、検出された複数の温度の内、何れか１つでも所定の警戒温度範囲内にあれば警告温度状態と判断される。温度保護回路１３４の判断結果は制御回路１２０に伝達される。制御回路１２０は、シャットダウン温度状態と判断されているとき、出力端子ＯＵＴ１～ＯＵＴ８に接続される全パワートランジスタをオフに維持する強制オフ処理を含む必要な処理を行う。制御回路１２０は、警告温度状態と判断されているときにおいては上記強制オフ処理を行う必要はない。警告温度状態又はシャットダウン温度状態と判断されているとき、制御回路１２０は、その旨を示す警告信号をＳＰＩによる通信を介してＭＣＵ２００に伝達できる。

　パワーオンリセット回路１３５は、端子ＶＣＣへの供給電圧（即ち制御電源電圧ＶＢ；図１参照）を所定のリセット判定電圧と比較し、端子ＶＣＣへの供給電圧がリセット判定電圧未満であるときにはローレベルの判定信号を制御回路１２０に出力する一方で、端子ＶＣＣへの供給電圧がリセット判定電圧以上であるときにはローレベルよりも高い電位を有するハイレベルの判定信号を制御回路１２０に出力する。ハイレベルの判定信号はリセット解除信号として機能し、制御回路１２０はハイレベルの判定信号を受けて起動する。ローレベルの判定信号が制御回路１２０に供給されているとき、制御回路１２０の動作は停止している。

　端子ＥＮ、ＣＳＢ、ＳＣＫ、ＳＤＩ及びＳＤＯに加わる信号は、ローレベル又はローレベルよりも高いハイレベルの電位をとるデジタル信号である。制御回路１２０は、出力バッファ１４５を介して、データアウト端子である端子ＳＤＯにデータアウト信号を出力する。尚、データアウト信号を出力するための回路は、これに限定されない。例えば、出力バッファ１４５の代わりに、開放状態とされたコレクタ又はドレインを有するトランジスタをドライバＩＣ１００に設けておいて、そのコレクタ又はドレインを端子ＳＤＯに接続し、ドライバ１００の外付け部品として抵抗素子を端子ＳＤＯに接続しておく態様で、データアウト信号を出力するようにしても良い。
　イネーブル端子である端子ＥＮは、シュミットトリガバッファ１４１の入力に接続されていると共に抵抗１４６を介してグランドに接続され（即ちプルダウンされ）、シュミットトリガバッファ１４１の出力信号が制御回路１２０に入力される。
　チップセレクト端子である端子ＣＳＢは、シュミットトリガバッファ１４２の入力に接続されていると共に抵抗１４７を介して端子ＶＣＣに接続され（即ちプルアップされ）、シュミットトリガバッファ１４２の出力信号が制御回路１２０に入力される。
　クロック端子である端子ＳＣＫは、シュミットトリガバッファ１４３の入力に接続されていると共に抵抗１４８を介してグランドに接続され（即ちプルダウンされ）、シュミットトリガバッファ１４３の出力信号が制御回路１２０に入力される。
　データイン端子である端子ＳＤＩは、シュミットトリガバッファ１４４の入力に接続されていると共に抵抗１４９を介してグランドに接続され（即ちプルダウンされ）、シュミットトリガバッファ１４４の出力信号が制御回路１２０に入力される。
　このため、ＭＣＵ２００から出力されるイネーブル信号、チップセレクト信号、クロック信号及びデータイン信号（図１参照）は、論理反転（ローレベルからハイレベルへの切り替え又はハイレベルからローレベルへの切り替え）が行われることなく、制御回路１２０に伝達される。制御回路１２０からＭＣＵ２００に伝達されるデータアウト信号も同様である。但し、それらの内の何れかの信号が、ＭＣＵ２００及び制御回路１２０間で伝達される過程で論理反転されるよう回路を変形しても良い。尚、シュミットトリガバッファ１４１～１４４及び出力バッファ１４５は端子ＶＣＣへの供給電圧に基づき駆動する。

　イネーブル信号がハイレベルであるときに限り、ドライバＩＣ１００における上述の各動作が実現される。イネーブル信号がローレベルであるとき、内部電源回路１３１は動作せず（内部電源電圧が生成されず）、従って、制御回路１２０を含むドライバＩＣ１００内の各回路の動作は停止してドライバＩＣ１００の消費電力は実質的にゼロとなる。制御回路１２０の動作が停止されているとき、出力端子ＯＵＴ１～ＯＵＴ８に接続される全パワートランジスタはオフとなる。以下では、特に記述無き限り、イネーブル信号はハイレベルに維持されているものとする。

　また、チップセレクト信号がローレベルとなることでドライバＩＣ１００を含む複数のスレイブ装置の中からドライバＩＣ１００が選択され、チップセレクト信号がローレベルであるときにのみドライバＩＣ１００及びＭＣＵ２００間の通信が有効となる。尚、端子ＥＮ、ＣＳＢ、ＳＣＫ及びＳＤＩがドライバＩＣ１００内でプルダウン又はプルアップされているのは、ドライバＩＣ１００及びＭＣＵ２００間の断線等によって、それらの端子が開放されているときに、ドライバＩＣ１００を安全側の状態（端子ＥＮについてはドライバＩＣ１００が動作停止となる側、端子ＣＳＢについては上記通信が無効となる側、端子ＳＣＫ及びＳＤＩについては有効なクロック信号及びデータイン信号が入力されない側）とするためである。

　図７を参照し、単位出力回路の構成を説明する。図７は、１つの単位出力回路の構成図である。単位出力回路の回路構成は単位出力回路１１０［１］～１１０［８］間で共通であるため、単位出力回路１１０［１］～１１０［８］の何れかである単位出力回路１１０［ｉ］の構成について説明する（ここでｉは１以上８以下の整数）。便宜上、単位出力回路１１０［ｉ］に接続される出力端子を“ＯＵＴｉ”によって表す。出力端子ＯＵＴｉは、ｉが１、２、３、４、５、６、７、８なら、夫々、出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５、ＯＵＴ６、ＯＵＴ７、ＯＵＴ８を指す。

　単位出力回路１１０［ｉ］は、過電流保護（ＯＣＰ）及び低負荷検出（ＵＬＤ）機能付き駆動回路（以下単に駆動回路と称する）１１１［ｉ］と、ハイサイド側のパワートランジスタＴｒＨ［ｉ］及びローサイド側のパワートランジスタＴｒＬ［ｉ］と、を備える。パワートランジスタＴｒＨ［ｉ］は、Ｐチャネル型のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ；metal-oxide-semiconductor　field-effect　transistor）として構成され、パワートランジスタＴｒＬ［ｉ］は、Ｎチャネル型のＭＯＳＦＥＴとして構成されている。パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］の直列接続回路によりハーフブリッジ回路が形成される。即ち、パワートランジスタＴｒＨ［ｉ］のソースには、端子ＶＳへの供給電圧（即ち負荷電源電圧ＶＡ；図１参照）が印加され、パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］の各ドレインと出力端子ＯＵＴｉは互いに共通接続される。パワートランジスタＴｒＬ［ｉ］のソースはグランドに接続される。駆動回路１１１［ｉ］は、パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］のゲートに接続され、それらのゲート電圧を制御することで、パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］を個別にオン、オフとする。駆動回路１１１［ｉ］には、パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］が同時にオンとなることを防止する機能が備えられている。尚、バイポーラトランジスタにて各パワートランジスタを形成するようにしても良い。

　また、駆動回路１１１［ｉ］は、パワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］に流れる電流の電流値を個別に検出可能であり、パワートランジスタＴｒＨ［ｉ］に流れる電流の検出値（以下、電流値Ｉ_Ｈ［ｉ］と称する）とパワートランジスタＴｒＬ［ｉ］に流れる電流の検出値（以下、電流値Ｉ_Ｌ［ｉ］と称する）とを参照して、過電流保護及び低負荷検出を実現する。

　即ち、過電流保護において、駆動回路１１１［ｉ］は、電流値Ｉ_Ｈ［ｉ］及びＩ_Ｌ［ｉ］の夫々を所定の過電流保護閾値と比較し、電流値Ｉ_Ｈ［ｉ］が過電流保護閾値以上であればパワートランジスタＴｒＨ［ｉ］が過電流状態である（即ちパワートランジスタＴｒＨ［ｉ］に過電流が流れている）と判断して即時パワートランジスタＴｒＨ［ｉ］をオフとし、そうでなければパワートランジスタＴｒＨ［ｉ］は過電流状態に無いと判断する。同様に、駆動回路１１１［ｉ］は、電流値Ｉ_Ｌ［ｉ］が過電流保護閾値以上であればパワートランジスタＴｒＬ［ｉ］が過電流状態である（即ちパワートランジスタＴｒＬ［ｉ］に過電流が流れている）と判断して即時パワートランジスタＴｒＬ［ｉ］をオフとし、そうでなければパワートランジスタＴｒＬ［ｉ］は過電流状態に無いと判断する。これらの判断結果は制御回路１２０に伝達される。尚、本実施形態では、パワートランジスタＴｒＨ［ｉ］が過電流状態であると判断されてパワートランジスタＴｒＨ［ｉ］が一旦オフとされると、電源オフ又はＭＣＵ２００からの指示等が無い限り、パワートランジスタＴｒＨ［ｉ］のオフ状態が維持される過電流ラッチ方式の採用を想定しているが、パワートランジスタＴｒＨ［ｉ］の過電流状態の解消が認められた時点でパワートランジスタＴｒＨ［ｉ］のターンオンを許容する自己復帰方式を採用するようにしても良い（パワートランジスタＴｒＬ［ｉ］についても同様）。

　また、低負荷検出において、駆動回路１１１［ｉ］は、パワートランジスタＴｒＨ［ｉ］をターンオンしてから所定のマスク時間経過後の電流値Ｉ_Ｈ［ｉ］又はパワートランジスタＴｒＬ［ｉ］をターンオンしてから所定のマスク時間経過後の電流値Ｉ_Ｌ［ｉ］が所定の低負荷検出閾値未満であれば、単位出力回路１１０［ｉ］が低負荷状態にある（即ち単位出力回路１１０［ｉ］の出力端子ＯＵＴｉに接続される負荷が低負荷である）と判断し、そうでなければ単位出力回路１１０［ｉ］が低負荷状態にあると判断しない。これらの判断結果は制御回路１２０に伝達される。出力端子ＯＵＴｉに負荷が接続されていない（出力端子ＯＵＴｉ及び負荷間の配線が断線している）場合などに、単位出力回路１１０［ｉ］が低負荷状態にあると判断される。当然であるが、低負荷検出閾値は過電流保護閾値よりも小さい。尚、過電流状態とは異なり、単位出力回路１１０［ｉ］が低負荷状態にあると判断された場合においては、駆動回路１１１［ｉ］は、その判断結果に基づき、単位出力回路１１０［ｉ］内のオンとなっているパワートランジスタをオフとする必要はない。

　２つの単位出力回路によって１つの駆動ＣＨ（駆動チャネル）を形成することができる。単位出力回路１１０［１］及び１１０［２］によって形成される駆動ＣＨ、単位出力回路１１０［３］及び１１０［４］によって形成される駆動ＣＨ、単位出力回路１１０［５］及び１１０［６］によって形成される駆動ＣＨ、単位出力回路１１０［７］及び１１０［８］によって形成される駆動ＣＨを、夫々、駆動ＣＨ１、駆動ＣＨ２、駆動ＣＨ３、駆動ＣＨ４と称する（図１参照）。モータＭ１～Ｍ４として直流モータ（ブラシ付き直流モータ等）を採用することができ、各駆動ＣＨにてフルブリッジ回路を構成することで各モータを双方向駆動することができる。モータＭ１～Ｍ４は互いに同じ構成を有していても良いし、何れかの２つのモータ間で構成が異なっていても良い。

　図８に、駆動ＣＨ１を形成する２つの単位出力回路１１０［１］及び１１０［２］とモータＭ１との接続関係を示す。出力端子ＯＵＴ［１］はモータＭ１の正極端子に接続され、出力端子ＯＵＴ［２］はモータＭ１の負極端子に接続される。モータＭ１は、正極端子から負極端子に向けて電流を流すことで正転し（第１方向に回転し）、負極端子から正極端子に向けて電流を流すことで逆転する（第１方向とは逆の第２方向に回転する）直流モータである。このため、パワートランジスタＴｒＨ［１］、ＴｒＬ［１］、ＴｒＨ［２］、ＴｒＬ［２］を、夫々、オン、オフ、オフ、オンとすることで、端子ＯＵＴ１からモータＭ１を介して端子ＯＵＴ２に電流が流れてモータＭ１が正転し、パワートランジスタＴｒＨ［１］、ＴｒＬ［１］、ＴｒＨ［２］、ＴｒＬ［２］を、夫々、オフ、オン、オン、オフとすることで、端子ＯＵＴ２からモータＭ１を介して端子ＯＵＴ１に電流が流れてモータＭ１が逆転する。駆動ＣＨ１以外の駆動ＣＨについての、２つの単位出力回路と対応するモータとの接続関係及びモータの駆動方法は、駆動ＣＨ１と同様である。

　ドライバＩＣ１００には、ＭＣＵ２００からの指示に基づきデータの書き込みが行われるライトレジスタと、ＭＣＵ２００からはデータの読み込みしかできないリードレジスタと、が備えられている。

　図９に示す如く、ＭＣＵ２００及びドライバＩＣ１００間の通信は、１フレームを単位としたＳＰＩ通信である。１フレームは、１６ビット分のデータ長を有する。即ち、１フレームにおいて、ＭＣＵ２００は、１６クロック分のクロック信号を端子ＳＣＫに供給し、クロック信号に同期して１６ビット分のデータイン信号を端子ＳＤＩに送信することができ、制御回路１２０は、クロック信号に同期して１６ビット分のデータアウト信号を端子ＳＤＯからＭＣＵ２００に送信することができる。図９に示される数値０～１５は、注目した１フレームにおけるビット番号を表しており、ビット番号１５のデータからビット番号０のデータに向けてビット番号の降順にデータの送受信が行われる。各ビット番号のデータは二値データであって“１”又は“０”の値をとる。

　ＭＣＵ２００は、ドライバＩＣ１００のライトレジスタへのデータの書き込みとドライバＩＣ１００のリードレジスタからのデータの読み込みとが同時に行われるライト＆リードレジスタモードで通信を行うときと、ドライバＩＣ１００のリードレジスタからのデータの読み込みのみが行われるリードレジスタモードで通信を行うときと、がある。

　図１０及び図１１に、ドライバＩＣ１００に内蔵されたライトレジスタＷＲ１及びＷＲ２の内容を示す。図１２～図１５に、ドライバＩＣ１００に内蔵されたリードレジスタＲＲ１～ＲＲ４の内容を示す。各ライトレジスタ及び各リードレジスタは、ビット番号１５～０が割り振られた１６ビット分の記憶領域を有する。各ライトレジスタ及び各リードレジスタは、制御回路１２０に内包される又は制御回路１２０の外部に設けられる。

　データイン信号におけるビット番号１５のデータが“１”であるとき、ライト＆リードレジスタモードとなり、データイン信号におけるビット番号１５のデータが“０”であるとき、リードレジスタモードとなる。ライト＆リードレジスタモードにおいて、実際にデータの書き込みが行われるライトレジスタを対象ライトレジスタと称し、ライト＆リードレジスタモード又はリードレジスタモードにおいて、実際にデータの読み込みが行われるリードレジスタを対象リードレジスタと称する。

　ライト＆リードレジスタモードにおいて、データイン信号におけるビット番号１４のデータにより、ライトレジスタＷＲ１及びＷＲ２の何れかが対象ライトレジスタとして選択される。具体的には、ライト＆リードレジスタモードにおいて、
　データイン信号におけるビット番号１４のデータが“０”であればライトレジスタＷＲ１が対象ライトレジスタとして選択され、
　データイン信号におけるビット番号１４のデータが“１”であればライトレジスタＷＲ２が対象ライトレジスタとして選択される。

　ライト＆リードレジスタモード又はリードレジスタモードにおいて、データイン信号におけるビット番号１４及び１３のデータにより、リードレジスタＲＲ１～ＲＲ４の何れか１つが対象リードレジスタとして選択される。具体的には、ライト＆リードレジスタモード又はリードレジスタモードにおいて、
　データイン信号におけるビット番号１４、１３のデータが夫々“０”、“０”であればリードレジスタＲＲ１が対象リードレジスタとして選択され、
　データイン信号におけるビット番号１４、１３のデータが夫々“１”、“０”であればリードレジスタＲＲ２が対象リードレジスタとして選択され、
　データイン信号におけるビット番号１４、１３のデータが夫々“０”、“１”であればリードレジスタＲＲ３が対象リードレジスタとして選択され、
　データイン信号におけるビット番号１４、１３のデータが夫々“１”、“１”であればリードレジスタＲＲ４が対象リードレジスタとして選択される。

　ライト＆リードレジスタモードにおいて、制御回路１２０は、データイン信号におけるビット番号１５～０のデータを対象ライトレジスタのビット番号１５～０のビット（記憶領域）に書き込むライト処理を行い、これと並行して、対象リードレジスタのビット番号１５～０のビット（記憶領域）に格納されたデータを読み出して、読み出したデータをデータアウト信号におけるビット番号１５～０のデータとして端子ＳＤＯから出力するリード処理を行う。リードレジスタモードでは、ライト処理及びリード処理の内、リード処理のみが行われる。

　但し、データイン信号のビット番号１４のデータが受信されるまでは対象ライトレジスタが確定しないため、実際には、ライト＆リードレジスタモードにおいて、データイン信号におけるビット番号１５、１４のデータはライトレジスタＷＲ１及びＷＲ２の双方のビット番号１５、１４のビット（記憶領域）に書き込まれて良い。また、データイン信号のビット番号１３のデータが受信されるまでは対象リードレジスタが確定しないため、実際には、ライト＆リードレジスタモード又はリードレジスタモードにおいて、データアウト信号におけるビット番号１５～１３のデータは、リードレジスタＲＲ１～ＲＲ４の内の任意のリードレジスタにおけるビット番号１５～１３のビットに格納されたデータであって良い。詳細は後述されるが、リードレジスタにおけるビット番号１５～１３のビットに格納されたデータは、リードレジスタＲＲ１～ＲＲ４間で共通となっているため、問題は生じない。

　ＭＣＵ２００からドライバＩＣ１００にＳＰＩ通信により送信されるデータイン信号は、ライト＆リードレジスタモードにおいて、ライト処理及びリード処理を行うことを指示するライト＆リードコマンド信号であると言え、リードレジスタモードにおいて、リード処理を行うことを指示するリードコマンド信号であると言える。尚、ライト処理を行うことのみを指示するライトコマンド信号がＭＣＵ２００からドライバＩＣ１００に送信できるように、通信プロトコルを変形しても構わない。この場合、ＭＣＵ２００はライト＆リードコマンド信号の代わりにライトコマンド信号を送信することが有り得て良い。

　ライトレジスタＷＲ１及びＷＲ２について詳説する（図１０及び図１１参照）。各ライトレジスタのビット番号１５～１３の役割については上述した通りである。ライトレジスタＷＲ１及びＷＲ２のビット番号１２のビットは、全レジスタをリセットするためのものである。ライトレジスタＷＲ１又はＷＲ２のビット番号１２のビットに“１”が書き込まれると、制御回路１２０は、レジスタＷＲ１、ＷＲ２及びＲＲ１～ＲＲ４の全ビットに“０”をセットするロジックリセット処理を実行する。尚、ライトレジスタＷＲ１及びＷＲ２の全ビットの初期値は“０”である。

　ライトレジスタＷＲ１及びＷＲ２のビット番号４～１１のビットは、各単位出力回路のパワートランジスタのオン／オフ状態を指定するためのビットである。具体的には、ライトレジスタＷＲ１のビット番号４、５、６、７、８、９、１０、１１のビットは、夫々、パワートランジスタＴｒＬ［１］、ＴｒＨ［１］、ＴｒＬ［２］、ＴｒＨ［２］、ＴｒＬ［３］、ＴｒＨ［３］、ＴｒＬ［４］、ＴｒＨ［４］に対応するオン／オフ指定ビットであり、ライトレジスタＷＲ２のビット番号４、５、６、７、８、９、１０、１１のビットは、夫々、パワートランジスタＴｒＬ［５］、ＴｒＨ［５］、ＴｒＬ［６］、ＴｒＨ［６］、ＴｒＬ［７］、ＴｒＨ［７］、ＴｒＬ［８］、ＴｒＨ［８］に対応するオン／オフ指定ビットである。制御回路１２０は、或るオン／オフ指定ビットが“１”のとき、そのオン／オフ指定ビットに対応するパワートランジスタをオンとし、或るオン／オフ指定ビットが“０”のとき、そのオン／オフ指定ビットに対応するパワートランジスタをオフとする。

　ライトレジスタＷＲ１のビット番号３～０のビット及びライトレジスタＷＲ２のビット番号３及び０のビットは、駆動回路１１１［１］～１１１［８］における低負荷検出機能のオン／オフ、温度保護回路１３４、ＯＶＰ回路１３３及びＵＶＬＯ回路１３２の検出結果のラッチの有無、ＯＶＰ判定電圧の設定、及び、ドライバＩＣ１００の設計及び製造時にのみ利用されるテストモードの設定に関わるビットであり、ここでは、それらのビットの詳細な説明を省略する。また、ライトレジスタＷＲ２のビット番号２及び１のビットはリザーブビットとなっている。リザーブビットは、ドライバＩＣ１００の実稼働時において使用されることの無いビットであり、リザーブビットに対する書き込みは無効である。

　次に、リードレジスタＲＲ１～ＲＲ４について詳説する（図１２～図１５参照）。リードレジスタＲＲ１及びＲＲ２において、ビット番号１５～０の初期値は、夫々、０、１、１、０、０、０、０、０、０、０、０、０、１、１、１、１である。リードレジスタＲＲ３及びＲＲ４において、ビット番号１５～０の初期値は、夫々、０、１、１、０、１、１、１、１、１、１、１、１、１、１、１、１である。リードレジスタＲＲ１～ＲＲ４において、ビット番号１５及び１２のビットは使用されることのないビットであり、それらのビットには無効なデータが格納されている。

　リードレジスタにおいて、ビット番号１４のビットにはリードレジスタＲＲ１～ＲＲ４間で共通のデータが格納され且つビット番号１３のビットにもリードレジスタＲＲ１～ＲＲ４間で共通のデータが格納される。制御回路１２０は、リードレジスタＲＲ１～ＲＲ４のビット番号１４及び１３のビットに、温度保護回路１３４からの情報に基づくデータを格納する。具体的には、温度保護回路１３４にてシャットダウン温度状態と判断されたときには、リードレジスタＲＲ１～ＲＲ４のビット番号１４のビットに“１”を格納し、そうでないときには当該ビットに“０”を格納する。温度保護回路１３４にて警告温度状態と判断されたときには、リードレジスタＲＲ１～ＲＲ４のビット番号１３のビットに“１”を格納し、そうでないときには当該ビットに“０”を格納する。

　温度保護回路１３４にてシャットダウン温度状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれたビット（即ち、リードレジスタＲＲ１～ＲＲ４のビット番号１４のビット）のデータは、所定条件が成立するまでラッチされても良い（即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい）。
　同様に、温度保護回路１３４にて警告温度状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれたビット（即ち、リードレジスタＲＲ１～ＲＲ４のビット番号１３のビット）のデータは、所定条件が成立するまでラッチされても良い（即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい）。
　実際には、シャットダウン温度状態及び警告温度状態に関して上記ラッチを行うか否かは、ライトレジスタＷＲ１のビット番号２のビットに書き込まれたデータにより決定される。

　リードレジスタにおいて、ビット番号１のビットにはリードレジスタＲＲ１及びＲＲ２間で共通のデータが格納され且つビット番号０のビットにもリードレジスタＲＲ１及びＲＲ２間で共通のデータが格納される。
　制御回路１２０は、リードレジスタＲＲ１及びＲＲ２のビット番号１のビットに、ＯＶＰ回路１３３からの情報に基づくデータを格納する。具体的には、ＯＶＰ回路１３３にて過電圧状態と判断されたときには、リードレジスタＲＲ１及びＲＲ２のビット番号１のビットに“１”を格納し、そうでないときには当該ビットに“０”を格納する。
　制御回路１２０は、リードレジスタＲＲ１及びＲＲ２のビット番号０のビットに、ＵＶＬＯ回路１３２からの情報に基づくデータを格納する。具体的には、ＵＶＬＯ回路１３２にて減電圧状態と判断されたときには、リードレジスタＲＲ１及びＲＲ２のビット番号０のビットに“１”を格納し、そうでないときには当該ビットに“０”を格納する。

　ＯＶＰ回路１３３にて過電圧状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれたビット（即ち、リードレジスタＲＲ１及びＲＲ２のビット番号１のビット）のデータは、所定条件が成立するまでラッチされても良い（即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい）。
　同様に、ＵＶＬＯ回路１３２にて減電圧状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれたビット（即ち、リードレジスタＲＲ１及びＲＲ２のビット番号０のビット）のデータは、所定条件が成立するまでラッチされても良い（即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい）。
　実際には、過電圧状態及び減電圧状態に関して上記ラッチを行うか否かは、ライトレジスタＷＲ１のビット番号１のビットに書き込まれたデータにより決定される。

　リードレジスタＲＲ１及びＲＲ２のビット番号４～１１のビットは、各単位出力回路のパワートランジスタのオン／オフ状態を表すためのビットである。

　制御回路１２０は、ライト＆リードコマンド信号の受信に基づきライトレジスタＷＲ１及びＷＲ２の各ビットにデータを書き込むと、その書き込んだデータに従って、各単位出力回路のパワートランジスタをオン又はオフとする。それと同時に、又は、その後に、制御回路１２０は、各単位出力回路のパワートランジスタの状態（即ちオンであるかオフであるか）を表すデータをリードレジスタＲＲ１及びＲＲ２のビット番号４～１１のビットに格納する。制御回路１２０は、リードレジスタＲＲ１及びＲＲ２のビット番号４～１１のビットに格納されるデータを、周期的に最新のものに更新するようにしても良い。

　リードレジスタＲＲ１のビット番号４、５、６、７、８、９、１０、１１のビットは、夫々、パワートランジスタＴｒＬ［１］、ＴｒＨ［１］、ＴｒＬ［２］、ＴｒＨ［２］、ＴｒＬ［３］、ＴｒＨ［３］、ＴｒＬ［４］、ＴｒＨ［４］に対応するオン／オフ状態ビットであり、リードレジスタＲＲ２のビット番号４、５、６、７、８、９、１０、１１のビットは、夫々、パワートランジスタＴｒＬ［５］、ＴｒＨ［５］、ＴｒＬ［６］、ＴｒＨ［６］、ＴｒＬ［７］、ＴｒＨ［７］、ＴｒＬ［８］、ＴｒＨ［８］に対応するオン／オフ状態ビットである。或るパワートランジスタがオンであるとき、当該パワートランジスタに対応するオン／オフ状態ビットに“１”が格納され、或るパワートランジスタがオフであるとき、当該パワートランジスタに対応するオン／オフ状態ビットに“０”が格納される。

　リードレジスタＲＲ３及びＲＲ４のビット番号０～７のビットには、単位出力回路ごとに且つパワートランジスタごとに、過電流の有無を示すデータが格納される。
　リードレジスタＲＲ３のビット番号０、１、２、３、４、５、６、７のビットは、夫々、パワートランジスタＴｒＬ［１］、ＴｒＨ［１］、ＴｒＬ［２］、ＴｒＨ［２］、ＴｒＬ［３］、ＴｒＨ［３］、ＴｒＬ［４］、ＴｒＨ［４］に対応する個別過電流状態ビットであり、リードレジスタＲＲ４のビット番号０、１、２、３、４、５、６、７のビットは、夫々、パワートランジスタＴｒＬ［５］、ＴｒＨ［５］、ＴｒＬ［６］、ＴｒＨ［６］、ＴｒＬ［７］、ＴｒＨ［７］、ＴｒＬ［８］、ＴｒＨ［８］に対応する個別過電流状態ビットである。
　何れかの単位出力回路１１０［ｉ］において、駆動回路１１１［ｉ］により、或るパワートランジスタが過電流状態である判断されたとき、当該パワートランジスタに対応する個別過電流状態ビットに“１”が格納され、或るパワートランジスタが過電流状態であると判断されていないとき、当該パワートランジスタに対応する個別過電流状態ビットに“０”が格納される。

　リードレジスタＲＲ１のビット番号３のビットには、リードレジスタＲＲ３のビット番号０～７のビットにおけるデータの論理和が格納され、リードレジスタＲＲ２のビット番号３のビットには、リードレジスタＲＲ４のビット番号０～７のビットにおけるデータの論理和が格納される。
　即ち、単位出力回路１１０［１］～１１０［４］に含まれる計８つのパワートランジスタにおいて、１つでも過電流状態にあると判断された場合には、リードレジスタＲＲ１のビット番号３のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ１のビット番号３のビットに“０”が格納される。同様に、単位出力回路１１０［５］～１１０［８］に含まれる計８つのパワートランジスタにおいて、１つでも過電流状態にあると判断された場合には、リードレジスタＲＲ２のビット番号３のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ２のビット番号３のビットに“０”が格納される。
　以下、リードレジスタＲＲ１又はＲＲ２のビット番号３のビットは、論理和過電流状態ビットと称されることもある。

　或るパワートランジスタが過電流状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれた個別過電流状態ビット及び論理和過電流状態ビットのデータは、所定条件が成立するまでラッチされる（即ち例えば、上記ロジックリセット処理が行われるまで保持される）。

　リードレジスタＲＲ３及びＲＲ４のビット番号８～１１のビットには、単位出力回路ごとに、単位出力回路が低負荷状態であるか否かを示すデータが格納される。
　リードレジスタＲＲ３のビット番号８、９、１０、１１のビットは、夫々、出力端子ＯＵＴ１に接続される単位出力回路１１０［１］、出力端子ＯＵＴ２に接続される単位出力回路１１０［２］、出力端子ＯＵＴ３に接続される単位出力回路１１０［３］、出力端子ＯＵＴ４に接続される単位出力回路１１０［４］に対応する個別低負荷状態ビットであり、リードレジスタＲＲ４のビット番号８、９、１０、１１のビットは、夫々、出力端子ＯＵＴ５に接続される単位出力回路１１０［５］、出力端子ＯＵＴ６に接続される単位出力回路１１０［６］、出力端子ＯＵＴ７に接続される単位出力回路１１０［７］、出力端子ＯＵＴ８に接続される単位出力回路１１０［８］に対応する個別低負荷状態ビットである。
　何れかの単位出力回路１１０［ｉ］において、駆動回路１１１［ｉ］により、単位出力回路１１０［ｉ］が低負荷状態にある判断されたとき、単位出力回路１１０［ｉ］に対応する個別低負荷状態ビットに“１”が格納され、単位出力回路１１０［ｉ］が低負荷状態にあると判断されていないとき、単位出力回路１１０［ｉ］に対応する個別低負荷状態ビットに“０”が格納される。

　リードレジスタＲＲ１のビット番号２のビットには、リードレジスタＲＲ３のビット番号８～１１のビットにおけるデータの論理和が格納され、リードレジスタＲＲ２のビット番号２のビットには、リードレジスタＲＲ４のビット番号８～１１のビットにおけるデータの論理和が格納される。
　即ち、単位出力回路１１０［１］～１１０［４］の何れか１つでも低負荷状態にあると判断された場合には、リードレジスタＲＲ１のビット番号２のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ１のビット番号２のビットに“０”が格納される。同様に、単位出力回路１１０［５］～１１０［８］の何れか１つでも低負荷状態にあると判断された場合には、リードレジスタＲＲ２のビット番号２のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ２のビット番号２のビットに“０”が格納される。
　以下、リードレジスタＲＲ１又はＲＲ２のビット番号２のビットは、論理和低負荷状態ビットと称されることもある。

　或る単位出力回路が低負荷状態にあると一旦判断されると、その判断結果に基づき“１”が書き込まれた個別低負荷状態ビット及び論理和低負荷状態ビットのデータは、所定条件が成立するまでラッチされる（即ち例えば、上記ロジックリセット処理が行われるまで保持される）。

　上述の如くドライバＩＣ１００は各種の異常を検出することができ、異常を検出する（異常の有無を検出する）ための異常検出回路を備えていると言える。検出対象となる異常には、駆動回路１１１［ｉ］（図７参照）にて検出される過電流状態による異常及び低負荷状態による異常と、ＵＶＬＯ回路１３２（図６参照）にて検出される減電圧状態による異常と、ＯＶＰ回路１３３（図６参照）にて検出される過電圧状態による異常と、温度保護回路１３４（図６参照）にて検出される警告温度状態又はシャットダウン温度状態による異常と、が含まれる。

［端子配列について（その１）］
　ドライバＩＣ１００の端子配列（所謂ピン配列）について説明を加える。負荷駆動装置としてのドライバＩＣ１００においては、図１６に示す如く、各駆動ＣＨを形成する一対の出力端子が互いに隣接して配置されている。即ち、各駆動ＣＨにおいて一対の出力端子間に他の端子は存在していない。更に、各駆動ＣＨにおいて、一対の出力端子を挟み込むようにグランドに接続される端子ＧＮＤ及び負荷電源電圧ＶＡの供給を受ける端子ＶＳが配置されていて、それら４つの端子が互いに隣接して並べられている。即ち、駆動ＣＨ１に関して言えば、ドライバＩＣの筐体１０１の第１面において、端子ＧＮＤ、ＯＵＴ１、ＯＵＴ２及びＶＳが、この順番で互いに隣接して配列されており、駆動ＣＨ３に関して言えば、ドライバＩＣの筐体１０１の第２面において、端子ＧＮＤ、ＯＵＴ５、ＯＵＴ６及びＶＳが、この順番で互いに隣接して配列されている。駆動ＣＨ２及びＣＨ４についても同様である。

　このため、基板ＳＵＢ上においてドライバＩＣ１００及びモータＭ１～Ｍ４間の配線（パターン）の引き回しが容易となり、基板ＳＵＢを小型化しやすくなる。また、モータ間の信号クロストークを容易に低く抑えることが可能となり、これも基板ＳＵＢの小型化に有利である。

　図１７に、ドライバＩＣ１００との対比に供される参考ドライバＩＣを示す。参考ドライバＩＣのような端子配列では、モータ間の信号クロストークが大きくなり（図１７の破線枠内で信号干渉が生じる）、また信号クロストークの低減を図ろうとした場合、基板上での配線引き回しが長くなる。結果、基板の小型化が難しくなる。

　また、参考ドライバＩＣでは、異なる駆動ＣＨの出力端子同士が隣接しているため、端子間ショート不良が発生した際、２つの駆動ＣＨに不良の影響が及ぶ。即ち例えば、図１７の参考ドライバＩＣにおいて、出力端子ＯＵＴ１及びＯＵＴ６間で短絡が生じた場合、出力端子ＯＵＴ１及びＯＵＴ２に対応する駆動ＣＨと、出力端子ＯＵＴ５及びＯＵＴ６に対応する駆動ＣＨとに影響が及ぶ。

　これに対し、本実施形態に係るドライバＩＣ１００では、異なる駆動ＣＨにおける出力端子同士が互いに隣接していない。即ち例えば、ドライバＩＣ１００では、筐体１０１の第１面において、駆動ＣＨ１に対応する一対の出力端子ＯＵＴ１及びＯＵＴ２と、駆動ＣＨ２に対応する一対の出力端子ＯＵＴ３及びＯＵＴ４との間に、出力端子とは異なる１以上の端子が設けられている。筐体１０１の第２面における駆動ＣＨ３及びＣＨ４についても同様である。従って仮に、１つの出力端子が隣接端子と短絡したとしても、影響が１つの駆動ＣＨにしか及ばず、参考ドライバＩＣと比べて不具合発生時の影響を少なくすることができる。また、或る駆動ＣＨの出力端子での信号と他の駆動ＣＨの出力端子での信号との干渉（図１７の“干渉”に相当）が生じにくくなる。

［端子配列について（その２）］
　ドライバＩＣ１００には、出力端子を含む端子の集まりである出力用端子群（第１端子群）と、ＭＣＵ２００に接続されるべき端子を含む端子の集まりである制御用端子群（第２端子群）と、が備えられる。

　図１８に示す如く、出力用端子群として出力用端子群ＯＴＧ１～ＯＴＧ４があり、制御用端子群として制御用端子群ＣＴＧ１及びＣＴＧ２がある。端子群ＯＴＧ１～ＯＴＧ４、ＣＴＧ１及びＣＴＧ２は互いに分離した端子群であって、端子群ＯＴＧ１～ＯＴＧ４、ＣＴＧ１及びＣＴＧ２の内、任意の２つの端子群の間で共通の端子を包含することは無い。

　各出力用端子群は、筐体１０１の第１面又は第２面において互いに隣接して一列に並ぶ複数の端子から成り、各制御用端子群は、筐体１０１の第１面又は第２面において互いに隣接して一列に並ぶ複数の端子から成る。より具体的には
　出力用端子群ＯＴＧ１は、筐体１０１の第１面において互いに隣接して一列に並ぶピン番号２～４の３つの端子ＯＵＴ１、ＯＵＴ２及びＶＳから成り、
　出力用端子群ＯＴＧ２は、筐体１０１の第１面において互いに隣接して一列に並ぶピン番号１１～１３の３つの端子ＶＳ、ＯＵＴ３及びＯＵＴ４から成り、
　出力用端子群ＯＴＧ３は、筐体１０１の第２面において互いに隣接して一列に並ぶピン番号１６～１８の３つの端子ＯＵＴ５、ＯＵＴ６及びＶＳから成り、
　出力用端子群ＯＴＧ４は、筐体１０１の第２面において互いに隣接して一列に並ぶピン番号２５～２７の３つの端子ＶＳ、ＯＵＴ７及びＯＵＴ８から成る。
　制御用端子群ＣＴＧ１は、筐体１０１の第１面において互いに隣接して一列に並ぶピン番号６～９の４つの端子ＳＤＩ、ＶＣＣ、ＳＤＯ及びＥＮから成り、
　制御用端子群ＣＴＧ２は、筐体１０１の第２面において互いに隣接して一列に並ぶピン番号２２及び２３の２つの端子ＣＳＢ及びＳＣＫから成る。

　出力用端子群の各端子には、負荷電源電圧ＶＡそのもの又は負荷電源電圧ＶＡに基づく電圧が加わるため、出力用端子群を形成する各端子の耐圧は所定の第１耐圧以上となっている。第１耐圧は、負荷電源電圧ＶＡとして想定された電圧の最大値（例えば３２Ｖ）以上の値（例えば４０Ｖ）を持つ。従って、出力用端子群を形成する何れの端子に第１耐圧に相当する電圧を印加しても、その端子に繋がる、ドライバＩＣ１００内の回路に破損及び劣化は生じない。

　制御用端子群の各端子には、相対的に低い制御電源電圧ＶＢそのもの又は制御電源電圧ＶＢに基づく電圧（信号）が加わるため、制御用端子群を形成する各端子の耐圧は所定の第２耐圧以上となっている。第２耐圧は、制御電源電圧ＶＢとして想定された電圧の最大値（例えば５Ｖ）以上の値（例えば１０Ｖ）を持つ。従って、制御用端子群を形成する何れの端子に第２耐圧に相当する電圧を印加しても、その端子に繋がる、ドライバＩＣ１００内の回路に破損及び劣化は生じない。

　また、３つの端子ＮＣと端子ＴＥＳＴ１及びＴＥＳＴ２は、電源端子（ＶＳ、ＶＣＣ）、出力端子（ＯＵＴ１～ＯＵＴ８）及びグランド端子（ＧＮＤ）とも制御用端子群の各端子とも異なる端子（以下、未使用端子と称する）であり、各未使用端子の耐圧は第１耐圧以上となっている。従って、各未使用端子に第１耐圧に相当する電圧を印加しても、未使用端子に繋がる、ドライバＩＣ１００内の回路に破損及び劣化は生じない。未使用端子としての端子ＮＣは、ドライバＩＣ１００内の回路に接続されない端子である（接続されていても、回路機能上、接続されていないとみなすことのできる端子である）。端子ＴＥＳＴ１及びＴＳＥＴ２は、上述したように、ドライバＩＣ１００の開発及び製造段階においてのみ使用される端子であって、ドライバＩＣ１００の実稼働時において使用されない。

　尚、上述の説明から明らかであるが、出力用端子群ＯＴＧ１～ＯＴＧ４の夫々は、制御電源電圧ＶＢの供給を受ける電源端子（ＶＣＣ）、ＭＣＵ２００に接続されるべき端子（ＥＮ、ＳＣＫ、ＣＳＢ、ＳＤＩ、ＳＤＯ）及び未使用端子を含まず、ここでは、グランド端子（ＧＮＤ）も含まないと考える。制御用端子群ＣＴＧ１及びＣＴＧ２の夫々は、出力端子（ＯＵＴ１～ＯＵＴ８）、負荷電源電圧ＶＡの供給を受ける電源端子（ＶＳ）及び未使用端子を含まず、ここでは、グランド端子（ＧＮＤ）も含まないと考える。

　特筆すべき点として、ドライバＩＣ１００の第１面又は第２面において、隣り合う出力用端子群（第１端子群）と制御用端子群（第２端子群）との間には１以上の未使用端子（別端子）が配置されている。即ち例えば、ドライバＩＣ１００の第１面において、出力用端子群ＯＴＧ１と制御用端子群ＣＴＧ１との間には未使用端子ＮＣが配置されており、ドライバＩＣ１００の第２面において、出力用端子群ＯＴＧ３と制御用端子群ＣＴＧ２との間には未使用端子ＴＥＳＴ２及びＮＣを含む３つの端子が配置されている。出力用端子群及び制御用端子群の他の組み合わせについても同様である。

　このため、互いに隣接する端子間がショートしても、ドライバＩＣ１００は破壊されない。例えば、ピン番号１１の端子ＶＳとピン番号１０の端子ＴＥＳＴ１とがショートしても、端子ＴＥＳＴ１の耐圧は端子ＶＳの供給電圧（負荷駆動電圧ＶＡ）以上となっているのでＩＣ破壊は生じない。また、ピン番号１１の端子ＶＳとピン番号１２の出力端子ＯＵＴ３とがショートした場合、ピン番号１２の出力端子ＯＵＴ３とピン番号１３のＯＵＴ４とがショートした場合、又は、ピン番号１３のＯＵＴ４とピン番号１４の端子ＧＮＤとがショートした場合には、一時的に過大な電流が駆動ＣＨ２に流れ得るが、過電流保護が働くので、ＩＣ破壊は生じない。また、電源電圧（ＶＡ、ＶＢ）がグランドに短絡することを回避すべく、電源端子（ＶＳ、ＶＣＣ）に隣接してグランド端子（ＧＮＤ）を配置しないようにしている。

　図１９に、参考ドライバＩＣの端子配列を示す。参考ドライバＩＣでは、隣接端子間のショートによりＩＣ破壊が生じ得る。

　隣接端子間ショート発生時にドライバＩＣが破壊することを回避すべく、制御用端子群の各端子の耐圧も第１耐圧以上にすることも考えられ、実際、ドライバＩＣ１００において、制御用端子群の各端子の耐圧を第１耐圧以上にしても構わない。しかし、その場合であっても、仮に、負荷電源電圧ＶＡの供給を受ける電源端子と制御用端子群の端子とがショートすれば（図１９の参考ドライバＩＣにおいて例えば隣接し合う端子ＶＳ及びＳＣＫ間がショートすれば）、制御用端子群の端子に繋がる別の電子部品（本実施形態の負荷駆動システムにおいてはＭＣＵ２００）が破壊されるおそれがある。このため、ドライバＩＣ１００では、ドライバＩＣ１００を含む各電子部品が基板ＳＵＢに実装された際に、どの電子部品（どの回路）にも接続される必要のない未使用端子（ＮＣ、ＴＥＳＴ１、ＴＥＳＴ２）を、隣り合う出力用端子群と制御用端子群との間に挿入するようにしている。

　ドライバＩＣ１００又は負荷駆動システムは、断線に関しては下記特徴を有している。
　・負荷電源電圧ＶＡを電源端子ＶＳに供給すべき配線の断線はＵＶＬＯ回路１３２により検出され、制御電源電圧ＶＢを電源端子ＶＣＣに供給すべき配線の断線はパワーオンリセット回路１３５により検出される。
　・出力端子及び負荷間の断線は、低負荷検出機能により検出される。
　・端子ＥＮ、ＣＳＢ、ＳＣＫ及びＳＤＩへの配線の断線時に意図しない制御がドライバＩＣ１００に加わらないよう、それらの端子はドライバＩＣ１００内でプルダウン又はプルアップされている（図６）。尚、端子ＴＥＳＴ１及びＴＥＳＴ２もドライバＩＣ１００内でプルダウンされている。
　・端子ＳＤＯへの配線が断線しているときには、ＭＣＵ２００からドライバＩＣ１００への入力コマンド信号を反映した情報が端子ＳＤＯから出力されないため、当該断線をＭＣＵ２００にて検出可能である。
　・負荷電源電圧ＶＡの供給を受けるべき電源端子（ＶＳ）、及び、それの対となるグランド端子（ＧＮＤ）は、夫々に２端子以上設けられているので、一次故障では、ドライバＩＣ１００が機能不全とはなりにくい。

［モータの用途例］
　図２０に、本実施形態に係るモータの使用例を示す。本実施形態に係る負荷駆動システムは運転席及び助手席が設けられた乗用車又はトラック車両としての車両ＣＣ（図３参照）に搭載されており、駆動ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４にて駆動されるモータＭ１、Ｍ２、Ｍ３、Ｍ４は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ、助手席の温度調整用のモータとして利用される。内外気切り替えとは、車両ＣＣの外気の車両ＣＣ内への流入を遮断して車両ＣＣ内で空気を循環させるモードと、車両ＣＣの外気を車両ＣＣ内に取り入れるモードとの切り替えを意味する。風向切り換えとは、車両ＣＣに設けられた空調設備から吹き出す風の向きの切り替えを意味する。運転席、助手席の温度調整とは、夫々、上記空調設備から運転席、助手席に向けて吹き出す風の吹き出し温度の調整を意味する。但し、モータＭ１～Ｍ４の用途は上記のものに限定されない。尚、ドライバＩＣ１００は、過電圧状態の判断に用いられる上記ＯＶＰ判定電圧を切り替える機能を有しており、ライトレジスタＷＲ２のビット番号３のビット（図１１参照）に書き込まれたデータに依存してＯＶＰ判定電圧が決定される。例えば、車両ＣＣが乗用車であるか、トラック車両であるかに応じて、適切なＯＶＰ判定電圧を選択使用するといったことが可能となる。

　＜＜第２実施形態＞＞
　本発明の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第１実施形態中の記載が第２実施形態にも適用される。図２０に示す例では、温度調整を運転席と助手席とで個別に行うことができるタイプの車両ＣＣを想定しているが、車両ＣＣのタイプによっては、運転席及び助手席間で共通の温度調整を行うタイプの車両ＣＣもある。この場合、モータＭ１～Ｍ４の内、１つのモータは車両ＣＣに搭載されない。

　第２実施形態では、運転席及び助手席間で共通の温度調整が行われるタイプの車両ＣＣに負荷駆動システムが搭載されることを想定し、負荷駆動システムにて駆動されるモータがモータＭ１～Ｍ３のみであるものとする。つまり、第２実施形態の負荷駆動システムは、第１実施形態の負荷駆動システムから、単位出力回路１１０［７］及び１１０［８］、出力端子ＯＵＴ７及びＯＵＴ８及びモータＭ４を削除した構成を有する（従って第２実施形態において駆動ＣＨ４は存在しない）。当該削除を除き、第２実施形態で特に述べない事項に関して、負荷駆動システムの動作及び構成等は、ドライバＩＣ及びＭＣＵ間の通信方式を含め、第１及び第２実施形態間で共通である。

　即ち、図２１に示す如く、第２実施形態に係る負荷駆動システムは運転席及び助手席間で共通の温度調整が行われるタイプの車両ＣＣに搭載されており、駆動ＣＨ１、ＣＨ２、ＣＨ３にて駆動されるモータＭ１、Ｍ２、Ｍ３は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席及び助手席に共通の温度調整用のモータとして利用される。但し、モータＭ１～Ｍ３の用途は上記のものに限定されない。

　第２実施形態に係るドライバＩＣを、符号１００Ａによって参照する。ドライバＩＣ１００Ａは、ドライバＩＣ１００から単位出力回路１１０［７］及び１１０［８］並びに出力端子ＯＵＴ７及びＯＵＴ８を削除した構成を有し、当該削除を除き、第２実施形態で特に述べない事項に関して、ドライバＩＣの動作及び構成等はドライバＩＣ１００及び１００Ａ間で共通である。

　図２２に、ドライバＩＣ１００Ａの端子配列（所謂ピン配列）を示す。ドライバＩＣ１００Ａには、ドライバＩＣ１００と同様に、ピン番号１～２８が割り当てられた計２８本の金属端子が設けられているが、ピン番号２６及び２７の金属端子は端子ＮＣとなっている。端子ＮＣは、上述したように、ドライバＩＣ１００Ａを構成する半導体集積回路に接続されない端子であって、ドライバＩＣ１００Ａの動作に何ら影響を与えない端子である。ピン番号２６及び２７の端子を除き、ドライバＩＣの端子配列はドライバＩＣ１００及び１００Ａ間で共通であり、ドライバＩＣの筐体サイズ及び形状もドライバＩＣ１００及び１００Ａ間で共通である。

　図２３を参照し、第１実施形態に係るドライバＩＣ１００は、第１及び第２ライトレジスタとしてライトレジスタＷＲ１及びＷＲ２を有し且つ第１～第４リードレジスタとしてリードレジスタＲＲ１～ＲＲ４を有していたが、第２実施形態に係るドライバＩＣ１００Ａは、第１及び第２ライトレジスタとしてライトレジスタＷＲ１及びＷＲ２Ａを有し且つ第１～第４リードレジスタとしてリードレジスタＲＲ１、ＲＲ２Ａ、ＲＲ３及びＲＲ４Ａを有する。つまり、ドライバＩＣ１００におけるレジスタＷＲ２、ＲＲ２及びＲＲ４が、ドライバＩＣ１００ＡではレジスタＷＲ２Ａ、ＲＲ２Ａ及びＲＲ４Ａに置換される。

　上述したように、第２実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第１実施形態中の記載が第２実施形態にも適用されるが、この適用の際、第１実施形態の説明文における符号“１００”、“ＷＲ２”、“ＲＲ２”、“ＲＲ４”は、夫々、“１００Ａ”、“ＷＲ２Ａ”、“ＲＲ２Ａ”、“ＲＲ４Ａ”に読み替えられる。

　図２４にライトレジスタＷＲ２Ａの内容を示す。ライトレジスタＷＲ２Ａは、ビット番号８～１１のビットがライトダミービットとなっている点を除き、ライトレジスタＷＲ２と同じものである。ライトレジスタＷＲ２Ａにおいて、ビット番号８～１１のビットがライトダミービットとなっているとは、ビット番号８～１１のビットに対応するメモリ空間が、書き込み無効なライトダミーメモリ空間になっていることを意味する。即ち、ライトレジスタＷＲ２Ａは、１６ビット分のメモリ空間が割り当てられたレジスタではあるが、その１６ビット分のメモリ空間の内、ライトダミーメモリ空間には、データを記憶可能なビットが存在しない、或いは、データを記憶可能なビットに相当する半導体回路が設けられてはいるが、当該半導体回路が何れの回路にも接続されていない。

　何れにせよ、ライトレジスタＷＲ２Ａにおいて、ライトダミーメモリ空間及びライトダミービットは、そこにデータを書き込むことが可能であるか否かに関係なく、単位出力回路の状態を含むドライバＩＣ１００Ａの状態及び動作に一切の影響を与えないメモリ空間及びビットである。実際には例えば、ライトレジスタＷＲ２Ａのライトダミービットはリザーブビットとして取り扱われ、ライト＆リードコマンド信号によるライトダミービットに対するデータの書き込みは無効とされる。

　図２５及び図２６にリードレジスタＲＲ２Ａ及びＲＲ４Ａの内容を示す。

　リードレジスタＲＲ２Ａは、ビット番号８～１１のビットがリードダミービットとなっている点と、ビット番号２及び３のビットが示すデータの内容を除き、リードレジスタＲＲ２と同じものである。リードレジスタＲＲ２Ａにおいて、ビット番号８～１１のビット（リードダミービット）には、常に固定値“０”が格納されている。
　リードレジスタＲＲ２Ａのビット番号２のビット（論理和低負荷状態ビット）には、リードレジスタＲＲ４Ａのビット番号８及び９のビットにおけるデータの論理和が格納される。即ち、単位出力回路１１０［５］及び１１０［６］の何れか１つでも低負荷状態にあると判断された場合には、リードレジスタＲＲ２Ａのビット番号２のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ２Ａのビット番号２のビットに“０”が格納される。
　リードレジスタＲＲ２Ａのビット番号３のビット（論理和過電流状態ビット）には、リードレジスタＲＲ４Ａのビット番号０～３のビットにおけるデータの論理和が格納される。即ち、単位出力回路１１０［５］及び１１０［６］に含まれる計４つのパワートランジスタにおいて、１つでも過電流状態にあると判断された場合には、リードレジスタＲＲ２Ａのビット番号３のビットに“１”が格納され、そうでない場合に限り、リードレジスタＲＲ２Ａのビット番号３のビットに“０”が格納される。

　リードレジスタＲＲ４Ａは、ビット番号４～７、１０及び１１のビットがリードダミービットとなっている点と、ビット番号４～７、１０及び１１のビットの初期値が“０”となっている点を除き、リードレジスタＲＲ４と同じものである。リードレジスタＲＲ４Ａにおいて、ビット番号４～７、１０及び１１のビット（リードダミービット）には、常に固定値“０”が格納されている。

　リードレジスタＲＲ２Ａにおいて、ビット番号８～１１のビットがリードダミービットとなっているとは、ビット番号８～１１のビットに対応するメモリ空間が、無効なデータが記憶されたリードダミーメモリ空間になっていることを意味する。即ち、リードレジスタＲＲ２Ａは、１６ビット分のメモリ空間が割り当てられたレジスタではあるが、その１６ビット分のメモリ空間の内、リードダミーメモリ空間には“０”のデータが固定的に格納されている。
　同様に、リードレジスタＲＲ４Ａにおいて、ビット番号４～７、１０及び１１のビットがリードダミービットとなっているとは、ビット番号４～７、１０及び１１のビットに対応するメモリ空間が、無効なデータが記憶されたリードダミーメモリ空間になっていることを意味する。即ち、リードレジスタＲＲ４Ａは、１６ビット分のメモリ空間が割り当てられたレジスタではあるが、その１６ビット分のメモリ空間の内、リードダミーメモリ空間には“０”のデータが固定的に格納されている。
　従って、ライト＆リードコマンド信号又はリードコマンド信号を受信したとき、ドライバＩＣ１００Ａは、リードダミービットの格納データについて常に固定値“０”を読み出してＭＣＵ２００に送信することになる。

　ＭＣＵ２００は、所定のプログラムを実行する演算処理装置を有し、当該プログラムを実行することで、ＭＣＵ２００で実現されるべき上述の各動作を実行する。今、第１実施形態のドライバＩＣ１００用に作成されたプログラムをプログラムＰＲ_４にて参照する。このプログラムＰＲ_４は、第２実施形態のドライバＩＣ１００Ａに対してもそのまま流用可能である。これについて説明を加える。

　第１実施形態のライトレジスタＷＲ２（図１１）から見て、第２実施形態のライトレジスタＷＲ２Ａ（図２４）においては、上述の如く、存在していない駆動ＣＨ４に対応するビットがライトダミービットに置換されているだけである。このため、第２実施形態に係るＭＣＵ２００が、プログラムＰＲ_４を実行して、駆動ＣＨ１～ＣＨ３の制御に加えて、第２実施形態では存在していない駆動ＣＨ４に対しても制御を行おうとするライト＆リードコマンド信号を送信したとしても、後者の制御は無効に終わるだけであって何ら問題は生じない。そして、ライトダミービット以外のビットの構成はライトレジスタＷＲ２及びＷＲ２Ａ間で共通であるので、プログラムＰＲ_４の内、ライトレジスタへのデータ書き込みに関わるプログラムを、第２実施形態のドライバＩＣ１００Ａに対してもそのまま流用できる。

　また、第１実施形態のリードレジスタＲＲ２及びＲＲ４（図１３、図１５）から見て、第２実施形態のリードレジスタＲＲ２Ａ及びＲＲ４Ａ（図２５、図２６）においては、基本的に、存在していない駆動ＣＨ４に対応するビットがリードダミービットに置換されているだけである。ライト＆リードコマンド信号又はリードコマンド信号を受信した際、ドライバＩＣ１００Ａは、存在していない駆動ＣＨ４について各パワートランジスタがオフであること（ＲＲ２Ａのビット番号８～１１参照）及び過電流状態及び低負荷状態による異常が無いこと（ＲＲ４Ａのビット番号４～７、１０及び１１参照）を示すデータをＭＣＵ２００に送信することになる。論理和過電流状態ビット及び論理和低負荷状態ビットについても同様に取り扱われる（ＲＲ２Ａのビット番号３及び２参照）。そして、リードダミービット以外のビットの構成は、リードレジスタＲＲ２及びＲＲ２Ａ間にて且つリードレジスタＲＲ４及びＲＲ４Ａ間にて共通であるので、プログラムＰＲ_４の内、リードレジスタのデータ読み込みに関わるプログラムを、第２実施形態のドライバＩＣ１００Ａに対してもそのまま流用できる。

　加えて、第１実施形態の負荷駆動システムに用いられる基板ＳＵＢを、第２実施形態の負荷駆動システムに対してもそのまま流用可能である。第１実施形態の負荷駆動システムに用いられる基板ＳＵＢ（図２参照）には、ドライバＩＣ１００、ＭＣＵ２００及びコネクタＣＮを含む様々な部品を実装するためのパッド、配線（パターン）及びスルーホール等が形成されているが、当該基板ＳＵＢにおけるドライバＩＣ１００が実装されるべき位置にドライバＩＣ１００Ａを実装すれば、第２実施形態の負荷駆動システムが形成されることになる。ドライバＩＣ１００Ａの端子については、ドライバＩＣ１００を基準として、駆動ＣＨ４に対応する端子が端子ＮＣに置換されているだけで（図２２参照）、他の端子については配列の並びを含めてドライバＩＣ１００と共通である。また、第２実施形態において駆動ＣＨ４は存在しないので、コネクタＣＮに対してモータＭ４を非接続にすれば足る。即ち、コネクタＣＮも第１及び第２実施形態間で変更する必要はない。

　チャネル数に応じて基板を変更したならば、基板の種類だけ評価（設計、開発段階の評価）が必要となり、開発の負担が重くなる。故に、チャネル数に依存せず共通の基板を使用できることが望ましい。また、コスト面からも可能な限り基板を共通化することが望まれる。第１及び第２実施形態に係る負荷駆動システムは、このような要望に応えることができる。

＜＜第３実施形態＞＞
　本発明の第３実施形態を説明する。第３実施形態では、第１及び第２実施形態に述べた技術に対する補足説明や変形例等を説明する。第３実施形態において特に述べない事項に関しては、特に記述なき限り、第１又は第２実施形態中の記載が第３実施形態にも適用される。第３実施形態は、以下の実施例ＥＸ３＿１～ＥＸ３＿６を含む。矛盾無き限り、実施例ＥＸ３＿１～ＥＸ３＿６の内、任意の２以上の実施例を組み合わせることも可能である。

［実施例ＥＸ３＿１］
　実施例ＥＸ３＿１を説明する。第１実施形態において（図１８参照）、ドライバＩＣ１００には、出力用端子群（ＯＴＧ１～ＯＴＧ４）及び制御用端子群（ＣＴＧ１、ＣＴＧ２）が備えられていて、出力用端子群と制御用端子群との間に未使用端子を配置することを説明した。これは第２実施形態のドライバＩＣ１００Ａにも同様に当てはまる（ドライバＩＣ１００Ａでは出力用端子群ＯＴＧ４が欠落しているだけである）。

　第１及び第２実施形態に係るドライバＩＣ１００及び１００Ａにおいて、例えば、出力用端子群ＯＴＧ２と制御用端子群ＣＴＧ１との間に設けられる未使用端子の個数は１となっている（図１８参照）。しかしながら、本発明に係るドライバＩＣにおいて、共通の面にて隣り合う出力用端子群（第１端子群）と制御用端子群（第２端子群）との間に設けられる未使用端子（別端子）の本数は、１でも良いし、２以上の任意の本数であっても良い。ドライバＩＣ１００及び１００Ａの夫々は本発明に係るドライバＩＣの一種である。

　第１及び第２実施形態に係るドライバＩＣ１００及び１００Ａでは、各出力用端子群に負荷電源電圧ＶＡの供給を受ける電源端子ＶＳ（第１電源端子）が含まれている。しかしながら、本発明に係るドライバＩＣにおいて、各出力用端子群に電源端子ＶＳが含まれていなくても構わないし、電源端子ＶＳを含む出力用端子群と、電源端子ＶＳを含まない出力用端子群とが混在するようにしても良い。また、本発明に係るドライバＩＣにおいて、負荷電源電圧ＶＡの供給を受ける電源端子ＶＳの本数を１つにしても良いし、２以上の幾つにしても良い。

　第１及び第２実施形態に係るドライバＩＣ１００及び１００Ａでは、制御電源電圧ＶＢの供給を受ける電源端子ＶＣＣ（第２電源端子）を含む制御用端子群（ＣＴＧ１）と、当該電源端子ＶＣＣを含まない制御用端子群（ＣＴＧ２）とが混在している。しかしながら、本発明に係るドライバＩＣにおいて、各制御用端子群に電源端子ＶＣＣが含まれないようにしても良いし、各制御用端子群に電源端子ＶＣＣが含まれるようにしても良い。また、本発明に係るドライバＩＣにおいて、制御電源電圧ＶＢの供給を受ける電源端子ＶＣＣの本数を１つにしても良いし、２以上の幾つにしても良い。

　制御用端子群には、ＭＣＵ２００に接続されるべき端子（以下、外部接続端子と称する）が含まれている。端子ＥＮ、ＳＣＫ、ＣＳＢ、ＳＤＩ及びＳＤＯは、外部接続端子である。第１及び第２実施形態に係るドライバＩＣ１００及び１００Ａにおいて、１つの制御用端子群（ＣＴＧ１又はＣＴＧ２）に含まれる外部接続端子の本数は２以上となっているが、本発明に係るドライバＩＣにおいて、その本数は任意であって良い（１でも良い）。

　第１及び第２実施形態に係るドライバＩＣ１００又は１００Ａでは、４つ又は３つの出力用端子群と２つの制御用端子群とが設けられている。しかしながら、本発明に係るドライバＩＣにおいて、設けられる出力用端子群の個数は４又は３以外の任意の個数（１を含む）であっても良いし、設けられる制御用端子群の個数は２以外の任意の個数（１を含む）であっても良い。

［実施例ＥＸ３＿２］
　実施例ＥＸ３＿２を説明する。ドライバＩＣ（１００、１００Ａ）において、ライトレジスタには、ライト＆リードコマンド信号に基づき、各単位出力回路の各パワートランジスタの状態を指定するデータ（オン／オフ指定ビットのデータに相当し、以下、状態指定データと称する）が書き込まれ、制御回路１２０は、状態指定データに基づいて各単位出力回路の各パワートランジスタの状態（オン又はオフ）を制御する。

　このため、ドライバＩＣ（１００、１００Ａ）において、ライトレジスタには、状態指定データの格納ビットとして、駆動ＣＨごとに所定の第１ビット数分の記憶領域が設けられる。ライトレジスタのオン／オフ指定ビットが状態指定データの格納ビットに相当し（図１０及び図１１参照）、ここでは、１つの駆動ＣＨに対して４つのパワートランジスタが設けられているため、所定の第１ビット数は“４”である。従って例えば、ドライバＩＣ１００においては、駆動ＣＨの数“４”と所定の第１ビット数“４”との積に相当する計１６ビット分の記憶領域が、ライトレジスタＷＲ１のビット番号４～１１のビットとライトレジスタＷＲ２のビット番号４～１１のビットとで確保されている（図１０及び図１１参照）。

　第２実施形態のドライバＩＣ１００Ａは、駆動ＣＨ１～ＣＨ３を含み駆動ＣＨ４を含まないが故に、所定の第１ビット数分のメモリ空間がライトダミーメモリ空間とされている（図２４参照）。しかしながら仮に、ドライバＩＣ１００Ａを駆動ＣＨ１及びＣＨ３を含み且つ駆動ＣＨ２及びＣＨ４を含まないように変形したならば、所定の第１ビット数分の２倍のメモリ空間をライトダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバＩＣ１００Ａでは、駆動ＣＨ２に対応する、ライトレジスタＷＲ１のビット番号８～１１のビットもライトダミービットとされる。

　このような考え方は、ドライバＩＣ１００がｍ個の駆動ＣＨを有し且つドライバＩＣ１００Ａがｍ未満の任意の個数の駆動ＣＨを有する場合に広く適用される（ｍは２以上の任意の整数）。即ち一般化すれば、以下のように言える。
　ドライバＩＣ１００及び１００Ａの夫々では、ｗビット分のライトメモリ空間が定義されるライト記憶部が、１以上のライトレジスタにて形成される。
　ｍ未満の駆動ＣＨを有するドライバＩＣ１００Ａにおいて、ｗは、駆動ＣＨの個数よりも大きな整数（ｍ）と所定の第１ビット数（ここでは４）との積以上の値を持ち、所定の第１ビット数の整数倍分のライトダミーメモリ空間が、ｗビット分のライトメモリ空間に存在する。
　第２実施形態で具体化されたドライバＩＣ１００Ａについては、ｍ＝４、ｗ＝３２であって、ライトダミーメモリ空間は、第１ビット数“４”の１倍分のメモリ空間となる。尚、各単位出力回路及び各駆動ＣＨの回路構成について様々な変形が可能であり、結果、所定の第１ビット数は４以外となり得る。

［実施例ＥＸ３＿３］
　実施例ＥＸ３＿３を説明する。ドライバＩＣ（１００、１００Ａ）において、リードレジスタには、各単位出力回路の各パワートランジスタの状態を表すデータ（オン／オフ状態ビットのデータに相当し、以下、状態データと称する）が格納され、ライト＆リードコマンド信号又はリードコマンドを受信したときには、状態データを含む、リードレジスタの格納データがドライバＩＣからＭＣＵ２００に送信される。

　このため、ドライバＩＣ（１００、１００Ａ）において、リードレジスタには、状態データの格納ビットとして、駆動ＣＨごとに所定の第２ビット数分の記憶領域が設けられる。リードレジスタのオン／オフ状態ビットが状態データの格納ビットに相当し（図１２及び図１３参照）、ここでは、１つの駆動ＣＨに対して４つのパワートランジスタが設けられているため、所定の第２ビット数は“４”である。従って例えば、ドライバＩＣ１００においては、駆動ＣＨの数“４”と所定の第２ビット数“４”との積に相当する計１６ビット分の記憶領域が、リードレジスタＲＲ１のビット番号４～１１のビットとリードレジスタＲＲ２のビット番号４～１１のビットとで確保されている（図１２及び図１３参照）。

　第２実施形態のドライバＩＣ１００Ａは、駆動ＣＨ１～ＣＨ３を含み駆動ＣＨ４を含まないが故に、所定の第２ビット数分のメモリ空間が、状態データに関するリードダミーメモリ空間とされている（図２５参照）。しかしながら仮に、ドライバＩＣ１００Ａを駆動ＣＨ１及びＣＨ３を含み且つ駆動ＣＨ２及びＣＨ４を含まないように変形したならば、所定の第２ビット数分の２倍のメモリ空間を、状態データに関するリードダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバＩＣ１００Ａでは、駆動ＣＨ２に対応する、リードレジスタＲＲ１のビット番号８～１１のビットもリードダミービットとされる。

　このような考え方は、ドライバＩＣ１００がｍ個の駆動ＣＨを有し且つドライバＩＣ１００Ａがｍ未満の任意の個数の駆動ＣＨを有する場合に広く適用される（ｍは２以上の任意の整数）。即ち一般化すれば、以下のように言える。
　ドライバＩＣ１００及び１００Ａの夫々では、ｒビット分のリードメモリ空間が定義されるリード記憶部が、１以上のリードレジスタにて形成される。
　ｍ未満の駆動ＣＨを有するドライバＩＣ１００Ａにおいて、ｒは、駆動ＣＨの個数よりも大きな整数（ｍ）と所定の第２ビット数（ここでは４）との積以上の値を持ち、所定の第２ビット数の整数倍分のリードダミーメモリ空間が、ｒビット分のリードメモリ空間に存在する。
　第２実施形態で具体化されたドライバＩＣ１００Ａについては、ｍ＝４、ｒ＝６４であって、状態データに関わるリードダミーメモリ空間は、第２ビット数“４”の１倍分のメモリ空間となる。尚、各単位出力回路及び各駆動ＣＨの回路構成について様々な変形が可能であり、結果、所定の第２ビット数は４以外となり得る。

　状態データ以外のデータについても同様のことが言える。つまり例えば、ドライバＩＣ（１００、１００Ａ）において、リードレジスタには、過電流状態又は低負荷状態による異常が検出されたか否かをパワートランジスタごとに又は単位出力回路ごとに表すデータ（以下、個別異常データと称する）の格納ビットとして、駆動ＣＨごとに所定の第３ビット数分の記憶領域が設けられる。リードレジスタの個別過電流状態ビット及び個別低負荷状態ビットが個別異常データの格納ビットに相当し（図１４及び図１５参照）、ここでは、所定の第３ビット数は“６”である。従って例えば、ドライバＩＣ１００においては、駆動ＣＨの数“４”と所定の第３ビット数“６”との積に相当する計２４ビット分の記憶領域が、リードレジスタＲＲ３のビット番号０～１１のビットとリードレジスタＲＲ４のビット番号０～１１のビットとで確保されている（図１４及び図１５参照）。

　第２実施形態のドライバＩＣ１００Ａは、駆動ＣＨ１～ＣＨ３を含み駆動ＣＨ４を含まないが故に、所定の第３ビット数分のメモリ空間が、個別異常データに関するリードダミーメモリ空間とされている（図２６参照）。しかしながら仮に、ドライバＩＣ１００Ａを駆動ＣＨ１及びＣＨ３を含み且つ駆動ＣＨ２及びＣＨ４を含まないように変形したならば、所定の第３ビット数分の２倍のメモリ空間を、個別異常データに関するリードダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバＩＣ１００Ａでは、駆動ＣＨ２に対応する、リードレジスタＲＲ３のビット番号４～７、１０及び１１のビットもリードダミービットとされる。

　このような考え方は、ドライバＩＣ１００がｍ個の駆動ＣＨを有し且つドライバＩＣ１００Ａがｍ未満の任意の個数の駆動ＣＨを有する場合に広く適用される（ｍは２以上の任意の整数）。即ち一般化すれば、以下のように言える。
　ドライバＩＣ１００及び１００Ａの夫々では、ｒビット分のリードメモリ空間が定義されるリード記憶部が、１以上のリードレジスタにて形成される。
　ｍ未満の駆動ＣＨを有するドライバＩＣ１００Ａにおいて、ｒは、駆動ＣＨの個数よりも大きな整数（ｍ）と所定の第３ビット数（ここでは６）との積以上の値を持ち、所定の第３ビット数の整数倍分のリードダミーメモリ空間が、ｒビット分のリードメモリ空間に存在する。
　第２実施形態で具体化されたドライバＩＣ１００Ａについては、ｍ＝４、ｒ＝６４であって、個別異常データに関わるリードダミーメモリ空間は、第３ビット数“６”の１倍分のメモリ空間となる。尚、個別異常データの種類等によって所定の第３ビット数は６以外となり得る。

　［実施例ＥＸ３＿４］
　実施例ＥＸ３＿４を説明する。本発明に係るドライバＩＣ及び負荷駆動システムに設けられる駆動ＣＨの個数は４又は３以外でも良い。即ち、上記の“ｍ”の値は、２以上の任意の値（例えば６、８、１２、１６）でありうる。本発明に係るドライバＩＣ及び負荷駆動システムに設けられる全駆動ＣＨにつき、少なくとも２以上の駆動ＣＨにおいては一対の出力端子が互いに隣接しているが、一対の出力端子が互いに隣接し合わない駆動ＣＨが存在することも有り得る。

　［実施例ＥＸ３＿５］
　実施例ＥＸ３＿５を説明する。本発明に係るドライバＩＣの各出力端子に接続される負荷は、モータに限らず、任意の負荷であっても良い。即ち例えば、本発明に係るドライバＩＣに単位出力回路１１０［１］～１１０［８］及び出力端子ＯＵＴ［１］～ＯＵＴ［８］が設けられている場合、図２７（ａ）又は（ｂ）に示す如く、出力端子ＯＵＴ［１］～ＯＵＴ［８］に、夫々、互いに異なる負荷ＬＤ［１］～ＬＤ［８］を接続するようにしても良い。負荷ＬＤ［ｉ］は、モータでも良いし、それ以外の任意の負荷（例えば、リレー、発光素子、ヒーター）であっても良い（ｉは整数）。負荷ＬＤ［１］～ＬＤ［８］の内、任意の２以上の負荷は、互いに同じ種類の負荷であっても良いし、互いに異なる種類の負荷であっても良い。図２７（ａ）において、負荷ＬＤ［ｉ］は出力端子ＯＵＴ［ｉ］及びグランド間に接続され、出力端子ＯＵＴ［ｉ］から負荷ＬＤ［ｉ］を通じてグランドに電流を流すことで負荷ＬＤ［ｉ］に駆動電力を与える。図２７（ｂ）において、負荷ＬＤ［ｉ］は負荷電源電圧ＶＡ（図１参照）が加わる負荷電源端子と出力端子ＯＵＴ［ｉ］との間に接続され、負荷電源端子から負荷ＬＤ［ｉ］及び出力端子ＯＵＴ［ｉ］を通じてグランドに電流を流すことで負荷ＬＤ［ｉ］に駆動電力を与える。図２７（ａ）又は（ｂ）に示すような接続例において、例えば、単位出力回路１１０［１］のみにて過電流状態又は低負荷状態が検出されたならば、単位出力回路１１０［１］のみ動作（負荷への電力供給動作）を停止させて、単位出力回路１１０［２］～１１０［８］の動作（負荷への電力供給動作）を維持し続けることができる。

　尚、図２７（ａ）及び（ｂ）に示すような構成例においては、１つの単位出力回路にて１つの駆動ＣＨが形成されると考えることができる。

　［実施例ＥＸ３＿６］
　実施例ＥＸ３＿６を説明する。各単位出力回路の出力段をハーフブリッジ回路にすることを上述したが、各単位出力回路の出力段はハーフブリッジ回路でなくても良い。即ち例えば、図２７（ａ）の接続例では、各単位出力回路からローサイド側のパワートランジスタ（ＴｒＬ［ｉ］）を削除しても良いし、図２７（ｂ）の接続例では、各単位出力回路からハイサイド側のパワートランジスタ（ＴｒＨ［ｉ］）を削除しても良い。

　また、ＭＣＵ２００及びドライバＩＣ１００間での双方向通信をＳＰＩ通信にて実現する構成を上述したが、ＭＣＵ２００及びドライバＩＣ１００間で双方向通信が可能となる限り、ＭＣＵ２００及びドライバＩＣ１００において、どのような通信方式が採用されても良く、パラレル通信が採用されても良い。

　負荷駆動システムを車両に搭載することを想定したが、車両以外の様々な機器において負荷駆動システムを搭載及び利用することが可能である。

　上述の各実施形態にて具体化された本発明の一側面に係る負荷駆動装置Ｗ_Ａは、一対の出力端子を複数チャネル分備え、各チャネルにおいて前記一対の出力端子から負荷に電力を供給可能な負荷駆動装置であって、当該負荷駆動装置の外部装置に接続されて信号の送信又は受信を行うための外部接続端子（例えばＳＤＩ、ＳＤＯ、ＥＮ）を有し、前記複数チャネルに含まれる２以上のチャネルの夫々について、前記一対の出力端子（例えば、ＯＵＴ１及びＯＵＴ２の対、ＯＵＴ３及びＯＵＴ４の対）と前記外部接続端子との間に１以上の他の端子（例えばＮＣ、ＴＥＳＴ１）を配置したことを特徴とする。

　一対の出力端子と外部接続端子とが短絡した場合、出力端子に加わる電圧が外部装置に加わって外部装置に好ましくない影響を与えるおそれがあるが、上述の如く、一対の出力端子と外部接続端子との間に１以上の他の端子を配置しておくことで、そのような短絡が生じる可能性を低く抑えることが可能となる。

＜＜第４実施形態＞＞
　本発明の第４実施形態を説明する。第４実施形態は第１実施形態を基礎とする実施形態であり、第４実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第１実施形態中の記載が第４実施形態にも適用される。第４実施形態において、第１実施形態と矛盾する事項については、第４実施形態での記載が優先される。また、第４実施形態に記載の事項と第２又は第３実施形態に記載の事項を任意に組み合わせて実施することも可能である。第４実施形態は、以下の実施例ＥＸ４＿１～ＥＸ４＿６を含む。矛盾無き限り、実施例ＥＸ４＿１～ＥＸ４＿６の内、任意の２以上の実施例を組み合わせることも可能である。

［実施例ＥＸ４＿１］
　実施例ＥＸ４＿１を説明する。第４実施形態に属する各実施例においては、説明の具体化のため、図２８に示すようなモータの使用例を想定する。即ち、負荷駆動システムは運転席及び助手席が設けられた乗用車又はトラック車両としての車両ＣＣ（図３参照）に搭載されており、駆動ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４にて駆動されるモータＭ１、Ｍ２、Ｍ３、Ｍ４は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ、助手席の温度調整用のモータとして利用される。内外気切り替えとは、車両ＣＣの外気の車両ＣＣ内への流入を遮断して車両ＣＣ内で空気を循環させるモードと、車両ＣＣの外気を車両ＣＣ内に取り入れるモードとの切り替えを意味する。風向切り換えとは、車両ＣＣに設けられた空調設備から吹き出す風の向きの切り替えを意味する。運転席、助手席の温度調整とは、夫々、上記空調設備から運転席、助手席に向けて吹き出す風の吹き出し温度の調整を意味する。但し、モータＭ１～Ｍ４の用途は上記のものに限定されない。

　更に、説明の具体化のため、図２９に示すような基本動作状態を想定する。基本動作状態では、基本動作状態に至る前にＭＣＵ２００からドライバＩＣ１００に送信されたライト＆リードコマンド信号に基づき、
駆動ＣＨ１において、パワートランジスタＴｒＨ［１］、ＴｒＬ［１］、ＴｒＨ［２］、ＴｒＬ［２］が、夫々、オン、オフ、オフ、オンとされ、
駆動ＣＨ２において、パワートランジスタＴｒＨ［３］、ＴｒＬ［３］、ＴｒＨ［４］、ＴｒＬ［４］が、夫々、オン、オフ、オフ、オンとされ、
駆動ＣＨ３において、パワートランジスタＴｒＨ［５］、ＴｒＬ［５］、ＴｒＨ［６］、ＴｒＬ［６］が、夫々、オン、オフ、オフ、オンとされ、
駆動ＣＨ４において、パワートランジスタＴｒＨ［７］、ＴｒＬ［７］、ＴｒＨ［８］、ＴｒＬ［８］が、夫々、オン、オフ、オフ、オンとされている。
　基本動作状態では、ドライバＩＣ１００を含む負荷駆動システムにおいて一切の異常は無いものとする。

　図３０を参照し、モータ断線時における負荷駆動システムの動作の流れを説明する。今、上述の基本動作状態を起点として、出力端子ＯＵＴ２及びモータＭ１間の配線に断線が生じたものとする（＃１１）。そうすると、単位出力回路１１０［１］にて検出されるパワートランジスタＴｒＨ［１］の電流値Ｉ_Ｈ［１］及び単位出力回路１１０［２］にて検出されるパワートランジスタＴｒＬ［２］の電流値Ｉ_Ｌ［２］が共に所定の低負荷検出閾値未満となり、結果、単位出力回路１１０［１］及び１１０［２］が低負荷状態であると検出される。この検出結果に基づき、制御回路１２０は、リードレジスタＲＲ３（図１４参照）のビット番号８及び９のビット（個別低負荷状態ビット）に“１”を格納すると共にリードレジスタＲＲ１（図１２参照）のビット番号２のビット（論理和低負荷状態ビット）に“１”を格納するが、低負荷状態はパワートランジスタの破損等を招くものでは無いため、パワートランジスタＴｒＨ［１］及びＴｒＬ［２］のオンは維持される。

　その後、リードレジスタＲＲ３を対象リードレジスタとするライト＆リードコマンド信号又はリードコマンド信号がドライバＩＣ１００にて受信されると、データアウト信号の送信により、異常（ここでは低負荷状態による異常）の箇所及び内容を特定する情報がドライバＩＣ１００からＭＣＵ２００に通知される（＃１２）。即ち、リードレジスタＲＲ３の各ビットのデータの内容がＭＣＵ２００にて取得される。この取得により、ＭＣＵ２００は、単位出力回路１１０［１］及び１１０［２］に低負荷状態による異常が発生していると認識し、その異常の発生を表示装置３０４を用いて報知すると共に、異常箇所の動作を停止するためのライト＆リードコマンド信号を送信する（＃１３）。即ち、単位出力回路１１０［１］及び１１０［２］の全パワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信する。尚、報知とは、負荷駆動システムの使用者及び車両ＣＣに乗車している人に向けた報知を意味する。

　但し、このライト＆リードコマンド信号の送信により、単位出力回路１１０［３］～１１０［８］の各パワートランジスタの状態は変化しないものとする。つまり、ＭＣＵ２００は、単位出力回路１１０［１］～１１０［８］の内、異常が検出された単位出力回路１１０［１］及び１１０［２］の動作のみが停止されるよう、換言すれば、駆動ＣＨ１～ＣＨ４の内、異常が検出された駆動ＣＨ１の動作のみが停止されるよう、ドライバＩＣ１００を制御する。単位出力回路の動作とは、単位出力回路に接続されるべき負荷に対して電力を供給する動作を指す（駆動ＣＨの動作についても同様）。

　従来システムでは、１箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバＩＣ１００が異常検出回路の検出結果（ここでは駆動回路による低負荷検出の検出結果）に基づき、ＭＣＵ２００と協働して、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。

　故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障（異常）があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタＲＲ３の記憶内容を参照することで、単位出力回路１１０［１］及び１１０［２］に低負荷状態による異常が発生していることを直ちに理解することができ、修理が容易となる。

　制御電源電圧ＶＢの供給が途絶えるとリードレジスタＲＲ１～ＲＲ４の記憶内容は失われるため、適宜、ＭＣＵ２００は、リードレジスタＲＲ１～ＲＲ４の記憶データの全部又は一部をＳＰＩによる通信を利用して取得し、取得したデータを自身に内蔵された不揮発性のメモリ（フラッシュメモリ等；不図示）に記憶させておくと良い。そうすると、車両ＣＣの故障調査又は修理を担う業者は、任意のタイミングで例えば、車両ＣＣに設けられた専用端子にテスターを接続して、上記メモリの記憶データの返信を要求する所定のコマンド信号をテスターからＭＣＵ２００に対して送信させることができる。これにより、制御電源電圧ＶＢの供給が途絶える前のリードレジスタＲＲ１～ＲＲ４の記憶データの全部又は一部を含んだ上記メモリの記憶データがテスターにて取得され、取得内容を参照することで、業者は異常の発生箇所及び異常の内容を素早く確認することが可能となる。また、ＭＣＵ２００は、制御電源電圧ＶＢの供給が途絶える前のリードレジスタＲＲ１～ＲＲ４の記憶データの全部又は一部を含んだ上記メモリの記憶データを、表示装置３０４に表示させることが可能であって良い。この表示内容を確認することでも、業者は異常の発生箇所及び異常の内容を素早く確認することが可能となる。

［実施例ＥＸ４＿２］
　実施例ＥＸ４＿２を説明する。

　図３１を参照し、実施例ＥＸ４＿２に係るショート不良時における負荷駆動システムの動作の流れを説明する。今、図２９の基本動作状態を起点として、出力端子ＯＵＴ１及びＯＵＴ２間がショート（短絡）する不良が生じたものとする（＃２１）。そうすると、単位出力回路１１０［１］にて検出されるパワートランジスタＴｒＨ［１］の電流値Ｉ_Ｈ［１］が所定の過電流保護閾値以上となり、結果、パワートランジスタＴｒＨ［１］が過電流状態であると検出される。この際、単位出力回路１１０［２］にて検出されるパワートランジスタＴｒＬ［２］の電流値Ｉ_Ｌ［２］も過電流保護閾値以上となると考えられるが、ここでは、説明の便宜上、パワートランジスタＴｒＬ［２］に対する過電流状態の存否を無視する（パワートランジスタＴｒＬ［２］に対して過電流検出は行われないと仮定しても良い）。

　パワートランジスタＴｒＨ［１］が過電流状態であるとの検出結果に基づき、制御回路１２０は、リードレジスタＲＲ３（図１４参照）のビット番号１のビット（個別過電流状態ビット）に“１”を格納すると共にリードレジスタＲＲ１（図１２参照）のビット番号３のビット（論理和過電流状態ビット）に“１”を格納する。更に、制御回路１２０は、過電流状態からパワートランジスタＴｒＨ［１］を保護すべく、パワートランジスタＴｒＨ［１］を即時オフとし又は駆動ＣＨ１の全パワートランジスタを即時オフとする。過電流状態から保護するためにオフとされたパワートランジスタ（少なくともＴｒＨ［１］を含む）のオフ状態は、ライトレジスタＷＲ１（図１０）のデータに依らず、所定条件が成立するまで（例えばロジックリセット処理が実行されるまで）維持されて良い。

　その後、リードレジスタＲＲ３を対象リードレジスタとするライト＆リードコマンド信号又はリードコマンド信号がドライバＩＣ１００にて受信されると、データアウト信号の送信により、異常（ここでは過電流状態による異常）の箇所及び内容を特定する情報がドライバＩＣ１００からＭＣＵ２００に通知される（＃２２）。即ち、リードレジスタＲＲ３の各ビットのデータの内容がＭＣＵ２００にて取得される。この取得により、ＭＣＵ２００は、パワートランジスタＴｒＨ［１］に過電流状態による異常が発生していると認識し、その異常の発生を表示装置３０４を用いて報知すると共に、異常箇所の動作を停止するためのライト＆リードコマンド信号を送信する（＃２３）。即ち、パワートランジスタＴｒＨ［１］を含む１以上のパワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信する。ここでは、単位出力回路１１０［１］及び１１０［２］にてモータＭ１をフルブリッジ駆動することを想定しているため、単位出力回路１１０［１］及び１１０［２］の全パワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信しても良い。

　但し、このライト＆リードコマンド信号の送信により、単位出力回路１１０［３］～１１０［８］の各パワートランジスタの状態は変化しないものとする。つまり、ＭＣＵ２００は、単位出力回路１１０［１］～１１０［８］の内、異常が検出された単位出力回路１１０［１］及び１１０［２］の動作（負荷への電力供給動作）のみが停止されるよう、換言すれば、駆動ＣＨ１～ＣＨ４の内、異常が検出された駆動ＣＨ１の動作（負荷への電力供給動作）のみが停止されるよう、ドライバＩＣ１００を制御する。尚、実施例ＥＸ４＿１と異なり、過電流状態が検出された際には、ＭＣＵ２００からの指示を待つことなくドライバＩＣ１００側にて対応するパワートランジスタが即時オフとされるため、異常箇所の動作を停止するためのライト＆リードコマンド信号の送信は省略され得る。

　従来システムでは、１箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバＩＣ１００が異常検出回路の検出結果（ここでは駆動回路による過電流検出の検出結果）に基づき、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。

　故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障（異常）があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタＲＲ３の記憶内容を参照することで、単位出力回路１１０［１］（より詳細には、パワートランジスタＴｒＨ［１］）に過電流状態による異常が発生していることを直ちに理解することができ、修理が容易となる。

［実施例ＥＸ４＿３］
　実施例ＥＸ４＿３を説明する。

　図３２を参照し、実施例ＥＸ４＿３に係るショート不良時における負荷駆動システムの動作の流れを説明する。今、図２９の基本動作状態を起点として、出力端子ＯＵＴ１及びＯＵＴ２間がショート（短絡）する不良が生じたものとする（＃３１）。そうすると、単位出力回路１１０［１］にて検出されるパワートランジスタＴｒＨ［１］の電流値Ｉ_Ｈ［１］が所定の過電流保護閾値以上となり、結果、パワートランジスタＴｒＨ［１］が過電流状態であると検出される。この際、単位出力回路１１０［２］にて検出されるパワートランジスタＴｒＬ［２］の電流値Ｉ_Ｌ［２］も過電流保護閾値以上となると考えられるが、ここでは、説明の便宜上、パワートランジスタＴｒＬ［２］に対する過電流状態の存否を無視する（パワートランジスタＴｒＬ［２］に対して過電流検出は行われないと仮定しても良い）。

　パワートランジスタＴｒＨ［１］が過電流状態であるとの検出結果に基づき、制御回路１２０は、リードレジスタＲＲ３（図１４参照）のビット番号１のビット（個別過電流状態ビット）に“１”を格納すると共にリードレジスタＲＲ１（図１２参照）のビット番号３のビット（論理和過電流状態ビット）に“１”を格納する。更に、制御回路１２０は、過電流状態からパワートランジスタＴｒＨ［１］を保護すべく、パワートランジスタＴｒＨ［１］を即時オフとし又は駆動ＣＨ１の全パワートランジスタを即時オフとする。過電流状態から保護するためにオフとされたパワートランジスタ（少なくともＴｒＨ［１］を含む）のオフ状態は、ライトレジスタＷＲ１（図１０）のデータに依らず、所定条件が成立するまで（例えばロジックリセット処理が実行されるまで）維持されて良い。

　その後、リードレジスタＲＲ３を対象リードレジスタとするライト＆リードコマンド信号又はリードコマンド信号がドライバＩＣ１００にて受信されると、データアウト信号の送信により、異常（ここでは過電流状態による異常）の箇所及び内容を特定する情報がドライバＩＣ１００からＭＣＵ２００に通知される（＃３２）。即ち、リードレジスタＲＲ３の各ビットのデータの内容がＭＣＵ２００にて取得される。この取得により、ＭＣＵ２００は、パワートランジスタＴｒＨ［１］に過電流状態による異常が発生していると認識し、その異常の発生を表示装置３０４を用いて報知すると共に、診断信号を送信する（＃３３）。

　診断信号の送信では、まず、ロジックリセット処理を実行させるための第１のライト＆リードコマンド信号を送信し、次に、駆動ＣＨ１を形成する４つのパワートランジスタの内、過電流状態が検出されたパワートランジスタＴｒＨ［１］のみをオンとし、残りの３つのパワートランジスタＴｒＬ［１］、ＴｒＨ［２］及びＴｒＬ［２］をオフとすることを指示する第２のライト＆リードコマンド信号を送信する。ロジックリセット処理は、リードレジスタの過電流に関わるビットのラッチを解除するために必要である（当該ビットが“１”でラッチされたままだと、診断処理の結果をＭＣＵ２００が取得できない）。

　ドライバＩＣ１００において、診断信号（第１及び第２のライト＆リードコマンド信号）を受信すると、ロジックセット処理が行われた後、駆動ＣＨ１の状態は、図３３に示す診断状態となる。ここにおける診断状態は、第２のライト＆リードコマンド信号に従うものであり、当該診断状態において、パワートランジスタＴｒＨ［１］、ＴｒＬ［１］、ＴｒＨ［２］及びＴｒＬ［２］は、夫々、オン、オフ、オフ、オフとされる。

　制御回路１２０は、診断状態における過電流検出の結果を、診断処理の結果としてリードレジスタに反映させる。即ち、診断状態において、パワートランジスタＴｒＨ［１］が過電流状態にあると判断されたならばリードレジスタＲＲ３（図１４参照）のビット番号１のビットに“１”を格納し、そうでないならば、そのビットのデータを“０”のままとする。

　診断信号を送信してから所定時間が経過した後において、ＭＣＵ２００は、リードレジスタＲＲ３を対象リードレジスタとするライト＆リードコマンド信号又はリードコマンド信号をドライバＩＣ１００に送信し、その信号の受信を受けて、ドライバＩＣ１００は、データアウト信号の送信により、リードレジスタＲＲ３の各ビットのデータの内容をＭＣＵ２００に送信する。つまり、ドライバＩＣ１００からＭＣＵ２００に対し診断処理の結果が通知される（＃３４）。ここにける診断処理とは、診断信号の送信により、過電流の異常に関わる駆動ＣＨのパワートランジスタの状態を診断状態とし、診断状態における当該駆動ＣＨでの過電流の検出結果情報（ここではリードレジスタＲＲ３の各ビットのデータ）を取得する一連の処理を指す。

　ここでは、駆動ＣＨ１での発生異常は出力端子ＯＵＴ１及びＯＵＴ２間のショートであるので、診断状態において、パワートランジスタＴｒＨ［１］は過電流状態とならない。この診断処理の結果を受けて、ＭＣＵ２００は、パワートランジスタＴｒＨ［１］にて検出された過電流状態による異常は、出力端子ＯＵＴ１及びＯＵＴ２間のショートを原因とするものであると判断し、異常箇所の動作を停止するためのライト＆リードコマンド信号を送信する（＃３５）。即ち、パワートランジスタＴｒＨ［１］を含む１以上のパワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信する。ここでは、単位出力回路ＣＨ１及びＣＨ２にてモータＭ１をフルブリッジ駆動することを想定しているため、単位出力回路１１０［１］及び１１０［２］の全パワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信しても良い。

　但し、このライト＆リードコマンド信号の送信により、単位出力回路１１０［３］～１１０［８］の各パワートランジスタの状態は変化しないものとする。つまり、ＭＣＵ２００は、単位出力回路１１０［１］～１１０［８］の内、異常が検出された単位出力回路１１０［１］及び１１０［２］の動作（負荷への電力供給動作）のみが停止されるよう、換言すれば、駆動ＣＨ１～ＣＨ４の内、異常が検出された駆動ＣＨ１の動作（負荷への電力供給動作）のみが停止されるよう、ドライバＩＣ１００を制御する。

　上述の如く、ドライバＩＣ１００は、診断状態（図３３）での過電流検出の結果を取り込んだ後、当該結果のＭＣＵ２００への通知を経て（＃３４）ＭＣＵ２００からライト＆リードコマンド信号を受信し（＃３５）、その受信に応答して異常箇所に関わる出力パワートランジスタをオフする。この段階で、異常箇所に関してオフとされたパワートランジスタに対応する過電流状態ビットは“０”となっている。この後、ＭＣＵ２００は、適宜、リードコマンド信号又はライト＆リードコマンド信号の送信を通じて、異常箇所に関してオフとされたパワートランジスタに対応する過電流状態ビットのデータ（リードレジスタＲＲ３のビット番号１のビットのデータを含む）を取得することにより、過電流状態が解消されていることを確認することができる。

　従来システムでは、１箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバＩＣ１００が異常検出回路の検出結果（ここでは駆動回路による過電流検出の検出結果）に基づき、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。

　故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障（異常）があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタＲＲ３の記憶内容を参照することで、単位出力回路１１０［１］（より詳細には、パワートランジスタＴｒＨ［１］）に過電流状態による異常が発生していることを直ちに理解することができ、修理が容易となる。

　上述の診断状態においてパワートランジスタＴｒＨ［１］が過電流状態になることを示す情報が取得されることがある。出力端子ＯＵＴ１がグランドに短絡している場合や、ドライバＩＣ１００が破壊されている場合に、このような情報が取得され得る。仮に、診断状態においてパワートランジスタＴｒＨ［１］が過電流状態になることを示す情報が診断処理の結果に含まれている場合には、ドライバＩＣ１００の全体動作を停止させることが好ましいため、ＭＣＵ２００は、単位出力回路１１０［１］～１１０［８］の全パワートランジスタをオフにすることを指定するライト＆リードコマンド信号をドライバＩＣ１００に送信する（＃３５’）。或いは、ドライバＩＣ１００に対するイネーブル信号をローレベルとしても良い。更に或いは、バッテリ３０１と端子ＶＳとの間に直列に挿入されたスイッチが負荷駆動システムに設けられている場合には、当該スイッチをオフとしても良い。

［実施例ＥＸ４＿４］
　実施例ＥＸ４＿４を説明する。実施例ＥＸ４＿４を含む以下の実施例では、第１実施形態と第４実施形態中の実施例ＥＸ４＿１～ＥＸ４＿３にて具現化された技術内容についての補足説明や変形技術説明を行う。

　上述したように、ドライバＩＣ１００は、異常を検出するための異常検出回路を備えていると言える。異常検出回路に関し、異常を検出するとは、詳細には異常の有無を検出することを指すと解釈して良い。検出対象となる異常には複数種類の異常が含まれ得る。複数種類の異常の内、特定の異常に関しては、単位出力回路ごとに異常を検出する（異常の有無を検出する）ことが可能であり、単位出力回路ごとに且つパワートランジスタごとに異常を検出する（異常の有無を検出する）ことも可能である。第１実施形態及び第４実施形態中の実施例ＥＸ４＿１～ＥＸ４＿３において、特定の異常は、過電流状態による異常と、低負荷状態による異常とを、含む（第２及び第３実施形態でも同様であって良い）。

　但し、単位出力回路ごとに検出される特定の異常は、それら以外の異常であっても良い。即ち例えば、温度に関する異常、過電圧に関する異常又は減電圧に関する異常も、特定の異常に属するようにしても良い。温度に関する異常を特定の異常に含めるためには、単位出力回路ごとに温度測定を行って単位出力回路ごとに警告温度状態又はシャットダウン温度状態となっているか否かを判断するようにすれば良い。過電圧に関する異常及び減電圧に関する異常も同様である。

　上述の構成例では、各単位出力回路の駆動回路１１１［ｉ］が特定の異常を検出する機能（詳細には特定の異常の有無を検出する機能；以下、特定異常検出機能と称する）を有している。即ち、特定異常検出機能を担う異常検出回路が駆動回路１１１［１］～１１１［８］にて形成されている。但し、図３４に示す如く、特定異常検出機能を担う回路、即ち、単位出力回路ごとに特定の異常（特定の異常の有無）を検出する異常検出回路１１５が単位出力回路１１０［１］～１１０［８］とは別にドライバＩＣ１００に設けられている、と考えることも可能である。駆動回路１１１［ｉ］が特定異常検出機能を有すると考えた場合、パワートランジスタの駆動を行うための第１回路と特定異常検出機能を担う第２回路とが駆動回路１１１［ｉ］に内包されることになるが、第１回路とパワートランジスタＴｒＨ［ｉ］及びＴｒＬ［ｉ］とで単位出力回路１１０［ｉ］が構成されていて、且つ、単位出力回路１１０［ｉ］とは別の第２回路にて異常検出回路１１５が構成される、と捉えるようにしても良い。

　実施例ＥＸ４＿４及び後述の実施例ＥＸ４＿５にて以下に述べる異常とは、特に記述無き限り、上記の“特定の異常”を指すものとする。

　実施例ＥＸ４＿１～ＥＸ４＿３で述べたように、ドライバＩＣ１００の制御回路１２０は、異常検出回路の検出結果に基づき、単位出力回路１１０［１］～１１０［８］の内、一部のみの動作を停止させることが可能となっている。例えば、図３０や図３１の例において、単位出力回路１１０［１］及び１１０［２］のみの動作（負荷への電力供給動作）を停止させることが可能となっている。これによる効果は、実施例ＥＸ４＿１～ＥＸ４＿３で述べた通りである。

　また、ドライバＩＣ１００には、異常が検出されたか否かを示す情報を単位出力回路ごとに記憶するリードレジスタが備えられている。例えば、低負荷状態による異常に関しては、リードレジスタＲＲ３及びＲＲ４（図１４及び図１５参照）のビット番号８～１１のビットにより、異常が検出されたか否かを示す情報が単位出力回路ごとに記憶され、過電流状態による異常に関しては、リードレジスタＲＲ３及びＲＲ４のビット番号０～７のビットにより、異常が検出されたか否かを示す情報が単位出力回路ごとに且つパワートランジスタごとに記憶される。そして、上述したように、単位出力回路１１０［１］～１１０［８］の内、特定の単位出力回路に異常があることが検出されたとき、制御回路１２０は、特定の単位出力回路（図３０～図３２の例において単位出力回路１１０［１］を含む）にて異常が検出されたことを示す情報を対応リードレジスタの対応ビットに記憶させ、少なくとも特定の単位出力回路の動作（負荷への電力供給動作）を停止させることが可能となっている。

　特定の単位出力回路に異常があることが検出されたとき、例えば、特定の単位出力回路が単位出力回路１１０［１］であるなら、単位出力回路１１０［１］のみの動作を停止することとしても良いが、第１実施形態及び第４実施形態中の実施例ＥＸ４＿１～ＥＸ４＿３では、単位出力回路１１０［１］及び１１０［２］にてモータＭ１をフルブリッジ駆動することを想定しているため、単位出力回路１１０［１］及び１１０［２］の双方の動作を停止するようにして良い（第２及び第３実施形態でも同様であって良い）。

　ドライバＩＣ１００には、ＭＣＵ２００と通信可能に接続するための通信用端子部が備えられている。通信用端子部は端子ＳＣＫ、ＳＤＩ及びＳＤＯを含み、端子ＣＳＢも含み得る。また、ドライバＩＣ１００では、リードレジスタに、異常が検出されたか否かを単位出力回路ごとに示す個別異常情報と、２以上の単位出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報と、を記憶させるようにしている。図１２～図１５に示す例では、リードレジスタＲＲ３及びＲＲ４の個別過電流状態ビット及び個別低負荷状態ビットに個別異常情報が記憶され、リードレジスタＲＲ１及びＲＲ２の論理和過電流状態ビット及び論理和低負荷状態ビットに論理和異常情報が記憶されている。そして、通信用端子部にてライト＆リードコマンド信号又はリードコマンド信号を受信したとき、制御回路１２０は、個別異常情報を格納したリードレジスタ（ＲＲ３又はＲＲ４）の記憶情報又は論理和異常情報を格納したリードレジスタ（ＲＲ１又はＲＲ２）の記憶情報を選択的にＭＣＵ２００に送信することができる。

　このため、図３５に示すような流れにて、負荷駆動システムを動作させることができる。即ち、ＭＣＵ２００は、所定のライト＆リードコマンド信号の送信により各単位出力回路のパワートランジスタの状態を負荷の駆動に適した所望の状態（例えば図２９の基本動作状態）とした後、周期的に、リードレジスタＲＲ１又はＲＲ２を対象リードレジスタとするリードコマンド信号（又はライト＆リードコマンド信号）を送信することにより、論理和異常情報をドライバＩＣ１００から取得する（ステップＳ１１）。論理和異常情報において異常が認められない場合にはリードレジスタＲＲ３又はＲＲ４の記憶データを読み取る必要はないが（ステップＳ１２のＮ）、論理和異常情報において異常が認められた場合（ステップＳ１２のＹ）、ＭＣＵ２００は、リードレジスタＲＲ３又はＲＲ４を対象リードレジスタとするリードコマンド信号（又はライト＆リードコマンド信号）を送信することにより、個別異常情報をドライバＩＣ１００から取得し（ステップＳ１３）、実施例ＥＸ４＿１～ＥＸ４＿３で述べたような方法にて、異常のある単位出力回路の動作停止などの必要な処理を行う（ステップＳ１４）。具体的には、リードレジスタＲＲ１のビット番号２又は３のビットのデータが“１”であるときには、リードレジスタＲＲ３を対象リードレジスタとするリードコマンド信号（又はライト＆リードコマンド信号）を送信すれば良く、リードレジスタＲＲ２のビット番号２又は３のビットのデータが“１”であるときには、リードレジスタＲＲ４を対象リードレジスタとするリードコマンド信号（又はライト＆リードコマンド信号）を送信すれば良い。

　これにより、基本的には、リードレジスタＲＲ１又はＲＲ２の記憶内容の周期取得により、各パワートランジスタの状態確認と何れかの単位出力回路にて異常が発生していないかの確認を周期的に行い、何れかの単位出力回路にて異常が発生していることが分かったときに、何れの単位出力回路にて異常が発生しているのかを詳細に知るべく、リードレジスタＲＲ３又はＲＲ４の記憶内容を取得する、といった使い方（ドライバＩＣ１００の使い方）が可能となる。

　異常は高頻度で発生するとは考えにくいものであり、普段から個別異常情報を監視する必要性は低い。普段から個別異常情報までも監視することは、ＭＣＵ２００の処理負荷を必要以上に重くさせることになりうる。図３５のような動作の流れを採用すれば、ＭＣＵ２００の処理負荷を重くすることなく、必要に応じて個別異常情報を取得するといったことが可能となる。この方法によるメリットは、ドライバＩＣ１００に設けられる単位出力回路の個数が増大すればするほど大きくなると考えられる。

　ドライバＩＣ（負荷駆動装置）の外部装置であるＭＣＵ２００（処理装置）は、通信用端子部を用いた通信を介して各単位出力回路の状態を指定すること及び各リードレジスタに記憶された情報を取得することが可能となっている。具体的には、ライト＆リードコマンド信号の送信により、各単位出力回路の各パワートランジスタの状態を指定することができ、ライト＆リードコマンド信号又はリードコマンド信号の送信により、リードレジスタ（ＲＲ１～ＲＲ４）に記憶された情報を取得することが可能となっている。

　そして、ＭＣＵ２００は、ライト＆リードコマンド信号又はリードコマンド信号を通信用端子部に送信することを通じ、特定の単位出力回路にて異常が検出されたことを示す情報を取得したとき、ドライバＩＣ１００への制御状態を第１制御状態から第２制御状態に変更することが可能となっている。第１制御状態は、単位出力回路１１０［１］～１１０［８］の全ての動作（負荷への電力供給動作）を許可する制御状態であり、図２９の基本動作状態は第１制御状態に属する。第２制御状態は、単位出力回路１１０［１］～１１０［８］の内、特定の単位出力回路を含む一部の単位出力回路の動作（負荷への電力供給動作）を停止させつつ残部の単位出力回路の動作（負荷への電力供給動作）を許可する制御状態である。

　図３０又は図３１の例では、単位出力回路１１０［１］及び１１０［２］が特定の単位出力回路に相当する、又は、単位出力回路１１０［１］のみが特定の単位出力回路に相当する。図３０の例では、断線故障（＃１１）が発生する前には第１制御状態となっており、断線故障の発生後、ＭＣＵ２００及びドライバＩＣ１００間の通信を介して（＃１２、＃１３）第２制御状態に移行する。図３１の例では、ショート故障（＃２１）が発生する前には第１制御状態となっており、ショート故障の発生後、ＭＣＵ２００及びドライバＩＣ１００間の通信を介して（＃２２、＃２３）第２制御状態に移行する。

　また、実施例ＥＸ４＿３の方法では（図３２及び図３３参照）、特定の単位出力回路に対する異常の検出時に所定の診断処理を実行することができ、ＭＣＵ２００は、診断処理の結果に応じて、単位出力回路１１０［１］～１１０［８］の内、特定の単位出力回路を含む一部の単位出力回路のみの動作を停止させるのか（＃３５）、全単位出力回路の動作を停止させるのか（＃３５’）を切り替え可能となっている。診断処理により異常の原因を詳細に知ることができ、その結果に適応した動作制御を行うようにしている。

［実施例ＥＸ４＿５］
　実施例ＥＸ４＿５を説明する。

　ドライバＩＣ１００のリードレジスタに論理和異常情報を記憶させる方法を上述したが、ドライバＩＣ１００に、個別異常情報に基づき論理和異常情報を生成する論理和回路を設けるようにしても良い。即ち例えば、
　リードレジスタＲＲ３のビット番号０～７のビット（個別過電流状態ビット）におけるデータの入力を受け、入力されたデータの論理和を第１論理和異常情報として生成及び出力する第１論理和回路と、
　リードレジスタＲＲ４のビット番号０～７のビット（個別過電流状態ビット）におけるデータの入力を受け、入力されたデータの論理和を第２論理和異常情報として生成及び出力する第２論理和回路と、
　リードレジスタＲＲ３のビット番号８～１１のビット（個別低負荷状態ビット）におけるデータの入力を受け、入力されたデータの論理和を第３論理和異常情報として生成及び出力する第３論理和回路と、
　リードレジスタＲＲ４のビット番号８～１１のビット（個別低負荷状態ビット）におけるデータの入力を受け、入力されたデータの論理和を第４論理和異常情報として生成及び出力する第４論理和回路とを、ドライバＩＣ１００に設けるようにしても良い。

　この場合、制御回路１２０は、リードレジスタＲＲ１及びＲＲ２のビット番号３のビット（論理和過電流状態ビット）に記憶されるべき論理和異常情報に代えて、第１及び第２論理和回路から出力される第１及び第２論理和異常情報を用いることができると共に、リードレジスタＲＲ１及びＲＲ２のビット番号２のビット（論理和低負荷状態ビット）に記憶されるべき論理和異常情報に代えて、第３及び第４論理和回路から出力される第３及び第４論理和異常情報を用いることができる。故に、“通信用端子部にてライト＆リードコマンド信号又はリードコマンド信号を受信したとき、制御回路１２０は、個別異常情報を格納したリードレジスタ（ＲＲ３又はＲＲ４）の記憶情報又は論理和異常情報を格納したリードレジスタ（ＲＲ１又はＲＲ２）の記憶情報を選択的にＭＣＵ２００に送信することができる”と上述したが、これに代えて、通信用端子部にてライト＆リードコマンド信号又はリードコマンド信号を受信したとき、制御回路１２０は、個別異常情報を格納したリードレジスタ（ＲＲ３又はＲＲ４）の記憶情報又は論理和回路（第１～第４論理和回路の何れか１以上）からの論理和異常情報を選択的にＭＣＵ２００に送信するようにしても良い。

　ドライバＩＣ１００の各出力端子に接続される負荷は、モータに限らず、任意の負荷であっても良い。図２７（ａ）又は（ｂ）に示す如く、出力端子ＯＵＴ［１］～ＯＵＴ［８］に、夫々、互いに異なる負荷ＬＤ［１］～ＬＤ［８］を接続するようにしても良い。負荷ＬＤ［ｉ］は、モータでも良いし、それ以外の任意の負荷（例えば、リレー、発光素子、ヒーター）であっても良い（ｉは整数）。負荷ＬＤ［１］～ＬＤ［８］の内、任意の２以上の負荷は、互いに同じ種類の負荷であっても良いし、互いに異なる種類の負荷であっても良い。図２７（ａ）において、負荷ＬＤ［ｉ］は出力端子ＯＵＴ［ｉ］及びグランド間に接続され、出力端子ＯＵＴ［ｉ］から負荷ＬＤ［ｉ］を通じてグランドに電流を流すことで負荷ＬＤ［ｉ］に駆動電力を与える。図２７（ｂ）において、負荷ＬＤ［ｉ］は負荷電源電圧ＶＡ（図１参照）が加わる負荷電源端子と出力端子ＯＵＴ［ｉ］との間に接続され、負荷電源端子から負荷ＬＤ［ｉ］及び出力端子ＯＵＴ［ｉ］を通じてグランドに電流を流すことで負荷ＬＤ［ｉ］に駆動電力を与える。図２７（ａ）又は（ｂ）に示すような接続例において、例えば、単位出力回路１１０［１］のみにて過電流状態又は低負荷状態が検出されたならば、単位出力回路１１０［１］のみ動作（負荷への電力供給動作）を停止させて、単位出力回路１１０［２］～１１０［８］の動作（負荷への電力供給動作）を維持し続けることができる。

　ドライバＩＣ１００において、各単位出力回路の出力段をハーフブリッジ回路にすることを上述したが、各単位出力回路の出力段はハーフブリッジ回路でなくても良い。即ち例えば、図２７（ａ）の接続例では、各単位出力回路からローサイド側のパワートランジスタ（ＴｒＬ［ｉ］）を削除しても良いし、図２７（ｂ）の接続例では、各単位出力回路からハイサイド側のパワートランジスタ（ＴｒＨ［ｉ］）を削除しても良い。

　ＭＣＵ２００及びドライバＩＣ１００間での双方向通信をＳＰＩ通信にて実現する構成を上述したが、ＭＣＵ２００及びドライバＩＣ１００間で双方向通信が可能となる限り、ＭＣＵ２００及びドライバＩＣ１００において、どのような通信方式が採用されても良く、パラレル通信が採用されても良い。

　ドライバＩＣ１００に設けられる単位出力回路の個数及び出力端子の個数は８に限定されず、それらの個数は２以上の任意の個数（例えば、６、８、１２、１６）でありうる。

　負荷駆動システムを車両に搭載することを想定したが、車両以外の様々な機器において負荷駆動システムを搭載及び利用することが可能である。

［実施例ＥＸ４＿６］
　実施例ＥＸ４＿６を説明する。

　負荷駆動装置は、負荷に対して電力を供給することで負荷を駆動する。負荷としてモータを駆動する装置は、モータドライバと称されることもある。モータドライバは、車載用途を含む様々な用途で使用される。モータドライバのような負荷駆動装置においては、過電流等の異常を検出する機能が設けられていることが多い。

　負荷駆動装置に、複数チャネル分の出力回路が備えられていることもあるが、この場合、何れかの出力回路で異常が検出されると、全ての出力回路の動作を停止させることが一般的である。しかしながら例えば、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ及び助手席の温度調整用のモータを４つの負荷として駆動する車載モータドライバ（負荷駆動装置）において、内外気切り替え用のモータに対する出力回路に異常が検出された際に、全モータの駆動を停止すると、車内の快適性が大きく損なわれる。車載モータドライバに関しての動作を説明したが、様々な負荷駆動装置において、同様又は類似の事情が存在し得る。

　異常検出に関わる回路制御の適正化に寄与する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することは有益である。

　これに鑑み、上述の各実施形態（特に第１及び第４実施形態）にて具体化された本発明の一側面に係る負荷駆動装置Ｗ_Ｂは、以下のように構成される。

　負荷駆動装置Ｗ_Ｂは、各々に負荷に対して電力を供給可能な複数の出力回路と、前記出力回路ごとに、前記出力回路の異常を検出する異常検出回路と、前記複数の出力回路を制御する制御回路と、を備え、前記制御回路は、前記異常検出回路の検出結果に基づき、前記複数の出力回路の内、一部のみの動作を停止させることが可能である構成（以下、構成Ｊ１と称する）である。

　具体的には例えば、構成Ｊ１に係る負荷駆動装置Ｗ_Ｂにおいて、前記制御回路は、記憶部を備え、前記複数の出力回路の内、特定の出力回路に異常があることが検出されたとき、前記特定の出力回路にて異常が検出されたことを示す情報を前記記憶部に記憶させ、且つ、少なくとも前記特定の出力回路の動作を停止させることが可能である構成（以下、構成Ｊ２と称する）とすると良い。

　この際例えば、構成Ｊ２に係る負荷駆動装置Ｗ_Ｂにおいて、前記記憶部は、前記異常検出回路にて異常が検出されたか否かを示す情報を前記出力回路ごとに記憶する構成（以下、構成Ｊ３と称する）であって良い。

　更に例えば、構成Ｊ３に係る負荷駆動装置Ｗ_Ｂにおいて、前記記憶部は、異常が検出されたか否かを前記出力回路ごとに示す情報である個別異常情報を記憶する第１記憶部と、前記複数の出力回路に含まれる２以上の出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報を記憶する第２記憶部と、を備える構成（以下、構成Ｊ４と称する）であって良い。

　また例えば、構成Ｊ２～Ｊ４の何れかに係る負荷駆動装置Ｗ_Ｂにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記記憶部に記憶された情報を前記通信用端子部から出力する構成（以下、構成Ｊ５と称する）であって良い。

　また例えば、構成Ｊ４に係る負荷駆動装置Ｗ_Ｂにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記第１記憶部に記憶された情報又は前記第２記憶部に記憶された情報を前記通信用端子部から選択的に出力する構成（以下、構成Ｊ６と称する）であって良い。

　或いは例えば、構成Ｊ３に係る負荷駆動装置Ｗ_Ｂにおいて、論理和回路が更に設けられ、前記記憶部は、異常が検出されたか否かを前記出力回路ごとに示す情報である個別異常情報を記憶し、前記論理和回路は、前記記憶部の記憶内容に基づき、前記複数の出力回路に含まれる２以上の出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報を出力する構成（以下、構成Ｊ４ａと称する）であっても良い。

　この際例えば、構成Ｊ４ａに係る負荷駆動装置Ｗ_Ｂにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記記憶部に記憶された前記個別異常情報又は前記論理和回路からの前記論理和異常情報を前記通信用端子部から選択的に出力する構成（以下、構成Ｊ６ａと称する）であって良い。

　具体的には例えば、構成Ｊ１～Ｊ６並びにＪ４ａ及びＪ６ａの何れかに係る負荷駆動装置Ｗ_Ｂにおいて、各出力回路は、２つのトランジスタを直列接続して形成されるハーフブリッジ回路を含む構成（以下、構成Ｊ７と称する）であって良い。

　本発明に係る半導体装置は、構成Ｊ１～Ｊ７並びにＪ４ａ及びＪ６ａの何れかに係る負荷駆動装置Ｗ_Ｂとしての負荷駆動装置を形成する半導体装置であって、前記負荷駆動装置を、集積回路を用いて形成した構成（以下、構成Ｊ８と称する）である。

　構成Ｊ８に係る前記半導体装置において、例えば、前記集積回路を封入する筐体に放熱用のパッドを設けておく構成（以下、構成Ｊ９と称する）であって良い。

　本発明に係る負荷駆動システムは、構成Ｊ５、Ｊ６又はＪ６ａに係る負荷駆動装置Ｗ_Ｂとしての負荷駆動装置と、前記負荷駆動装置における前記通信用端子部を介して前記負荷駆動装置と接続された前記外部装置としての処理装置と、を備えた負荷駆動システムであって、前記処理装置は、前記通信用端子部を用いた通信を介して各出力回路の状態を指定することが可能であり、且つ、前記コマンド信号を前記通信用端子部に送信することを通じて前記記憶部に記憶された情報を取得することが可能である構成（以下、構成Ｊ１０と称する）である。この際、構成Ｊ１０において、構成Ｊ６ａが適用される場合にあっては、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じて、前記記憶部に記憶された情報（前記個別異常情報）又は前記論理和回路からの前記論理和異常情報を取得することが可能であって良い。

　具体的には例えば、構成Ｊ１０に係る負荷駆動システムにおいて、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じ、前記特定の出力回路にて異常が検出されたことを示す情報を取得したとき、前記複数の出力回路の動作を許可する第１制御状態から、前記複数の出力回路の内、前記特定の出力回路を含む一部の出力回路の動作を停止させつつ残部の出力回路の動作を許可する第２制御状態へと、前記負荷駆動装置への制御状態を変更することが可能である構成（以下、構成Ｊ１１と称する）であって良い。

　或いは例えば、構成Ｊ１０に係る負荷駆動システムにおいて、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じ、前記特定の出力回路にて異常が検出されたことを示す情報を取得したとき、前記特定の出力回路を含む１以上の出力回路の状態を所定の診断状態とさせる診断処理を実行することが可能であり、前記診断処理の結果に応じて、前記複数の出力回路の内、前記特定の出力回路を含む一部の出力回路のみの動作を停止させても良い、又は、前記複数の出力回路の全ての動作を停止させる構成（以下、構成Ｊ１２と称する）であっても良い。

　そして、構成Ｊ１０～Ｊ１２の何れかに係る負荷駆動システムが搭載された車両を構成すると良い。

　上記のような構成によれば、異常検出に関わる回路制御の適正化に寄与する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することが可能となる。

　本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

　１００、１００Ａ　ドライバＩＣ
　１０１　筐体
　１１０［１］～１１０［８］　単位出力回路
　１２０　制御回路
　１１１［ｉ］～１１１［８］　駆動回路
　２００　ＭＣＵ
　ＯＵＴ１～ＯＵＴ８　出力端子
　Ｍ１～Ｍ４　モータ
　ＷＲ１、ＷＲ２、ＷＲ２Ａ　ライトレジスタ
　ＲＲ１～ＲＲ４、ＲＲ２Ａ、ＲＲ４Ａ　リードレジスタ

Claims (15)

1. 　一対の出力端子を複数チャネル分備え、各チャネルにおいて前記一対の出力端子から負荷に電力を供給可能な負荷駆動装置であって、
   　前記複数チャネルに含まれる２以上のチャネルの夫々において、前記一対の出力端子を互いに隣接して配置した
   ことを特徴とする負荷駆動装置。
2. 　前記２以上のチャネルに含まれ、且つ、対応する前記出力端子が前記負荷駆動装置の筐体における共通の面に設けられた２つの対象チャネルに関し、
   　一方の対象チャネルを形成する一対の出力端子と、他方の対象チャネルを形成する一対の出力端子との間に、前記出力端子とは異なる１以上の端子を配置した
   ことを特徴とする請求項１に記載の負荷駆動装置。
3. 　第１電圧の供給を受けるべき１以上の第１電源端子と、
   　前記第１電圧と異なる第２電圧の供給を受けるべき１以上の第２電源端子と、
   　所定の基準電位に保たれるべきグランド端子と、
   　当該負荷駆動装置の外部装置に接続されるべき複数の外部接続端子と、
   　前記第１電源端子、前記第２電源端子、前記グランド端子及び前記外部接続端子と異なる別端子と、を備え、
   　各チャネルにおいて前記第１電圧に基づく電力が前記一対の出力端子から前記負荷に供給され、
   　前記第２電圧そのもの又は前記第２電圧に基づく信号が前記複数の外部接続端子に加わり、
   　前記共通の面において、前記複数チャネルに含まれる何れかのチャネルを形成する一対の出力端子を含み、互いに隣接して並べられた複数の端子から成る第１端子群と、１以上の外部接続端子を含み、互いに隣接して並べられた他の複数の端子から成る第２端子群とが設けられ、
   　前記第１端子群と前記第２端子群との間に１以上の別端子を配置した
   ことを特徴とする請求項２に記載の負荷駆動装置。
4. 　前記第１端子群は、前記第１電源端子を更に含む
   ことを特徴とする請求項３に記載の負荷駆動装置。
5. 　前記第２端子群は、２以上の外部接続端子を含む
   ことを特徴とする請求項３又は４に記載の負荷駆動装置。
6. 　前記第２端子群は、前記第２電源端子を更に含む
   ことを特徴とする請求項３～５の何れかに記載の負荷駆動装置。
7. 　前記第１電圧は前記第２電圧よりも大きく、
   　前記第１端子群と前記第２端子群との間において、前記第１端子群に隣接して配置された前記別端子は、前記第１電圧以上の耐圧を有する
   ことを特徴とする請求項３～６の何れかに記載の負荷駆動装置。
8. 　前記負荷に電力を供給するための出力回路を前記出力端子ごとに備えるとともに、各出力回路を制御する制御回路を更に備え、
   　前記制御回路は、各出力回路の状態を指定する状態指定データが書き込まれるライト記憶部を有し、前記複数の外部接続端子の何れかを通じて前記外部装置から受けた所定のコマンド信号に基づき前記状態指定データを前記ライト記憶部に書き込み、前記ライト記憶部における前記状態指定データに基づいて各出力回路の状態制御を行い、
   　前記状態指定データの格納ビットとして前記チャネルごとに所定ビット数分の記憶領域が前記ライト記憶部に設けられる
   ことを特徴とする請求項３～７の何れかに記載の負荷駆動装置。
9. 　前記ライト記憶部では、ｗビット分のライトメモリ空間が定義され、
   　ｗは、前記チャネルの個数より大きな整数と前記所定ビット数との積以上の値を持ち、
   　各出力回路を含む当該負荷駆動装置の状態に影響を与えないメモリ空間であって且つ前記所定ビット数の整数倍分のダミーメモリ空間が、前記ライトメモリ空間に存在する
   ことを特徴とする請求項８に記載の負荷駆動装置。
10. 　前記負荷に電力を供給するための出力回路を前記出力端子ごとに備えるとともに、各出力回路を制御する制御回路を更に備え、
    　前記制御回路は、各出力回路の状態を表す状態データを記憶するリード記憶部を有し、前記複数の外部接続端子の何れかを通じて前記外部装置から所定のコマンド信号を受けたとき、前記リード記憶部から前記状態データを読み出して前記複数の外部接続端子の何れかから出力し、
    　前記状態データの格納ビットとして前記チャネルごとに所定ビット数分の記憶領域が前記リード記憶部に設けられる
    ことを特徴とする請求項３～７の何れかに記載の負荷駆動装置。
11. 　前記リード記憶部では、ｒビット分のリードメモリ空間が定義され、
    　ｒは、前記チャネルの個数より大きな整数と前記所定ビット数との積以上の値を持ち、
    　前記コマンド信号に基づき固定値が読み出されることになるメモリ空間であって且つ前記所定ビット数の整数倍分のダミーメモリ空間が、前記リードメモリ空間に存在する
    ことを特徴とする請求項１０に記載の負荷駆動装置。
12. 　請求項１～１１の何れかに記載の負荷駆動装置を形成する半導体装置であって、
    　前記負荷駆動装置を、集積回路を用いて形成した
    ことを特徴とする半導体装置。
13. 　前記集積回路を封入する筐体に放熱用のパッドを設けた
    ことを特徴とする請求項１２に記載の半導体装置。
14. 　請求項３～１１の何れかに記載の負荷駆動装置と、
    　前記負荷駆動装置における前記複数の外部接続端子を介して前記負荷駆動装置と接続された前記外部装置としての処理装置と、を備えた
    ことを特徴とする負荷駆動システム。
15. 　請求項１４に記載の負荷駆動システムが搭載された車両。

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