以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
<<第1実施形態>>
本発明の第1実施形態を説明する。図1は、本発明の第1実施形態に係る負荷駆動システムの全体構成図である。図1の負荷駆動システムは、少なくともドライバIC100及びMCU(Micro Control Unit)200を備え、更に、バッテリ301、逆流素子ダイオード302、電源IC303及び表示装置304の全部又は一部を備えうる。負荷駆動システムは1以上のモータを駆動することができ、この場合、負荷駆動システムをモータ駆動システムと称することもできる。モータ駆動システム内にモータM1〜M4が備えられていると考えても構わない。
図2を参照し、ドライバIC100及びMCU200を共通の基板SUBに実装することができる。但し、ドライバIC100とMCU200とを別々の基板に実装するようにしても構わない。コネクタCNも基板SUB上に実装され、後述する端子OUT1〜OUT8がコネクタCNを介して対応するモータに接続されることになる。
バッテリ301は、任意の直流電圧を出力する充電池である。本実施形態では、図3に示す如く、負荷駆動システムを自動車等の車両CCに搭載することが想定されており、この場合、バッテリ301は車両CCに搭載されたバッテリであって良い。バッテリ301の出力電圧は逆流素子ダイオード302を介し直流電圧VAとして電源IC303に供給される。電源IC303は、LDO(Low Dropout)に分類されるリニアレギュレータ等から成り、直流電圧VAから直流電圧VAとは電圧値が異なる直流電圧VBを生成及び出力する。ここでは、直流電圧VBの電圧値は直流電圧VAの電圧値よりも小さいものとする。例えば、直流電圧VAは、6.3V(ボルト)から32Vの範囲内の直流電圧であり、直流電圧VBは、3Vから5Vの範囲内の直流電圧である。
直流電圧VAは負荷電源電圧としてドライバIC100に供給され、直流電圧VBは制御電源電圧としてドライバIC100及びMCU200に供給される。尚、電源IC303にて、バッテリ301の出力電圧から、負荷電源電圧VA及び制御電源電圧VBを生成するようにしても良い。
図4(a)及び(b)に、夫々、ドライバIC100の表面側、裏面側から見たドライバIC100の斜視図を示す。ドライバIC100は、表面実装型の電子部品であり、半導体集積回路を、樹脂にて構成された筐体(パッケージ)101内に封入することで形成される。筐体101からは複数の金属端子が突出しており、その複数の金属端子の全部又は一部は、筐体101内に封入された半導体集積回路に接続されている。筐体101の裏面には、放熱用の金属パッド(半導体集積回路にて生じた熱を放熱させるためのサーマルパッド)102が設けられている。ドライバIC100を、1つの電子部品として基板SUBに実装したとき、基板側にドライバIC100の裏面が対向する。
図5に、ドライバIC100の端子配列(所謂ピン配列)を示す。ドライバIC100には、ピン番号1〜28が割り当てられた計28本の金属端子が設けられている。ピン番号1〜14が割り当てられた計14本の金属端子は、筐体101における第1面において第1面から突出するように設けられ、ピン番号15〜28が割り当てられた他の計14本の金属端子は、筐体101における第2面において第2面から突出するように設けられている。第1面と第2面は互いに異なる面であり、互いに対向し合っている。
説明の便宜上、筐体101の第1面及び第2面に平行な所定の向きDRを想定すると、筐体101の第1面において、所定の向きDRに沿ってピン番号1〜14の金属端子がピン番号順に並び、筐体101の第2面において、所定の向きDRの逆向きに沿ってピン番号15〜28の金属端子がピン番号順に並ぶことになる。従って、1以上13以下の任意の自然数iに関し、ピン番号iの金属端子とピン番号(i+1)の金属端子とは互いに隣接していて、ピン番号iの金属端子から見て所定の向きDRに所定距離だけ離れた位置にピン番号(i+1)の金属端子が配置されており、且つ、15以上27以下の任意の自然数iに関し、ピン番号iの金属端子とピン番号(i+1)の金属端子とは互いに隣接していて、ピン番号iの金属端子から見て所定の向きDRの逆向きに所定距離だけ離れた位置にピン番号(i+1)の金属端子が配置されている。また、ピン番号1の金属端子とピン番号28の金属端子が互いに対向するように且つピン番号14の金属端子とピン番号15の金属端子が互いに対向するように各金属端子が配置されている。尚、以下では、金属端子を端に端子と称することがある。
ピン番号1〜28の端子は、夫々、記号
GND、OUT1、OUT2、VS、NC、SDI、VCC
SDO、EN、TEST1、VS、OUT3、OUT4、GND、
GND、OUT5、OUT6、VS、TEST2、NC、GND、
CSB、SCK、NC、VS、OUT7、OUT8、GND
によって識別参照される。即ち例えば、端子OUT1とはピン番号2の金属端子を指し、端子OUT2とはピン番号3の金属端子を指す。基板SUBには、ピン番号1〜28の金属端子を個別に固定するための金属パッド(ランド)が形成されており、各金属端子は対応する金属パッドに、はんだ付けにて接合される。
以下では、端子OUT1〜OUT8を出力端子と称することがある。ピン番号5、20及び24の端子NCは、ドライバIC100を構成する半導体集積回路に接続されない端子であって、ドライバIC100の動作に何ら影響を与えない端子である。ピン番号10の端子TEST1及びピン番号19の端子TEST2は、ドライバIC100の開発及び製造段階においてのみ使用される端子であって、ドライバIC100の実稼働時において使用されない。
ピン番号1、14、15、21及び28の端子GNDから成る計5つの端子は、ドライバIC100内において互いに共通接続されていている。但し、それら5つの端子の全部又は一部は、ドライバIC100内において互いに接続されていなくても良く、ドライバIC100を実装する基板SUB上のパターンにて互いに接続されているようにしても良い。また、放熱用の金属パッド102(図4(b)参照)は、ドライバIC100内において上記5つの端子の何れかに接続されているが、放熱用の金属パッド102はドライバIC100内において上記5つの端子の何れに対しても非接続であっても良い。
ピン番号4、11、18及び25の端子VSから成る計4つの端子は、ドライバIC100内において互いに共通接続されている。但し、それら4つの端子の全部又は一部は、ドライバIC100内において互いに接続されていなくても良く、ドライバIC100を実装する基板SUB上のパターンにて互いに接続されているようにしても良い。
図1及び図5を参照しつつ、負荷電源電圧VAは各端子VSに供給され、制御電源電圧VBは端子VCCに供給される。このため、端子VSを電源端子又は負荷電源端子と称することでき、端子VCCを電源端子又は制御電源端子と称することができる。ドライバIC100を基板SUBに実装した際に、各端子GNDは0Vの基準電位に固定されたグランドに接続される(即ち接地される)。このため、端子GNDをグランド端子と称することができる。
図1に示す如く、モータM1は出力端子OUT1及びOUT2間に接続されて、出力端子OUT1及びOUT2からの供給電力にて駆動され、モータM2は出力端子OUT3及びOUT4間に接続されて、出力端子OUT3及びOUT4からの供給電力にて駆動され、モータM3は出力端子OUT5及びOUT6間に接続されて、出力端子OUT5及びOUT6からの供給電力にて駆動され、モータM4は出力端子OUT7及びOUT8間に接続されて、出力端子OUT7及びOUT8からの供給電力にて駆動される(図1に示される駆動CH1〜CH4については後述)。
端子EN、CSB、SCK、SDI及びSDOは、基板SUB上に形成された制御系配線を介してMCU200に接続される。制御系配線は、端子ENに接続され且つイネーブル信号が伝搬される配線と、端子CSBに接続され且つチップセレクト信号が伝搬される配線と、端子SCKに接続され且つクロック信号が伝搬される配線と、端子SDIに接続され且つデータイン信号が伝搬される配線と、端子SDOに接続され且つデータアウト信号が伝搬される配線とから成り、制御系配線にて伝搬される信号を総称して制御系信号と称する。制御系信号の内、イネーブル信号、チップセレクト信号、クロック信号及びデータイン信号はMCU200からドライバIC100に送信される電圧信号であり、データアウト信号はドライバIC100からMCU200に送信される電圧信号である。
MCU200は、制御電源電圧VBを駆動電圧として動作するマイクロコンピュータから成り、制御系信号の送受信を通じて、ドライバIC100の動作及びモータM1〜M4の動作を制御すると共にドライバIC100の状態の監視等を行う。
MCU200及びドライバIC100において、MCU200はマスタ装置として機能し、ドライバIC100はスレイブ装置として機能する。MCU200は複数のスレイブ装置との間で双方向通信が可能であっても良い。MCU200及びドライバIC100間の通信は、SPI(Serial Peripheral Interface)により実現される。SPIによる通信は、チップセレクト信号、クロック信号、データイン信号及びデータアウト信号の送受信により実現される。
また、MCU200は、液晶ディスプレイパネル等にて形成される表示装置304の表示制御も行う。この他、MCU200は、図示されない様々な他の装置の動作制御(例えば車両CCに搭載されたスピーカの音声出力制御や、車両CCに搭載されたランプ、パワーウィンドウの駆動制御等)を実現できても良い。
図6は、ドライバIC100の一部回路図を含む機能ブロック図である。ドライバIC100の筐体101内には、符号110[1]〜110[8]、120、131〜135及び141〜149によって参照される各部位が、半導体集積回路の形態で設けられている。
ドライバIC100には、8つの単位出力回路が備えられており、8つの単位出力回路が符号110[1]〜110[8]にて参照される。単位出力回路110[1]〜110[8]は、夫々、出力端子OUT1〜OUT8に接続されており、出力端子に接続された負荷に対して電力を供給するための回路である。単位出力回路の構成及び動作に関する説明は後に設けるものとし、先に、ドライバIC100内の他の回路について説明する。
制御回路120は、MCU200からの指示に従いつつ、各単位出力回路の動作を制御する。制御回路120は、端子EN、CSB、SCK、SDI及びSDOを介してMCU200と接続されており、SPIによりMCU200と双方向通信を行うことができる。
内部電源回路131は、端子VSへの供給電圧(即ち負荷電源電圧VA;図1参照)に基づいて、所定の電圧値(例えば3.3Vや5V)を有する内部電源電圧を生成する。この内部電源電圧を電源電圧として用いて、制御回路120、UVLO(Under Voltage Lock Out)回路132、OVP回路133、温度保護回路134及びパワーオンリセット回路135が動作する。
UVLO回路132は、端子VSへの供給電圧が低すぎるか否か(減電圧状態であるか否か)を判断して、当該判断結果を制御回路120に伝達する。端子VSへの供給電圧が所定のUVLO判定電圧以下であるとき、減電圧状態と判断され、制御回路120は、出力端子OUT1〜OUT8に接続される全パワートランジスタをオフに維持することを含む必要な処理を行う。
OVP回路133は、端子VSへの供給電圧が高すぎるか否か(過電圧状態であるか否か)を判断して、当該判断結果を制御回路120に伝達する。端子VSへの供給電圧が上記UVLO判定電圧よりも高い所定のOVP判定電圧以上であるとき、過電圧状態と判断され、制御回路120は、出力端子OUT1〜OUT8に接続される全パワートランジスタをオフに維持することを含む必要な処理を行う。
温度保護回路134は、ドライバIC100内の所定箇所の温度を検出する温度センサの検出結果を受け、検出された温度が所定の警戒温度範囲内にあればサーマルワーニングに相当する警告温度状態と判断し、検出された温度が所定の警戒温度範囲を超えておればサーマルシャットダウンに相当するシャットダウン温度状態と判断する。所定の警戒温度範囲は、所定の警告温度以上であって且つ警告温度よりも高い所定のシャットダウン温度未満の範囲である。温度が検出される箇所は複数あっても良い。この場合、検出された複数の温度の内、何れか1つでも所定の警戒温度範囲を超えておればシャットダウン温度状態と判断され、検出された複数の温度に所定の警戒温度範囲を超えるものはないが、検出された複数の温度の内、何れか1つでも所定の警戒温度範囲内にあれば警告温度状態と判断される。温度保護回路134の判断結果は制御回路120に伝達される。制御回路120は、シャットダウン温度状態と判断されているとき、出力端子OUT1〜OUT8に接続される全パワートランジスタをオフに維持する強制オフ処理を含む必要な処理を行う。制御回路120は、警告温度状態と判断されているときにおいては上記強制オフ処理を行う必要はない。警告温度状態又はシャットダウン温度状態と判断されているとき、制御回路120は、その旨を示す警告信号をSPIによる通信を介してMCU200に伝達できる。
パワーオンリセット回路135は、端子VCCへの供給電圧(即ち制御電源電圧VB;図1参照)を所定のリセット判定電圧と比較し、端子VCCへの供給電圧がリセット判定電圧未満であるときにはローレベルの判定信号を制御回路120に出力する一方で、端子VCCへの供給電圧がリセット判定電圧以上であるときにはローレベルよりも高い電位を有するハイレベルの判定信号を制御回路120に出力する。ハイレベルの判定信号はリセット解除信号として機能し、制御回路120はハイレベルの判定信号を受けて起動する。ローレベルの判定信号が制御回路120に供給されているとき、制御回路120の動作は停止している。
端子EN、CSB、SCK、SDI及びSDOに加わる信号は、ローレベル又はローレベルよりも高いハイレベルの電位をとるデジタル信号である。制御回路120は、出力バッファ145を介して、データアウト端子である端子SDOにデータアウト信号を出力する。尚、データアウト信号を出力するための回路は、これに限定されない。例えば、出力バッファ145の代わりに、開放状態とされたコレクタ又はドレインを有するトランジスタをドライバIC100に設けておいて、そのコレクタ又はドレインを端子SDOに接続し、ドライバ100の外付け部品として抵抗素子を端子SDOに接続しておく態様で、データアウト信号を出力するようにしても良い。
イネーブル端子である端子ENは、シュミットトリガバッファ141の入力に接続されていると共に抵抗146を介してグランドに接続され(即ちプルダウンされ)、シュミットトリガバッファ141の出力信号が制御回路120に入力される。
チップセレクト端子である端子CSBは、シュミットトリガバッファ142の入力に接続されていると共に抵抗147を介して端子VCCに接続され(即ちプルアップされ)、シュミットトリガバッファ142の出力信号が制御回路120に入力される。
クロック端子である端子SCKは、シュミットトリガバッファ143の入力に接続されていると共に抵抗148を介してグランドに接続され(即ちプルダウンされ)、シュミットトリガバッファ143の出力信号が制御回路120に入力される。
データイン端子である端子SDIは、シュミットトリガバッファ144の入力に接続されていると共に抵抗149を介してグランドに接続され(即ちプルダウンされ)、シュミットトリガバッファ144の出力信号が制御回路120に入力される。
このため、MCU200から出力されるイネーブル信号、チップセレクト信号、クロック信号及びデータイン信号(図1参照)は、論理反転(ローレベルからハイレベルへの切り替え又はハイレベルからローレベルへの切り替え)が行われることなく、制御回路120に伝達される。制御回路120からMCU200に伝達されるデータアウト信号も同様である。但し、それらの内の何れかの信号が、MCU200及び制御回路120間で伝達される過程で論理反転されるよう回路を変形しても良い。尚、シュミットトリガバッファ141〜144及び出力バッファ145は端子VCCへの供給電圧に基づき駆動する。
イネーブル信号がハイレベルであるときに限り、ドライバIC100における上述の各動作が実現される。イネーブル信号がローレベルであるとき、内部電源回路131は動作せず(内部電源電圧が生成されず)、従って、制御回路120を含むドライバIC100内の各回路の動作は停止してドライバIC100の消費電力は実質的にゼロとなる。制御回路120の動作が停止されているとき、出力端子OUT1〜OUT8に接続される全パワートランジスタはオフとなる。以下では、特に記述無き限り、イネーブル信号はハイレベルに維持されているものとする。
また、チップセレクト信号がローレベルとなることでドライバIC100を含む複数のスレイブ装置の中からドライバIC100が選択され、チップセレクト信号がローレベルであるときにのみドライバIC100及びMCU200間の通信が有効となる。尚、端子EN、CSB、SCK及びSDIがドライバIC100内でプルダウン又はプルアップされているのは、ドライバIC100及びMCU200間の断線等によって、それらの端子が開放されているときに、ドライバIC100を安全側の状態(端子ENについてはドライバIC100が動作停止となる側、端子CSBについては上記通信が無効となる側、端子SCK及びSDIについては有効なクロック信号及びデータイン信号が入力されない側)とするためである。
図7を参照し、単位出力回路の構成を説明する。図7は、1つの単位出力回路の構成図である。単位出力回路の回路構成は単位出力回路110[1]〜110[8]間で共通であるため、単位出力回路110[1]〜110[8]の何れかである単位出力回路110[i]の構成について説明する(ここでiは1以上8以下の整数)。便宜上、単位出力回路110[i]に接続される出力端子を“OUTi”によって表す。出力端子OUTiは、iが1、2、3、4、5、6、7、8なら、夫々、出力端子OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8を指す。
単位出力回路110[i]は、過電流保護(OCP)及び低負荷検出(ULD)機能付き駆動回路(以下単に駆動回路と称する)111[i]と、ハイサイド側のパワートランジスタTrH[i]及びローサイド側のパワートランジスタTrL[i]と、を備える。パワートランジスタTrH[i]は、Pチャネル型のMOSFET(MOS電界効果トランジスタ;metal-oxide-semiconductor field-effect transistor)として構成され、パワートランジスタTrL[i]は、Nチャネル型のMOSFETとして構成されている。パワートランジスタTrH[i]及びTrL[i]の直列接続回路によりハーフブリッジ回路が形成される。即ち、パワートランジスタTrH[i]のソースには、端子VSへの供給電圧(即ち負荷電源電圧VA;図1参照)が印加され、パワートランジスタTrH[i]及びTrL[i]の各ドレインと出力端子OUTiは互いに共通接続される。パワートランジスタTrL[i]のソースはグランドに接続される。駆動回路111[i]は、パワートランジスタTrH[i]及びTrL[i]のゲートに接続され、それらのゲート電圧を制御することで、パワートランジスタTrH[i]及びTrL[i]を個別にオン、オフとする。駆動回路111[i]には、パワートランジスタTrH[i]及びTrL[i]が同時にオンとなることを防止する機能が備えられている。尚、バイポーラトランジスタにて各パワートランジスタを形成するようにしても良い。
また、駆動回路111[i]は、パワートランジスタTrH[i]及びTrL[i]に流れる電流の電流値を個別に検出可能であり、パワートランジスタTrH[i]に流れる電流の検出値(以下、電流値IH[i]と称する)とパワートランジスタTrL[i]に流れる電流の検出値(以下、電流値IL[i]と称する)とを参照して、過電流保護及び低負荷検出を実現する。
即ち、過電流保護において、駆動回路111[i]は、電流値IH[i]及びIL[i]の夫々を所定の過電流保護閾値と比較し、電流値IH[i]が過電流保護閾値以上であればパワートランジスタTrH[i]が過電流状態である(即ちパワートランジスタTrH[i]に過電流が流れている)と判断して即時パワートランジスタTrH[i]をオフとし、そうでなければパワートランジスタTrH[i]は過電流状態に無いと判断する。同様に、駆動回路111[i]は、電流値IL[i]が過電流保護閾値以上であればパワートランジスタTrL[i]が過電流状態である(即ちパワートランジスタTrL[i]に過電流が流れている)と判断して即時パワートランジスタTrL[i]をオフとし、そうでなければパワートランジスタTrL[i]は過電流状態に無いと判断する。これらの判断結果は制御回路120に伝達される。尚、本実施形態では、パワートランジスタTrH[i]が過電流状態であると判断されてパワートランジスタTrH[i]が一旦オフとされると、電源オフ又はMCU200からの指示等が無い限り、パワートランジスタTrH[i]のオフ状態が維持される過電流ラッチ方式の採用を想定しているが、パワートランジスタTrH[i]の過電流状態の解消が認められた時点でパワートランジスタTrH[i]のターンオンを許容する自己復帰方式を採用するようにしても良い(パワートランジスタTrL[i]についても同様)。
また、低負荷検出において、駆動回路111[i]は、パワートランジスタTrH[i]をターンオンしてから所定のマスク時間経過後の電流値IH[i]又はパワートランジスタTrL[i]をターンオンしてから所定のマスク時間経過後の電流値IL[i]が所定の低負荷検出閾値未満であれば、単位出力回路110[i]が低負荷状態にある(即ち単位出力回路110[i]の出力端子OUTiに接続される負荷が低負荷である)と判断し、そうでなければ単位出力回路110[i]が低負荷状態にあると判断しない。これらの判断結果は制御回路120に伝達される。出力端子OUTiに負荷が接続されていない(出力端子OUTi及び負荷間の配線が断線している)場合などに、単位出力回路110[i]が低負荷状態にあると判断される。当然であるが、低負荷検出閾値は過電流保護閾値よりも小さい。尚、過電流状態とは異なり、単位出力回路110[i]が低負荷状態にあると判断された場合においては、駆動回路111[i]は、その判断結果に基づき、単位出力回路110[i]内のオンとなっているパワートランジスタをオフとする必要はない。
2つの単位出力回路によって1つの駆動CH(駆動チャネル)を形成することができる。単位出力回路110[1]及び110[2]によって形成される駆動CH、単位出力回路110[3]及び110[4]によって形成される駆動CH、単位出力回路110[5]及び110[6]によって形成される駆動CH、単位出力回路110[7]及び110[8]によって形成される駆動CHを、夫々、駆動CH1、駆動CH2、駆動CH3、駆動CH4と称する(図1参照)。モータM1〜M4として直流モータ(ブラシ付き直流モータ等)を採用することができ、各駆動CHにてフルブリッジ回路を構成することで各モータを双方向駆動することができる。モータM1〜M4は互いに同じ構成を有していても良いし、何れかの2つのモータ間で構成が異なっていても良い。
図8に、駆動CH1を形成する2つの単位出力回路110[1]及び110[2]とモータM1との接続関係を示す。出力端子OUT[1]はモータM1の正極端子に接続され、出力端子OUT[2]はモータM1の負極端子に接続される。モータM1は、正極端子から負極端子に向けて電流を流すことで正転し(第1方向に回転し)、負極端子から正極端子に向けて電流を流すことで逆転する(第1方向とは逆の第2方向に回転する)直流モータである。このため、パワートランジスタTrH[1]、TrL[1]、TrH[2]、TrL[2]を、夫々、オン、オフ、オフ、オンとすることで、端子OUT1からモータM1を介して端子OUT2に電流が流れてモータM1が正転し、パワートランジスタTrH[1]、TrL[1]、TrH[2]、TrL[2]を、夫々、オフ、オン、オン、オフとすることで、端子OUT2からモータM1を介して端子OUT1に電流が流れてモータM1が逆転する。駆動CH1以外の駆動CHについての、2つの単位出力回路と対応するモータとの接続関係及びモータの駆動方法は、駆動CH1と同様である。
ドライバIC100には、MCU200からの指示に基づきデータの書き込みが行われるライトレジスタと、MCU200からはデータの読み込みしかできないリードレジスタと、が備えられている。
図9に示す如く、MCU200及びドライバIC100間の通信は、1フレームを単位としたSPI通信である。1フレームは、16ビット分のデータ長を有する。即ち、1フレームにおいて、MCU200は、16クロック分のクロック信号を端子SCKに供給し、クロック信号に同期して16ビット分のデータイン信号を端子SDIに送信することができ、制御回路120は、クロック信号に同期して16ビット分のデータアウト信号を端子SDOからMCU200に送信することができる。図9に示される数値0〜15は、注目した1フレームにおけるビット番号を表しており、ビット番号15のデータからビット番号0のデータに向けてビット番号の降順にデータの送受信が行われる。各ビット番号のデータは二値データであって“1”又は“0”の値をとる。
MCU200は、ドライバIC100のライトレジスタへのデータの書き込みとドライバIC100のリードレジスタからのデータの読み込みとが同時に行われるライト&リードレジスタモードで通信を行うときと、ドライバIC100のリードレジスタからのデータの読み込みのみが行われるリードレジスタモードで通信を行うときと、がある。
図10及び図11に、ドライバIC100に内蔵されたライトレジスタWR1及びWR2の内容を示す。図12〜図15に、ドライバIC100に内蔵されたリードレジスタRR1〜RR4の内容を示す。各ライトレジスタ及び各リードレジスタは、ビット番号15〜0が割り振られた16ビット分の記憶領域を有する。各ライトレジスタ及び各リードレジスタは、制御回路120に内包される又は制御回路120の外部に設けられる。
データイン信号におけるビット番号15のデータが“1”であるとき、ライト&リードレジスタモードとなり、データイン信号におけるビット番号15のデータが“0”であるとき、リードレジスタモードとなる。ライト&リードレジスタモードにおいて、実際にデータの書き込みが行われるライトレジスタを対象ライトレジスタと称し、ライト&リードレジスタモード又はリードレジスタモードにおいて、実際にデータの読み込みが行われるリードレジスタを対象リードレジスタと称する。
ライト&リードレジスタモードにおいて、データイン信号におけるビット番号14のデータにより、ライトレジスタWR1及びWR2の何れかが対象ライトレジスタとして選択される。具体的には、ライト&リードレジスタモードにおいて、
データイン信号におけるビット番号14のデータが“0”であればライトレジスタWR1が対象ライトレジスタとして選択され、
データイン信号におけるビット番号14のデータが“1”であればライトレジスタWR2が対象ライトレジスタとして選択される。
ライト&リードレジスタモード又はリードレジスタモードにおいて、データイン信号におけるビット番号14及び13のデータにより、リードレジスタRR1〜RR4の何れか1つが対象リードレジスタとして選択される。具体的には、ライト&リードレジスタモード又はリードレジスタモードにおいて、
データイン信号におけるビット番号14、13のデータが夫々“0”、“0”であればリードレジスタRR1が対象リードレジスタとして選択され、
データイン信号におけるビット番号14、13のデータが夫々“1”、“0”であればリードレジスタRR2が対象リードレジスタとして選択され、
データイン信号におけるビット番号14、13のデータが夫々“0”、“1”であればリードレジスタRR3が対象リードレジスタとして選択され、
データイン信号におけるビット番号14、13のデータが夫々“1”、“1”であればリードレジスタRR4が対象リードレジスタとして選択される。
ライト&リードレジスタモードにおいて、制御回路120は、データイン信号におけるビット番号15〜0のデータを対象ライトレジスタのビット番号15〜0のビット(記憶領域)に書き込むライト処理を行い、これと並行して、対象リードレジスタのビット番号15〜0のビット(記憶領域)に格納されたデータを読み出して、読み出したデータをデータアウト信号におけるビット番号15〜0のデータとして端子SDOから出力するリード処理を行う。リードレジスタモードでは、ライト処理及びリード処理の内、リード処理のみが行われる。
但し、データイン信号のビット番号14のデータが受信されるまでは対象ライトレジスタが確定しないため、実際には、ライト&リードレジスタモードにおいて、データイン信号におけるビット番号15、14のデータはライトレジスタWR1及びWR2の双方のビット番号15、14のビット(記憶領域)に書き込まれて良い。また、データイン信号のビット番号13のデータが受信されるまでは対象リードレジスタが確定しないため、実際には、ライト&リードレジスタモード又はリードレジスタモードにおいて、データアウト信号におけるビット番号15〜13のデータは、リードレジスタRR1〜RR4の内の任意のリードレジスタにおけるビット番号15〜13のビットに格納されたデータであって良い。詳細は後述されるが、リードレジスタにおけるビット番号15〜13のビットに格納されたデータは、リードレジスタRR1〜RR4間で共通となっているため、問題は生じない。
MCU200からドライバIC100にSPI通信により送信されるデータイン信号は、ライト&リードレジスタモードにおいて、ライト処理及びリード処理を行うことを指示するライト&リードコマンド信号であると言え、リードレジスタモードにおいて、リード処理を行うことを指示するリードコマンド信号であると言える。尚、ライト処理を行うことのみを指示するライトコマンド信号がMCU200からドライバIC100に送信できるように、通信プロトコルを変形しても構わない。この場合、MCU200はライト&リードコマンド信号の代わりにライトコマンド信号を送信することが有り得て良い。
ライトレジスタWR1及びWR2について詳説する(図10及び図11参照)。各ライトレジスタのビット番号15〜13の役割については上述した通りである。ライトレジスタWR1及びWR2のビット番号12のビットは、全レジスタをリセットするためのものである。ライトレジスタWR1又はWR2のビット番号12のビットに“1”が書き込まれると、制御回路120は、レジスタWR1、WR2及びRR1〜RR4の全ビットに“0”をセットするロジックリセット処理を実行する。尚、ライトレジスタWR1及びWR2の全ビットの初期値は“0”である。
ライトレジスタWR1及びWR2のビット番号4〜11のビットは、各単位出力回路のパワートランジスタのオン/オフ状態を指定するためのビットである。具体的には、ライトレジスタWR1のビット番号4、5、6、7、8、9、10、11のビットは、夫々、パワートランジスタTrL[1]、TrH[1]、TrL[2]、TrH[2]、TrL[3]、TrH[3]、TrL[4]、TrH[4]に対応するオン/オフ指定ビットであり、ライトレジスタWR2のビット番号4、5、6、7、8、9、10、11のビットは、夫々、パワートランジスタTrL[5]、TrH[5]、TrL[6]、TrH[6]、TrL[7]、TrH[7]、TrL[8]、TrH[8]に対応するオン/オフ指定ビットである。制御回路120は、或るオン/オフ指定ビットが“1”のとき、そのオン/オフ指定ビットに対応するパワートランジスタをオンとし、或るオン/オフ指定ビットが“0”のとき、そのオン/オフ指定ビットに対応するパワートランジスタをオフとする。
ライトレジスタWR1のビット番号3〜0のビット及びライトレジスタWR2のビット番号3及び0のビットは、駆動回路111[1]〜111[8]における低負荷検出機能のオン/オフ、温度保護回路134、OVP回路133及びUVLO回路132の検出結果のラッチの有無、OVP判定電圧の設定、及び、ドライバIC100の設計及び製造時にのみ利用されるテストモードの設定に関わるビットであり、ここでは、それらのビットの詳細な説明を省略する。また、ライトレジスタWR2のビット番号2及び1のビットはリザーブビットとなっている。リザーブビットは、ドライバIC100の実稼働時において使用されることの無いビットであり、リザーブビットに対する書き込みは無効である。
次に、リードレジスタRR1〜RR4について詳説する(図12〜図15参照)。リードレジスタRR1及びRR2において、ビット番号15〜0の初期値は、夫々、0、1、1、0、0、0、0、0、0、0、0、0、1、1、1、1である。リードレジスタRR3及びRR4において、ビット番号15〜0の初期値は、夫々、0、1、1、0、1、1、1、1、1、1、1、1、1、1、1、1である。リードレジスタRR1〜RR4において、ビット番号15及び12のビットは使用されることのないビットであり、それらのビットには無効なデータが格納されている。
リードレジスタにおいて、ビット番号14のビットにはリードレジスタRR1〜RR4間で共通のデータが格納され且つビット番号13のビットにもリードレジスタRR1〜RR4間で共通のデータが格納される。制御回路120は、リードレジスタRR1〜RR4のビット番号14及び13のビットに、温度保護回路134からの情報に基づくデータを格納する。具体的には、温度保護回路134にてシャットダウン温度状態と判断されたときには、リードレジスタRR1〜RR4のビット番号14のビットに“1”を格納し、そうでないときには当該ビットに“0”を格納する。温度保護回路134にて警告温度状態と判断されたときには、リードレジスタRR1〜RR4のビット番号13のビットに“1”を格納し、そうでないときには当該ビットに“0”を格納する。
温度保護回路134にてシャットダウン温度状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれたビット(即ち、リードレジスタRR1〜RR4のビット番号14のビット)のデータは、所定条件が成立するまでラッチされても良い(即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい)。
同様に、温度保護回路134にて警告温度状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれたビット(即ち、リードレジスタRR1〜RR4のビット番号13のビット)のデータは、所定条件が成立するまでラッチされても良い(即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい)。
実際には、シャットダウン温度状態及び警告温度状態に関して上記ラッチを行うか否かは、ライトレジスタWR1のビット番号2のビットに書き込まれたデータにより決定される。
リードレジスタにおいて、ビット番号1のビットにはリードレジスタRR1及びRR2間で共通のデータが格納され且つビット番号0のビットにもリードレジスタRR1及びRR2間で共通のデータが格納される。
制御回路120は、リードレジスタRR1及びRR2のビット番号1のビットに、OVP回路133からの情報に基づくデータを格納する。具体的には、OVP回路133にて過電圧状態と判断されたときには、リードレジスタRR1及びRR2のビット番号1のビットに“1”を格納し、そうでないときには当該ビットに“0”を格納する。
制御回路120は、リードレジスタRR1及びRR2のビット番号0のビットに、UVLO回路132からの情報に基づくデータを格納する。具体的には、UVLO回路132にて減電圧状態と判断されたときには、リードレジスタRR1及びRR2のビット番号0のビットに“1”を格納し、そうでないときには当該ビットに“0”を格納する。
OVP回路133にて過電圧状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれたビット(即ち、リードレジスタRR1及びRR2のビット番号1のビット)のデータは、所定条件が成立するまでラッチされても良い(即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい)。
同様に、UVLO回路132にて減電圧状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれたビット(即ち、リードレジスタRR1及びRR2のビット番号0のビット)のデータは、所定条件が成立するまでラッチされても良い(即ち例えば、上記ロジックリセット処理が行われるまで保持されてもよい)。
実際には、過電圧状態及び減電圧状態に関して上記ラッチを行うか否かは、ライトレジスタWR1のビット番号1のビットに書き込まれたデータにより決定される。
リードレジスタRR1及びRR2のビット番号4〜11のビットは、各単位出力回路のパワートランジスタのオン/オフ状態を表すためのビットである。
制御回路120は、ライト&リードコマンド信号の受信に基づきライトレジスタWR1及びWR2の各ビットにデータを書き込むと、その書き込んだデータに従って、各単位出力回路のパワートランジスタをオン又はオフとする。それと同時に、又は、その後に、制御回路120は、各単位出力回路のパワートランジスタの状態(即ちオンであるかオフであるか)を表すデータをリードレジスタRR1及びRR2のビット番号4〜11のビットに格納する。制御回路120は、リードレジスタRR1及びRR2のビット番号4〜11のビットに格納されるデータを、周期的に最新のものに更新するようにしても良い。
リードレジスタRR1のビット番号4、5、6、7、8、9、10、11のビットは、夫々、パワートランジスタTrL[1]、TrH[1]、TrL[2]、TrH[2]、TrL[3]、TrH[3]、TrL[4]、TrH[4]に対応するオン/オフ状態ビットであり、リードレジスタRR2のビット番号4、5、6、7、8、9、10、11のビットは、夫々、パワートランジスタTrL[5]、TrH[5]、TrL[6]、TrH[6]、TrL[7]、TrH[7]、TrL[8]、TrH[8]に対応するオン/オフ状態ビットである。或るパワートランジスタがオンであるとき、当該パワートランジスタに対応するオン/オフ状態ビットに“1”が格納され、或るパワートランジスタがオフであるとき、当該パワートランジスタに対応するオン/オフ状態ビットに“0”が格納される。
リードレジスタRR3及びRR4のビット番号0〜7のビットには、単位出力回路ごとに且つパワートランジスタごとに、過電流の有無を示すデータが格納される。
リードレジスタRR3のビット番号0、1、2、3、4、5、6、7のビットは、夫々、パワートランジスタTrL[1]、TrH[1]、TrL[2]、TrH[2]、TrL[3]、TrH[3]、TrL[4]、TrH[4]に対応する個別過電流状態ビットであり、リードレジスタRR4のビット番号0、1、2、3、4、5、6、7のビットは、夫々、パワートランジスタTrL[5]、TrH[5]、TrL[6]、TrH[6]、TrL[7]、TrH[7]、TrL[8]、TrH[8]に対応する個別過電流状態ビットである。
何れかの単位出力回路110[i]において、駆動回路111[i]により、或るパワートランジスタが過電流状態である判断されたとき、当該パワートランジスタに対応する個別過電流状態ビットに“1”が格納され、或るパワートランジスタが過電流状態であると判断されていないとき、当該パワートランジスタに対応する個別過電流状態ビットに“0”が格納される。
リードレジスタRR1のビット番号3のビットには、リードレジスタRR3のビット番号0〜7のビットにおけるデータの論理和が格納され、リードレジスタRR2のビット番号3のビットには、リードレジスタRR4のビット番号0〜7のビットにおけるデータの論理和が格納される。
即ち、単位出力回路110[1]〜110[4]に含まれる計8つのパワートランジスタにおいて、1つでも過電流状態にあると判断された場合には、リードレジスタRR1のビット番号3のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR1のビット番号3のビットに“0”が格納される。同様に、単位出力回路110[5]〜110[8]に含まれる計8つのパワートランジスタにおいて、1つでも過電流状態にあると判断された場合には、リードレジスタRR2のビット番号3のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR2のビット番号3のビットに“0”が格納される。
以下、リードレジスタRR1又はRR2のビット番号3のビットは、論理和過電流状態ビットと称されることもある。
或るパワートランジスタが過電流状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれた個別過電流状態ビット及び論理和過電流状態ビットのデータは、所定条件が成立するまでラッチされる(即ち例えば、上記ロジックリセット処理が行われるまで保持される)。
リードレジスタRR3及びRR4のビット番号8〜11のビットには、単位出力回路ごとに、単位出力回路が低負荷状態であるか否かを示すデータが格納される。
リードレジスタRR3のビット番号8、9、10、11のビットは、夫々、出力端子OUT1に接続される単位出力回路110[1]、出力端子OUT2に接続される単位出力回路110[2]、出力端子OUT3に接続される単位出力回路110[3]、出力端子OUT4に接続される単位出力回路110[4]に対応する個別低負荷状態ビットであり、リードレジスタRR4のビット番号8、9、10、11のビットは、夫々、出力端子OUT5に接続される単位出力回路110[5]、出力端子OUT6に接続される単位出力回路110[6]、出力端子OUT7に接続される単位出力回路110[7]、出力端子OUT8に接続される単位出力回路110[8]に対応する個別低負荷状態ビットである。
何れかの単位出力回路110[i]において、駆動回路111[i]により、単位出力回路110[i]が低負荷状態にある判断されたとき、単位出力回路110[i]に対応する個別低負荷状態ビットに“1”が格納され、単位出力回路110[i]が低負荷状態にあると判断されていないとき、単位出力回路110[i]に対応する個別低負荷状態ビットに“0”が格納される。
リードレジスタRR1のビット番号2のビットには、リードレジスタRR3のビット番号8〜11のビットにおけるデータの論理和が格納され、リードレジスタRR2のビット番号2のビットには、リードレジスタRR4のビット番号8〜11のビットにおけるデータの論理和が格納される。
即ち、単位出力回路110[1]〜110[4]の何れか1つでも低負荷状態にあると判断された場合には、リードレジスタRR1のビット番号2のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR1のビット番号2のビットに“0”が格納される。同様に、単位出力回路110[5]〜110[8]の何れか1つでも低負荷状態にあると判断された場合には、リードレジスタRR2のビット番号2のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR2のビット番号2のビットに“0”が格納される。
以下、リードレジスタRR1又はRR2のビット番号2のビットは、論理和低負荷状態ビットと称されることもある。
或る単位出力回路が低負荷状態にあると一旦判断されると、その判断結果に基づき“1”が書き込まれた個別低負荷状態ビット及び論理和低負荷状態ビットのデータは、所定条件が成立するまでラッチされる(即ち例えば、上記ロジックリセット処理が行われるまで保持される)。
上述の如くドライバIC100は各種の異常を検出することができ、異常を検出する(異常の有無を検出する)ための異常検出回路を備えていると言える。検出対象となる異常には、駆動回路111[i](図7参照)にて検出される過電流状態による異常及び低負荷状態による異常と、UVLO回路132(図6参照)にて検出される減電圧状態による異常と、OVP回路133(図6参照)にて検出される過電圧状態による異常と、温度保護回路134(図6参照)にて検出される警告温度状態又はシャットダウン温度状態による異常と、が含まれる。
[端子配列について(その1)]
ドライバIC100の端子配列(所謂ピン配列)について説明を加える。負荷駆動装置としてのドライバIC100においては、図16に示す如く、各駆動CHを形成する一対の出力端子が互いに隣接して配置されている。即ち、各駆動CHにおいて一対の出力端子間に他の端子は存在していない。更に、各駆動CHにおいて、一対の出力端子を挟み込むようにグランドに接続される端子GND及び負荷電源電圧VAの供給を受ける端子VSが配置されていて、それら4つの端子が互いに隣接して並べられている。即ち、駆動CH1に関して言えば、ドライバICの筐体101の第1面において、端子GND、OUT1、OUT2及びVSが、この順番で互いに隣接して配列されており、駆動CH3に関して言えば、ドライバICの筐体101の第2面において、端子GND、OUT5、OUT6及びVSが、この順番で互いに隣接して配列されている。駆動CH2及びCH4についても同様である。
このため、基板SUB上においてドライバIC100及びモータM1〜M4間の配線(パターン)の引き回しが容易となり、基板SUBを小型化しやすくなる。また、モータ間の信号クロストークを容易に低く抑えることが可能となり、これも基板SUBの小型化に有利である。
図17に、ドライバIC100との対比に供される参考ドライバICを示す。参考ドライバICのような端子配列では、モータ間の信号クロストークが大きくなり(図17の破線枠内で信号干渉が生じる)、また信号クロストークの低減を図ろうとした場合、基板上での配線引き回しが長くなる。結果、基板の小型化が難しくなる。
また、参考ドライバICでは、異なる駆動CHの出力端子同士が隣接しているため、端子間ショート不良が発生した際、2つの駆動CHに不良の影響が及ぶ。即ち例えば、図17の参考ドライバICにおいて、出力端子OUT1及びOUT6間で短絡が生じた場合、出力端子OUT1及びOUT2に対応する駆動CHと、出力端子OUT5及びOUT6に対応する駆動CHとに影響が及ぶ。
これに対し、本実施形態に係るドライバIC100では、異なる駆動CHにおける出力端子同士が互いに隣接していない。即ち例えば、ドライバIC100では、筐体101の第1面において、駆動CH1に対応する一対の出力端子OUT1及びOUT2と、駆動CH2に対応する一対の出力端子OUT3及びOUT4との間に、出力端子とは異なる1以上の端子が設けられている。筐体101の第2面における駆動CH3及びCH4についても同様である。従って仮に、1つの出力端子が隣接端子と短絡したとしても、影響が1つの駆動CHにしか及ばず、参考ドライバICと比べて不具合発生時の影響を少なくすることができる。また、或る駆動CHの出力端子での信号と他の駆動CHの出力端子での信号との干渉(図17の“干渉”に相当)が生じにくくなる。
[端子配列について(その2)]
ドライバIC100には、出力端子を含む端子の集まりである出力用端子群(第1端子群)と、MCU200に接続されるべき端子を含む端子の集まりである制御用端子群(第2端子群)と、が備えられる。
図18に示す如く、出力用端子群として出力用端子群OTG1〜OTG4があり、制御用端子群として制御用端子群CTG1及びCTG2がある。端子群OTG1〜OTG4、CTG1及びCTG2は互いに分離した端子群であって、端子群OTG1〜OTG4、CTG1及びCTG2の内、任意の2つの端子群の間で共通の端子を包含することは無い。
各出力用端子群は、筐体101の第1面又は第2面において互いに隣接して一列に並ぶ複数の端子から成り、各制御用端子群は、筐体101の第1面又は第2面において互いに隣接して一列に並ぶ複数の端子から成る。より具体的には
出力用端子群OTG1は、筐体101の第1面において互いに隣接して一列に並ぶピン番号2〜4の3つの端子OUT1、OUT2及びVSから成り、
出力用端子群OTG2は、筐体101の第1面において互いに隣接して一列に並ぶピン番号11〜13の3つの端子VS、OUT3及びOUT4から成り、
出力用端子群OTG3は、筐体101の第2面において互いに隣接して一列に並ぶピン番号16〜18の3つの端子OUT5、OUT6及びVSから成り、
出力用端子群OTG4は、筐体101の第2面において互いに隣接して一列に並ぶピン番号25〜27の3つの端子VS、OUT7及びOUT8から成る。
制御用端子群CTG1は、筐体101の第1面において互いに隣接して一列に並ぶピン番号6〜9の4つの端子SDI、VCC、SDO及びENから成り、
制御用端子群CTG2は、筐体101の第2面において互いに隣接して一列に並ぶピン番号22及び23の2つの端子CSB及びSCKから成る。
出力用端子群の各端子には、負荷電源電圧VAそのもの又は負荷電源電圧VAに基づく電圧が加わるため、出力用端子群を形成する各端子の耐圧は所定の第1耐圧以上となっている。第1耐圧は、負荷電源電圧VAとして想定された電圧の最大値(例えば32V)以上の値(例えば40V)を持つ。従って、出力用端子群を形成する何れの端子に第1耐圧に相当する電圧を印加しても、その端子に繋がる、ドライバIC100内の回路に破損及び劣化は生じない。
制御用端子群の各端子には、相対的に低い制御電源電圧VBそのもの又は制御電源電圧VBに基づく電圧(信号)が加わるため、制御用端子群を形成する各端子の耐圧は所定の第2耐圧以上となっている。第2耐圧は、制御電源電圧VBとして想定された電圧の最大値(例えば5V)以上の値(例えば10V)を持つ。従って、制御用端子群を形成する何れの端子に第2耐圧に相当する電圧を印加しても、その端子に繋がる、ドライバIC100内の回路に破損及び劣化は生じない。
また、3つの端子NCと端子TEST1及びTEST2は、電源端子(VS、VCC)、出力端子(OUT1〜OUT8)及びグランド端子(GND)とも制御用端子群の各端子とも異なる端子(以下、未使用端子と称する)であり、各未使用端子の耐圧は第1耐圧以上となっている。従って、各未使用端子に第1耐圧に相当する電圧を印加しても、未使用端子に繋がる、ドライバIC100内の回路に破損及び劣化は生じない。未使用端子としての端子NCは、ドライバIC100内の回路に接続されない端子である(接続されていても、回路機能上、接続されていないとみなすことのできる端子である)。端子TEST1及びTSET2は、上述したように、ドライバIC100の開発及び製造段階においてのみ使用される端子であって、ドライバIC100の実稼働時において使用されない。
尚、上述の説明から明らかであるが、出力用端子群OTG1〜OTG4の夫々は、制御電源電圧VBの供給を受ける電源端子(VCC)、MCU200に接続されるべき端子(EN、SCK、CSB、SDI、SDO)及び未使用端子を含まず、ここでは、グランド端子(GND)も含まないと考える。制御用端子群CTG1及びCTG2の夫々は、出力端子(OUT1〜OUT8)、負荷電源電圧VAの供給を受ける電源端子(VS)及び未使用端子を含まず、ここでは、グランド端子(GND)も含まないと考える。
特筆すべき点として、ドライバIC100の第1面又は第2面において、隣り合う出力用端子群(第1端子群)と制御用端子群(第2端子群)との間には1以上の未使用端子(別端子)が配置されている。即ち例えば、ドライバIC100の第1面において、出力用端子群OTG1と制御用端子群CTG1との間には未使用端子NCが配置されており、ドライバIC100の第2面において、出力用端子群OTG3と制御用端子群CTG2との間には未使用端子TEST2及びNCを含む3つの端子が配置されている。出力用端子群及び制御用端子群の他の組み合わせについても同様である。
このため、互いに隣接する端子間がショートしても、ドライバIC100は破壊されない。例えば、ピン番号11の端子VSとピン番号10の端子TEST1とがショートしても、端子TEST1の耐圧は端子VSの供給電圧(負荷駆動電圧VA)以上となっているのでIC破壊は生じない。また、ピン番号11の端子VSとピン番号12の出力端子OUT3とがショートした場合、ピン番号12の出力端子OUT3とピン番号13のOUT4とがショートした場合、又は、ピン番号13のOUT4とピン番号14の端子GNDとがショートした場合には、一時的に過大な電流が駆動CH2に流れ得るが、過電流保護が働くので、IC破壊は生じない。また、電源電圧(VA、VB)がグランドに短絡することを回避すべく、電源端子(VS、VCC)に隣接してグランド端子(GND)を配置しないようにしている。
図19に、参考ドライバICの端子配列を示す。参考ドライバICでは、隣接端子間のショートによりIC破壊が生じ得る。
隣接端子間ショート発生時にドライバICが破壊することを回避すべく、制御用端子群の各端子の耐圧も第1耐圧以上にすることも考えられ、実際、ドライバIC100において、制御用端子群の各端子の耐圧を第1耐圧以上にしても構わない。しかし、その場合であっても、仮に、負荷電源電圧VAの供給を受ける電源端子と制御用端子群の端子とがショートすれば(図19の参考ドライバICにおいて例えば隣接し合う端子VS及びSCK間がショートすれば)、制御用端子群の端子に繋がる別の電子部品(本実施形態の負荷駆動システムにおいてはMCU200)が破壊されるおそれがある。このため、ドライバIC100では、ドライバIC100を含む各電子部品が基板SUBに実装された際に、どの電子部品(どの回路)にも接続される必要のない未使用端子(NC、TEST1、TEST2)を、隣り合う出力用端子群と制御用端子群との間に挿入するようにしている。
ドライバIC100又は負荷駆動システムは、断線に関しては下記特徴を有している。
・負荷電源電圧VAを電源端子VSに供給すべき配線の断線はUVLO回路132により検出され、制御電源電圧VBを電源端子VCCに供給すべき配線の断線はパワーオンリセット回路135により検出される。
・出力端子及び負荷間の断線は、低負荷検出機能により検出される。
・端子EN、CSB、SCK及びSDIへの配線の断線時に意図しない制御がドライバIC100に加わらないよう、それらの端子はドライバIC100内でプルダウン又はプルアップされている(図6)。尚、端子TEST1及びTEST2もドライバIC100内でプルダウンされている。
・端子SDOへの配線が断線しているときには、MCU200からドライバIC100への入力コマンド信号を反映した情報が端子SDOから出力されないため、当該断線をMCU200にて検出可能である。
・負荷電源電圧VAの供給を受けるべき電源端子(VS)、及び、それの対となるグランド端子(GND)は、夫々に2端子以上設けられているので、一次故障では、ドライバIC100が機能不全とはなりにくい。
[モータの用途例]
図20に、本実施形態に係るモータの使用例を示す。本実施形態に係る負荷駆動システムは運転席及び助手席が設けられた乗用車又はトラック車両としての車両CC(図3参照)に搭載されており、駆動CH1、CH2、CH3、CH4にて駆動されるモータM1、M2、M3、M4は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ、助手席の温度調整用のモータとして利用される。内外気切り替えとは、車両CCの外気の車両CC内への流入を遮断して車両CC内で空気を循環させるモードと、車両CCの外気を車両CC内に取り入れるモードとの切り替えを意味する。風向切り換えとは、車両CCに設けられた空調設備から吹き出す風の向きの切り替えを意味する。運転席、助手席の温度調整とは、夫々、上記空調設備から運転席、助手席に向けて吹き出す風の吹き出し温度の調整を意味する。但し、モータM1〜M4の用途は上記のものに限定されない。尚、ドライバIC100は、過電圧状態の判断に用いられる上記OVP判定電圧を切り替える機能を有しており、ライトレジスタWR2のビット番号3のビット(図11参照)に書き込まれたデータに依存してOVP判定電圧が決定される。例えば、車両CCが乗用車であるか、トラック車両であるかに応じて、適切なOVP判定電圧を選択使用するといったことが可能となる。
<<第2実施形態>>
本発明の第2実施形態を説明する。第2実施形態は第1実施形態を基礎とする実施形態であり、第2実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第1実施形態中の記載が第2実施形態にも適用される。図20に示す例では、温度調整を運転席と助手席とで個別に行うことができるタイプの車両CCを想定しているが、車両CCのタイプによっては、運転席及び助手席間で共通の温度調整を行うタイプの車両CCもある。この場合、モータM1〜M4の内、1つのモータは車両CCに搭載されない。
第2実施形態では、運転席及び助手席間で共通の温度調整が行われるタイプの車両CCに負荷駆動システムが搭載されることを想定し、負荷駆動システムにて駆動されるモータがモータM1〜M3のみであるものとする。つまり、第2実施形態の負荷駆動システムは、第1実施形態の負荷駆動システムから、単位出力回路110[7]及び110[8]、出力端子OUT7及びOUT8及びモータM4を削除した構成を有する(従って第2実施形態において駆動CH4は存在しない)。当該削除を除き、第2実施形態で特に述べない事項に関して、負荷駆動システムの動作及び構成等は、ドライバIC及びMCU間の通信方式を含め、第1及び第2実施形態間で共通である。
即ち、図21に示す如く、第2実施形態に係る負荷駆動システムは運転席及び助手席間で共通の温度調整が行われるタイプの車両CCに搭載されており、駆動CH1、CH2、CH3にて駆動されるモータM1、M2、M3は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席及び助手席に共通の温度調整用のモータとして利用される。但し、モータM1〜M3の用途は上記のものに限定されない。
第2実施形態に係るドライバICを、符号100Aによって参照する。ドライバIC100Aは、ドライバIC100から単位出力回路110[7]及び110[8]並びに出力端子OUT7及びOUT8を削除した構成を有し、当該削除を除き、第2実施形態で特に述べない事項に関して、ドライバICの動作及び構成等はドライバIC100及び100A間で共通である。
図22に、ドライバIC100Aの端子配列(所謂ピン配列)を示す。ドライバIC100Aには、ドライバIC100と同様に、ピン番号1〜28が割り当てられた計28本の金属端子が設けられているが、ピン番号26及び27の金属端子は端子NCとなっている。端子NCは、上述したように、ドライバIC100Aを構成する半導体集積回路に接続されない端子であって、ドライバIC100Aの動作に何ら影響を与えない端子である。ピン番号26及び27の端子を除き、ドライバICの端子配列はドライバIC100及び100A間で共通であり、ドライバICの筐体サイズ及び形状もドライバIC100及び100A間で共通である。
図23を参照し、第1実施形態に係るドライバIC100は、第1及び第2ライトレジスタとしてライトレジスタWR1及びWR2を有し且つ第1〜第4リードレジスタとしてリードレジスタRR1〜RR4を有していたが、第2実施形態に係るドライバIC100Aは、第1及び第2ライトレジスタとしてライトレジスタWR1及びWR2Aを有し且つ第1〜第4リードレジスタとしてリードレジスタRR1、RR2A、RR3及びRR4Aを有する。つまり、ドライバIC100におけるレジスタWR2、RR2及びRR4が、ドライバIC100AではレジスタWR2A、RR2A及びRR4Aに置換される。
上述したように、第2実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第1実施形態中の記載が第2実施形態にも適用されるが、この適用の際、第1実施形態の説明文における符号“100”、“WR2”、“RR2”、“RR4”は、夫々、“100A”、“WR2A”、“RR2A”、“RR4A”に読み替えられる。
図24にライトレジスタWR2Aの内容を示す。ライトレジスタWR2Aは、ビット番号8〜11のビットがライトダミービットとなっている点を除き、ライトレジスタWR2と同じものである。ライトレジスタWR2Aにおいて、ビット番号8〜11のビットがライトダミービットとなっているとは、ビット番号8〜11のビットに対応するメモリ空間が、書き込み無効なライトダミーメモリ空間になっていることを意味する。即ち、ライトレジスタWR2Aは、16ビット分のメモリ空間が割り当てられたレジスタではあるが、その16ビット分のメモリ空間の内、ライトダミーメモリ空間には、データを記憶可能なビットが存在しない、或いは、データを記憶可能なビットに相当する半導体回路が設けられてはいるが、当該半導体回路が何れの回路にも接続されていない。
何れにせよ、ライトレジスタWR2Aにおいて、ライトダミーメモリ空間及びライトダミービットは、そこにデータを書き込むことが可能であるか否かに関係なく、単位出力回路の状態を含むドライバIC100Aの状態及び動作に一切の影響を与えないメモリ空間及びビットである。実際には例えば、ライトレジスタWR2Aのライトダミービットはリザーブビットとして取り扱われ、ライト&リードコマンド信号によるライトダミービットに対するデータの書き込みは無効とされる。
図25及び図26にリードレジスタRR2A及びRR4Aの内容を示す。
リードレジスタRR2Aは、ビット番号8〜11のビットがリードダミービットとなっている点と、ビット番号2及び3のビットが示すデータの内容を除き、リードレジスタRR2と同じものである。リードレジスタRR2Aにおいて、ビット番号8〜11のビット(リードダミービット)には、常に固定値“0”が格納されている。
リードレジスタRR2Aのビット番号2のビット(論理和低負荷状態ビット)には、リードレジスタRR4Aのビット番号8及び9のビットにおけるデータの論理和が格納される。即ち、単位出力回路110[5]及び110[6]の何れか1つでも低負荷状態にあると判断された場合には、リードレジスタRR2Aのビット番号2のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR2Aのビット番号2のビットに“0”が格納される。
リードレジスタRR2Aのビット番号3のビット(論理和過電流状態ビット)には、リードレジスタRR4Aのビット番号0〜3のビットにおけるデータの論理和が格納される。即ち、単位出力回路110[5]及び110[6]に含まれる計4つのパワートランジスタにおいて、1つでも過電流状態にあると判断された場合には、リードレジスタRR2Aのビット番号3のビットに“1”が格納され、そうでない場合に限り、リードレジスタRR2Aのビット番号3のビットに“0”が格納される。
リードレジスタRR4Aは、ビット番号4〜7、10及び11のビットがリードダミービットとなっている点と、ビット番号4〜7、10及び11のビットの初期値が“0”となっている点を除き、リードレジスタRR4と同じものである。リードレジスタRR4Aにおいて、ビット番号4〜7、10及び11のビット(リードダミービット)には、常に固定値“0”が格納されている。
リードレジスタRR2Aにおいて、ビット番号8〜11のビットがリードダミービットとなっているとは、ビット番号8〜11のビットに対応するメモリ空間が、無効なデータが記憶されたリードダミーメモリ空間になっていることを意味する。即ち、リードレジスタRR2Aは、16ビット分のメモリ空間が割り当てられたレジスタではあるが、その16ビット分のメモリ空間の内、リードダミーメモリ空間には“0”のデータが固定的に格納されている。
同様に、リードレジスタRR4Aにおいて、ビット番号4〜7、10及び11のビットがリードダミービットとなっているとは、ビット番号4〜7、10及び11のビットに対応するメモリ空間が、無効なデータが記憶されたリードダミーメモリ空間になっていることを意味する。即ち、リードレジスタRR4Aは、16ビット分のメモリ空間が割り当てられたレジスタではあるが、その16ビット分のメモリ空間の内、リードダミーメモリ空間には“0”のデータが固定的に格納されている。
従って、ライト&リードコマンド信号又はリードコマンド信号を受信したとき、ドライバIC100Aは、リードダミービットの格納データについて常に固定値“0”を読み出してMCU200に送信することになる。
MCU200は、所定のプログラムを実行する演算処理装置を有し、当該プログラムを実行することで、MCU200で実現されるべき上述の各動作を実行する。今、第1実施形態のドライバIC100用に作成されたプログラムをプログラムPR4にて参照する。このプログラムPR4は、第2実施形態のドライバIC100Aに対してもそのまま流用可能である。これについて説明を加える。
第1実施形態のライトレジスタWR2(図11)から見て、第2実施形態のライトレジスタWR2A(図24)においては、上述の如く、存在していない駆動CH4に対応するビットがライトダミービットに置換されているだけである。このため、第2実施形態に係るMCU200が、プログラムPR4を実行して、駆動CH1〜CH3の制御に加えて、第2実施形態では存在していない駆動CH4に対しても制御を行おうとするライト&リードコマンド信号を送信したとしても、後者の制御は無効に終わるだけであって何ら問題は生じない。そして、ライトダミービット以外のビットの構成はライトレジスタWR2及びWR2A間で共通であるので、プログラムPR4の内、ライトレジスタへのデータ書き込みに関わるプログラムを、第2実施形態のドライバIC100Aに対してもそのまま流用できる。
また、第1実施形態のリードレジスタRR2及びRR4(図13、図15)から見て、第2実施形態のリードレジスタRR2A及びRR4A(図25、図26)においては、基本的に、存在していない駆動CH4に対応するビットがリードダミービットに置換されているだけである。ライト&リードコマンド信号又はリードコマンド信号を受信した際、ドライバIC100Aは、存在していない駆動CH4について各パワートランジスタがオフであること(RR2Aのビット番号8〜11参照)及び過電流状態及び低負荷状態による異常が無いこと(RR4Aのビット番号4〜7、10及び11参照)を示すデータをMCU200に送信することになる。論理和過電流状態ビット及び論理和低負荷状態ビットについても同様に取り扱われる(RR2Aのビット番号3及び2参照)。そして、リードダミービット以外のビットの構成は、リードレジスタRR2及びRR2A間にて且つリードレジスタRR4及びRR4A間にて共通であるので、プログラムPR4の内、リードレジスタのデータ読み込みに関わるプログラムを、第2実施形態のドライバIC100Aに対してもそのまま流用できる。
加えて、第1実施形態の負荷駆動システムに用いられる基板SUBを、第2実施形態の負荷駆動システムに対してもそのまま流用可能である。第1実施形態の負荷駆動システムに用いられる基板SUB(図2参照)には、ドライバIC100、MCU200及びコネクタCNを含む様々な部品を実装するためのパッド、配線(パターン)及びスルーホール等が形成されているが、当該基板SUBにおけるドライバIC100が実装されるべき位置にドライバIC100Aを実装すれば、第2実施形態の負荷駆動システムが形成されることになる。ドライバIC100Aの端子については、ドライバIC100を基準として、駆動CH4に対応する端子が端子NCに置換されているだけで(図22参照)、他の端子については配列の並びを含めてドライバIC100と共通である。また、第2実施形態において駆動CH4は存在しないので、コネクタCNに対してモータM4を非接続にすれば足る。即ち、コネクタCNも第1及び第2実施形態間で変更する必要はない。
チャネル数に応じて基板を変更したならば、基板の種類だけ評価(設計、開発段階の評価)が必要となり、開発の負担が重くなる。故に、チャネル数に依存せず共通の基板を使用できることが望ましい。また、コスト面からも可能な限り基板を共通化することが望まれる。第1及び第2実施形態に係る負荷駆動システムは、このような要望に応えることができる。
<<第3実施形態>>
本発明の第3実施形態を説明する。第3実施形態では、第1及び第2実施形態に述べた技術に対する補足説明や変形例等を説明する。第3実施形態において特に述べない事項に関しては、特に記述なき限り、第1又は第2実施形態中の記載が第3実施形態にも適用される。第3実施形態は、以下の実施例EX3_1〜EX3_6を含む。矛盾無き限り、実施例EX3_1〜EX3_6の内、任意の2以上の実施例を組み合わせることも可能である。
[実施例EX3_1]
実施例EX3_1を説明する。第1実施形態において(図18参照)、ドライバIC100には、出力用端子群(OTG1〜OTG4)及び制御用端子群(CTG1、CTG2)が備えられていて、出力用端子群と制御用端子群との間に未使用端子を配置することを説明した。これは第2実施形態のドライバIC100Aにも同様に当てはまる(ドライバIC100Aでは出力用端子群OTG4が欠落しているだけである)。
第1及び第2実施形態に係るドライバIC100及び100Aにおいて、例えば、出力用端子群OTG2と制御用端子群CTG1との間に設けられる未使用端子の個数は1となっている(図18参照)。しかしながら、本発明に係るドライバICにおいて、共通の面にて隣り合う出力用端子群(第1端子群)と制御用端子群(第2端子群)との間に設けられる未使用端子(別端子)の本数は、1でも良いし、2以上の任意の本数であっても良い。ドライバIC100及び100Aの夫々は本発明に係るドライバICの一種である。
第1及び第2実施形態に係るドライバIC100及び100Aでは、各出力用端子群に負荷電源電圧VAの供給を受ける電源端子VS(第1電源端子)が含まれている。しかしながら、本発明に係るドライバICにおいて、各出力用端子群に電源端子VSが含まれていなくても構わないし、電源端子VSを含む出力用端子群と、電源端子VSを含まない出力用端子群とが混在するようにしても良い。また、本発明に係るドライバICにおいて、負荷電源電圧VAの供給を受ける電源端子VSの本数を1つにしても良いし、2以上の幾つにしても良い。
第1及び第2実施形態に係るドライバIC100及び100Aでは、制御電源電圧VBの供給を受ける電源端子VCC(第2電源端子)を含む制御用端子群(CTG1)と、当該電源端子VCCを含まない制御用端子群(CTG2)とが混在している。しかしながら、本発明に係るドライバICにおいて、各制御用端子群に電源端子VCCが含まれないようにしても良いし、各制御用端子群に電源端子VCCが含まれるようにしても良い。また、本発明に係るドライバICにおいて、制御電源電圧VBの供給を受ける電源端子VCCの本数を1つにしても良いし、2以上の幾つにしても良い。
制御用端子群には、MCU200に接続されるべき端子(以下、外部接続端子と称する)が含まれている。端子EN、SCK、CSB、SDI及びSDOは、外部接続端子である。第1及び第2実施形態に係るドライバIC100及び100Aにおいて、1つの制御用端子群(CTG1又はCTG2)に含まれる外部接続端子の本数は2以上となっているが、本発明に係るドライバICにおいて、その本数は任意であって良い(1でも良い)。
第1及び第2実施形態に係るドライバIC100又は100Aでは、4つ又は3つの出力用端子群と2つの制御用端子群とが設けられている。しかしながら、本発明に係るドライバICにおいて、設けられる出力用端子群の個数は4又は3以外の任意の個数(1を含む)であっても良いし、設けられる制御用端子群の個数は2以外の任意の個数(1を含む)であっても良い。
[実施例EX3_2]
実施例EX3_2を説明する。ドライバIC(100、100A)において、ライトレジスタには、ライト&リードコマンド信号に基づき、各単位出力回路の各パワートランジスタの状態を指定するデータ(オン/オフ指定ビットのデータに相当し、以下、状態指定データと称する)が書き込まれ、制御回路120は、状態指定データに基づいて各単位出力回路の各パワートランジスタの状態(オン又はオフ)を制御する。
このため、ドライバIC(100、100A)において、ライトレジスタには、状態指定データの格納ビットとして、駆動CHごとに所定の第1ビット数分の記憶領域が設けられる。ライトレジスタのオン/オフ指定ビットが状態指定データの格納ビットに相当し(図10及び図11参照)、ここでは、1つの駆動CHに対して4つのパワートランジスタが設けられているため、所定の第1ビット数は“4”である。従って例えば、ドライバIC100においては、駆動CHの数“4”と所定の第1ビット数“4”との積に相当する計16ビット分の記憶領域が、ライトレジスタWR1のビット番号4〜11のビットとライトレジスタWR2のビット番号4〜11のビットとで確保されている(図10及び図11参照)。
第2実施形態のドライバIC100Aは、駆動CH1〜CH3を含み駆動CH4を含まないが故に、所定の第1ビット数分のメモリ空間がライトダミーメモリ空間とされている(図24参照)。しかしながら仮に、ドライバIC100Aを駆動CH1及びCH3を含み且つ駆動CH2及びCH4を含まないように変形したならば、所定の第1ビット数分の2倍のメモリ空間をライトダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバIC100Aでは、駆動CH2に対応する、ライトレジスタWR1のビット番号8〜11のビットもライトダミービットとされる。
このような考え方は、ドライバIC100がm個の駆動CHを有し且つドライバIC100Aがm未満の任意の個数の駆動CHを有する場合に広く適用される(mは2以上の任意の整数)。即ち一般化すれば、以下のように言える。
ドライバIC100及び100Aの夫々では、wビット分のライトメモリ空間が定義されるライト記憶部が、1以上のライトレジスタにて形成される。
m未満の駆動CHを有するドライバIC100Aにおいて、wは、駆動CHの個数よりも大きな整数(m)と所定の第1ビット数(ここでは4)との積以上の値を持ち、所定の第1ビット数の整数倍分のライトダミーメモリ空間が、wビット分のライトメモリ空間に存在する。
第2実施形態で具体化されたドライバIC100Aについては、m=4、w=32であって、ライトダミーメモリ空間は、第1ビット数“4”の1倍分のメモリ空間となる。尚、各単位出力回路及び各駆動CHの回路構成について様々な変形が可能であり、結果、所定の第1ビット数は4以外となり得る。
[実施例EX3_3]
実施例EX3_3を説明する。ドライバIC(100、100A)において、リードレジスタには、各単位出力回路の各パワートランジスタの状態を表すデータ(オン/オフ状態ビットのデータに相当し、以下、状態データと称する)が格納され、ライト&リードコマンド信号又はリードコマンドを受信したときには、状態データを含む、リードレジスタの格納データがドライバICからMCU200に送信される。
このため、ドライバIC(100、100A)において、リードレジスタには、状態データの格納ビットとして、駆動CHごとに所定の第2ビット数分の記憶領域が設けられる。リードレジスタのオン/オフ状態ビットが状態データの格納ビットに相当し(図12及び図13参照)、ここでは、1つの駆動CHに対して4つのパワートランジスタが設けられているため、所定の第2ビット数は“4”である。従って例えば、ドライバIC100においては、駆動CHの数“4”と所定の第2ビット数“4”との積に相当する計16ビット分の記憶領域が、リードレジスタRR1のビット番号4〜11のビットとリードレジスタRR2のビット番号4〜11のビットとで確保されている(図12及び図13参照)。
第2実施形態のドライバIC100Aは、駆動CH1〜CH3を含み駆動CH4を含まないが故に、所定の第2ビット数分のメモリ空間が、状態データに関するリードダミーメモリ空間とされている(図25参照)。しかしながら仮に、ドライバIC100Aを駆動CH1及びCH3を含み且つ駆動CH2及びCH4を含まないように変形したならば、所定の第2ビット数分の2倍のメモリ空間を、状態データに関するリードダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバIC100Aでは、駆動CH2に対応する、リードレジスタRR1のビット番号8〜11のビットもリードダミービットとされる。
このような考え方は、ドライバIC100がm個の駆動CHを有し且つドライバIC100Aがm未満の任意の個数の駆動CHを有する場合に広く適用される(mは2以上の任意の整数)。即ち一般化すれば、以下のように言える。
ドライバIC100及び100Aの夫々では、rビット分のリードメモリ空間が定義されるリード記憶部が、1以上のリードレジスタにて形成される。
m未満の駆動CHを有するドライバIC100Aにおいて、rは、駆動CHの個数よりも大きな整数(m)と所定の第2ビット数(ここでは4)との積以上の値を持ち、所定の第2ビット数の整数倍分のリードダミーメモリ空間が、rビット分のリードメモリ空間に存在する。
第2実施形態で具体化されたドライバIC100Aについては、m=4、r=64であって、状態データに関わるリードダミーメモリ空間は、第2ビット数“4”の1倍分のメモリ空間となる。尚、各単位出力回路及び各駆動CHの回路構成について様々な変形が可能であり、結果、所定の第2ビット数は4以外となり得る。
状態データ以外のデータについても同様のことが言える。つまり例えば、ドライバIC(100、100A)において、リードレジスタには、過電流状態又は低負荷状態による異常が検出されたか否かをパワートランジスタごとに又は単位出力回路ごとに表すデータ(以下、個別異常データと称する)の格納ビットとして、駆動CHごとに所定の第3ビット数分の記憶領域が設けられる。リードレジスタの個別過電流状態ビット及び個別低負荷状態ビットが個別異常データの格納ビットに相当し(図14及び図15参照)、ここでは、所定の第3ビット数は“6”である。従って例えば、ドライバIC100においては、駆動CHの数“4”と所定の第3ビット数“6”との積に相当する計24ビット分の記憶領域が、リードレジスタRR3のビット番号0〜11のビットとリードレジスタRR4のビット番号0〜11のビットとで確保されている(図14及び図15参照)。
第2実施形態のドライバIC100Aは、駆動CH1〜CH3を含み駆動CH4を含まないが故に、所定の第3ビット数分のメモリ空間が、個別異常データに関するリードダミーメモリ空間とされている(図26参照)。しかしながら仮に、ドライバIC100Aを駆動CH1及びCH3を含み且つ駆動CH2及びCH4を含まないように変形したならば、所定の第3ビット数分の2倍のメモリ空間を、個別異常データに関するリードダミーメモリ空間とすれば良い。この場合、当該変形に係るドライバIC100Aでは、駆動CH2に対応する、リードレジスタRR3のビット番号4〜7、10及び11のビットもリードダミービットとされる。
このような考え方は、ドライバIC100がm個の駆動CHを有し且つドライバIC100Aがm未満の任意の個数の駆動CHを有する場合に広く適用される(mは2以上の任意の整数)。即ち一般化すれば、以下のように言える。
ドライバIC100及び100Aの夫々では、rビット分のリードメモリ空間が定義されるリード記憶部が、1以上のリードレジスタにて形成される。
m未満の駆動CHを有するドライバIC100Aにおいて、rは、駆動CHの個数よりも大きな整数(m)と所定の第3ビット数(ここでは6)との積以上の値を持ち、所定の第3ビット数の整数倍分のリードダミーメモリ空間が、rビット分のリードメモリ空間に存在する。
第2実施形態で具体化されたドライバIC100Aについては、m=4、r=64であって、個別異常データに関わるリードダミーメモリ空間は、第3ビット数“6”の1倍分のメモリ空間となる。尚、個別異常データの種類等によって所定の第3ビット数は6以外となり得る。
[実施例EX3_4]
実施例EX3_4を説明する。本発明に係るドライバIC及び負荷駆動システムに設けられる駆動CHの個数は4又は3以外でも良い。即ち、上記の“m”の値は、2以上の任意の値(例えば6、8、12、16)でありうる。本発明に係るドライバIC及び負荷駆動システムに設けられる全駆動CHにつき、少なくとも2以上の駆動CHにおいては一対の出力端子が互いに隣接しているが、一対の出力端子が互いに隣接し合わない駆動CHが存在することも有り得る。
[実施例EX3_5]
実施例EX3_5を説明する。本発明に係るドライバICの各出力端子に接続される負荷は、モータに限らず、任意の負荷であっても良い。即ち例えば、本発明に係るドライバICに単位出力回路110[1]〜110[8]及び出力端子OUT[1]〜OUT[8]が設けられている場合、図27(a)又は(b)に示す如く、出力端子OUT[1]〜OUT[8]に、夫々、互いに異なる負荷LD[1]〜LD[8]を接続するようにしても良い。負荷LD[i]は、モータでも良いし、それ以外の任意の負荷(例えば、リレー、発光素子、ヒーター)であっても良い(iは整数)。負荷LD[1]〜LD[8]の内、任意の2以上の負荷は、互いに同じ種類の負荷であっても良いし、互いに異なる種類の負荷であっても良い。図27(a)において、負荷LD[i]は出力端子OUT[i]及びグランド間に接続され、出力端子OUT[i]から負荷LD[i]を通じてグランドに電流を流すことで負荷LD[i]に駆動電力を与える。図27(b)において、負荷LD[i]は負荷電源電圧VA(図1参照)が加わる負荷電源端子と出力端子OUT[i]との間に接続され、負荷電源端子から負荷LD[i]及び出力端子OUT[i]を通じてグランドに電流を流すことで負荷LD[i]に駆動電力を与える。図27(a)又は(b)に示すような接続例において、例えば、単位出力回路110[1]のみにて過電流状態又は低負荷状態が検出されたならば、単位出力回路110[1]のみ動作(負荷への電力供給動作)を停止させて、単位出力回路110[2]〜110[8]の動作(負荷への電力供給動作)を維持し続けることができる。
尚、図27(a)及び(b)に示すような構成例においては、1つの単位出力回路にて1つの駆動CHが形成されると考えることができる。
[実施例EX3_6]
実施例EX3_6を説明する。各単位出力回路の出力段をハーフブリッジ回路にすることを上述したが、各単位出力回路の出力段はハーフブリッジ回路でなくても良い。即ち例えば、図27(a)の接続例では、各単位出力回路からローサイド側のパワートランジスタ(TrL[i])を削除しても良いし、図27(b)の接続例では、各単位出力回路からハイサイド側のパワートランジスタ(TrH[i])を削除しても良い。
また、MCU200及びドライバIC100間での双方向通信をSPI通信にて実現する構成を上述したが、MCU200及びドライバIC100間で双方向通信が可能となる限り、MCU200及びドライバIC100において、どのような通信方式が採用されても良く、パラレル通信が採用されても良い。
負荷駆動システムを車両に搭載することを想定したが、車両以外の様々な機器において負荷駆動システムを搭載及び利用することが可能である。
上述の各実施形態にて具体化された本発明の一側面に係る負荷駆動装置WAは、一対の出力端子を複数チャネル分備え、各チャネルにおいて前記一対の出力端子から負荷に電力を供給可能な負荷駆動装置であって、当該負荷駆動装置の外部装置に接続されて信号の送信又は受信を行うための外部接続端子(例えばSDI、SDO、EN)を有し、前記複数チャネルに含まれる2以上のチャネルの夫々について、前記一対の出力端子(例えば、OUT1及びOUT2の対、OUT3及びOUT4の対)と前記外部接続端子との間に1以上の他の端子(例えばNC、TEST1)を配置したことを特徴とする。
一対の出力端子と外部接続端子とが短絡した場合、出力端子に加わる電圧が外部装置に加わって外部装置に好ましくない影響を与えるおそれがあるが、上述の如く、一対の出力端子と外部接続端子との間に1以上の他の端子を配置しておくことで、そのような短絡が生じる可能性を低く抑えることが可能となる。
<<第4実施形態>>
本発明の第4実施形態を説明する。第4実施形態は第1実施形態を基礎とする実施形態であり、第4実施形態において特に述べない事項に関しては、特に記述なき限り且つ矛盾無き限り、第1実施形態中の記載が第4実施形態にも適用される。第4実施形態において、第1実施形態と矛盾する事項については、第4実施形態での記載が優先される。また、第4実施形態に記載の事項と第2又は第3実施形態に記載の事項を任意に組み合わせて実施することも可能である。第4実施形態は、以下の実施例EX4_1〜EX4_6を含む。矛盾無き限り、実施例EX4_1〜EX4_6の内、任意の2以上の実施例を組み合わせることも可能である。
[実施例EX4_1]
実施例EX4_1を説明する。第4実施形態に属する各実施例においては、説明の具体化のため、図28に示すようなモータの使用例を想定する。即ち、負荷駆動システムは運転席及び助手席が設けられた乗用車又はトラック車両としての車両CC(図3参照)に搭載されており、駆動CH1、CH2、CH3、CH4にて駆動されるモータM1、M2、M3、M4は、夫々、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ、助手席の温度調整用のモータとして利用される。内外気切り替えとは、車両CCの外気の車両CC内への流入を遮断して車両CC内で空気を循環させるモードと、車両CCの外気を車両CC内に取り入れるモードとの切り替えを意味する。風向切り換えとは、車両CCに設けられた空調設備から吹き出す風の向きの切り替えを意味する。運転席、助手席の温度調整とは、夫々、上記空調設備から運転席、助手席に向けて吹き出す風の吹き出し温度の調整を意味する。但し、モータM1〜M4の用途は上記のものに限定されない。
更に、説明の具体化のため、図29に示すような基本動作状態を想定する。基本動作状態では、基本動作状態に至る前にMCU200からドライバIC100に送信されたライト&リードコマンド信号に基づき、
駆動CH1において、パワートランジスタTrH[1]、TrL[1]、TrH[2]、TrL[2]が、夫々、オン、オフ、オフ、オンとされ、
駆動CH2において、パワートランジスタTrH[3]、TrL[3]、TrH[4]、TrL[4]が、夫々、オン、オフ、オフ、オンとされ、
駆動CH3において、パワートランジスタTrH[5]、TrL[5]、TrH[6]、TrL[6]が、夫々、オン、オフ、オフ、オンとされ、
駆動CH4において、パワートランジスタTrH[7]、TrL[7]、TrH[8]、TrL[8]が、夫々、オン、オフ、オフ、オンとされている。
基本動作状態では、ドライバIC100を含む負荷駆動システムにおいて一切の異常は無いものとする。
図30を参照し、モータ断線時における負荷駆動システムの動作の流れを説明する。今、上述の基本動作状態を起点として、出力端子OUT2及びモータM1間の配線に断線が生じたものとする(#11)。そうすると、単位出力回路110[1]にて検出されるパワートランジスタTrH[1]の電流値IH[1]及び単位出力回路110[2]にて検出されるパワートランジスタTrL[2]の電流値IL[2]が共に所定の低負荷検出閾値未満となり、結果、単位出力回路110[1]及び110[2]が低負荷状態であると検出される。この検出結果に基づき、制御回路120は、リードレジスタRR3(図14参照)のビット番号8及び9のビット(個別低負荷状態ビット)に“1”を格納すると共にリードレジスタRR1(図12参照)のビット番号2のビット(論理和低負荷状態ビット)に“1”を格納するが、低負荷状態はパワートランジスタの破損等を招くものでは無いため、パワートランジスタTrH[1]及びTrL[2]のオンは維持される。
その後、リードレジスタRR3を対象リードレジスタとするライト&リードコマンド信号又はリードコマンド信号がドライバIC100にて受信されると、データアウト信号の送信により、異常(ここでは低負荷状態による異常)の箇所及び内容を特定する情報がドライバIC100からMCU200に通知される(#12)。即ち、リードレジスタRR3の各ビットのデータの内容がMCU200にて取得される。この取得により、MCU200は、単位出力回路110[1]及び110[2]に低負荷状態による異常が発生していると認識し、その異常の発生を表示装置304を用いて報知すると共に、異常箇所の動作を停止するためのライト&リードコマンド信号を送信する(#13)。即ち、単位出力回路110[1]及び110[2]の全パワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信する。尚、報知とは、負荷駆動システムの使用者及び車両CCに乗車している人に向けた報知を意味する。
但し、このライト&リードコマンド信号の送信により、単位出力回路110[3]〜110[8]の各パワートランジスタの状態は変化しないものとする。つまり、MCU200は、単位出力回路110[1]〜110[8]の内、異常が検出された単位出力回路110[1]及び110[2]の動作のみが停止されるよう、換言すれば、駆動CH1〜CH4の内、異常が検出された駆動CH1の動作のみが停止されるよう、ドライバIC100を制御する。単位出力回路の動作とは、単位出力回路に接続されるべき負荷に対して電力を供給する動作を指す(駆動CHの動作についても同様)。
従来システムでは、1箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバIC100が異常検出回路の検出結果(ここでは駆動回路による低負荷検出の検出結果)に基づき、MCU200と協働して、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。
故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障(異常)があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタRR3の記憶内容を参照することで、単位出力回路110[1]及び110[2]に低負荷状態による異常が発生していることを直ちに理解することができ、修理が容易となる。
制御電源電圧VBの供給が途絶えるとリードレジスタRR1〜RR4の記憶内容は失われるため、適宜、MCU200は、リードレジスタRR1〜RR4の記憶データの全部又は一部をSPIによる通信を利用して取得し、取得したデータを自身に内蔵された不揮発性のメモリ(フラッシュメモリ等;不図示)に記憶させておくと良い。そうすると、車両CCの故障調査又は修理を担う業者は、任意のタイミングで例えば、車両CCに設けられた専用端子にテスターを接続して、上記メモリの記憶データの返信を要求する所定のコマンド信号をテスターからMCU200に対して送信させることができる。これにより、制御電源電圧VBの供給が途絶える前のリードレジスタRR1〜RR4の記憶データの全部又は一部を含んだ上記メモリの記憶データがテスターにて取得され、取得内容を参照することで、業者は異常の発生箇所及び異常の内容を素早く確認することが可能となる。また、MCU200は、制御電源電圧VBの供給が途絶える前のリードレジスタRR1〜RR4の記憶データの全部又は一部を含んだ上記メモリの記憶データを、表示装置304に表示させることが可能であって良い。この表示内容を確認することでも、業者は異常の発生箇所及び異常の内容を素早く確認することが可能となる。
[実施例EX4_2]
実施例EX4_2を説明する。
図31を参照し、実施例EX4_2に係るショート不良時における負荷駆動システムの動作の流れを説明する。今、図29の基本動作状態を起点として、出力端子OUT1及びOUT2間がショート(短絡)する不良が生じたものとする(#21)。そうすると、単位出力回路110[1]にて検出されるパワートランジスタTrH[1]の電流値IH[1]が所定の過電流保護閾値以上となり、結果、パワートランジスタTrH[1]が過電流状態であると検出される。この際、単位出力回路110[2]にて検出されるパワートランジスタTrL[2]の電流値IL[2]も過電流保護閾値以上となると考えられるが、ここでは、説明の便宜上、パワートランジスタTrL[2]に対する過電流状態の存否を無視する(パワートランジスタTrL[2]に対して過電流検出は行われないと仮定しても良い)。
パワートランジスタTrH[1]が過電流状態であるとの検出結果に基づき、制御回路120は、リードレジスタRR3(図14参照)のビット番号1のビット(個別過電流状態ビット)に“1”を格納すると共にリードレジスタRR1(図12参照)のビット番号3のビット(論理和過電流状態ビット)に“1”を格納する。更に、制御回路120は、過電流状態からパワートランジスタTrH[1]を保護すべく、パワートランジスタTrH[1]を即時オフとし又は駆動CH1の全パワートランジスタを即時オフとする。過電流状態から保護するためにオフとされたパワートランジスタ(少なくともTrH[1]を含む)のオフ状態は、ライトレジスタWR1(図10)のデータに依らず、所定条件が成立するまで(例えばロジックリセット処理が実行されるまで)維持されて良い。
その後、リードレジスタRR3を対象リードレジスタとするライト&リードコマンド信号又はリードコマンド信号がドライバIC100にて受信されると、データアウト信号の送信により、異常(ここでは過電流状態による異常)の箇所及び内容を特定する情報がドライバIC100からMCU200に通知される(#22)。即ち、リードレジスタRR3の各ビットのデータの内容がMCU200にて取得される。この取得により、MCU200は、パワートランジスタTrH[1]に過電流状態による異常が発生していると認識し、その異常の発生を表示装置304を用いて報知すると共に、異常箇所の動作を停止するためのライト&リードコマンド信号を送信する(#23)。即ち、パワートランジスタTrH[1]を含む1以上のパワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信する。ここでは、単位出力回路110[1]及び110[2]にてモータM1をフルブリッジ駆動することを想定しているため、単位出力回路110[1]及び110[2]の全パワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信しても良い。
但し、このライト&リードコマンド信号の送信により、単位出力回路110[3]〜110[8]の各パワートランジスタの状態は変化しないものとする。つまり、MCU200は、単位出力回路110[1]〜110[8]の内、異常が検出された単位出力回路110[1]及び110[2]の動作(負荷への電力供給動作)のみが停止されるよう、換言すれば、駆動CH1〜CH4の内、異常が検出された駆動CH1の動作(負荷への電力供給動作)のみが停止されるよう、ドライバIC100を制御する。尚、実施例EX4_1と異なり、過電流状態が検出された際には、MCU200からの指示を待つことなくドライバIC100側にて対応するパワートランジスタが即時オフとされるため、異常箇所の動作を停止するためのライト&リードコマンド信号の送信は省略され得る。
従来システムでは、1箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバIC100が異常検出回路の検出結果(ここでは駆動回路による過電流検出の検出結果)に基づき、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。
故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障(異常)があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタRR3の記憶内容を参照することで、単位出力回路110[1](より詳細には、パワートランジスタTrH[1])に過電流状態による異常が発生していることを直ちに理解することができ、修理が容易となる。
[実施例EX4_3]
実施例EX4_3を説明する。
図32を参照し、実施例EX4_3に係るショート不良時における負荷駆動システムの動作の流れを説明する。今、図29の基本動作状態を起点として、出力端子OUT1及びOUT2間がショート(短絡)する不良が生じたものとする(#31)。そうすると、単位出力回路110[1]にて検出されるパワートランジスタTrH[1]の電流値IH[1]が所定の過電流保護閾値以上となり、結果、パワートランジスタTrH[1]が過電流状態であると検出される。この際、単位出力回路110[2]にて検出されるパワートランジスタTrL[2]の電流値IL[2]も過電流保護閾値以上となると考えられるが、ここでは、説明の便宜上、パワートランジスタTrL[2]に対する過電流状態の存否を無視する(パワートランジスタTrL[2]に対して過電流検出は行われないと仮定しても良い)。
パワートランジスタTrH[1]が過電流状態であるとの検出結果に基づき、制御回路120は、リードレジスタRR3(図14参照)のビット番号1のビット(個別過電流状態ビット)に“1”を格納すると共にリードレジスタRR1(図12参照)のビット番号3のビット(論理和過電流状態ビット)に“1”を格納する。更に、制御回路120は、過電流状態からパワートランジスタTrH[1]を保護すべく、パワートランジスタTrH[1]を即時オフとし又は駆動CH1の全パワートランジスタを即時オフとする。過電流状態から保護するためにオフとされたパワートランジスタ(少なくともTrH[1]を含む)のオフ状態は、ライトレジスタWR1(図10)のデータに依らず、所定条件が成立するまで(例えばロジックリセット処理が実行されるまで)維持されて良い。
その後、リードレジスタRR3を対象リードレジスタとするライト&リードコマンド信号又はリードコマンド信号がドライバIC100にて受信されると、データアウト信号の送信により、異常(ここでは過電流状態による異常)の箇所及び内容を特定する情報がドライバIC100からMCU200に通知される(#32)。即ち、リードレジスタRR3の各ビットのデータの内容がMCU200にて取得される。この取得により、MCU200は、パワートランジスタTrH[1]に過電流状態による異常が発生していると認識し、その異常の発生を表示装置304を用いて報知すると共に、診断信号を送信する(#33)。
診断信号の送信では、まず、ロジックリセット処理を実行させるための第1のライト&リードコマンド信号を送信し、次に、駆動CH1を形成する4つのパワートランジスタの内、過電流状態が検出されたパワートランジスタTrH[1]のみをオンとし、残りの3つのパワートランジスタTrL[1]、TrH[2]及びTrL[2]をオフとすることを指示する第2のライト&リードコマンド信号を送信する。ロジックリセット処理は、リードレジスタの過電流に関わるビットのラッチを解除するために必要である(当該ビットが“1”でラッチされたままだと、診断処理の結果をMCU200が取得できない)。
ドライバIC100において、診断信号(第1及び第2のライト&リードコマンド信号)を受信すると、ロジックセット処理が行われた後、駆動CH1の状態は、図33に示す診断状態となる。ここにおける診断状態は、第2のライト&リードコマンド信号に従うものであり、当該診断状態において、パワートランジスタTrH[1]、TrL[1]、TrH[2]及びTrL[2]は、夫々、オン、オフ、オフ、オフとされる。
制御回路120は、診断状態における過電流検出の結果を、診断処理の結果としてリードレジスタに反映させる。即ち、診断状態において、パワートランジスタTrH[1]が過電流状態にあると判断されたならばリードレジスタRR3(図14参照)のビット番号1のビットに“1”を格納し、そうでないならば、そのビットのデータを“0”のままとする。
診断信号を送信してから所定時間が経過した後において、MCU200は、リードレジスタRR3を対象リードレジスタとするライト&リードコマンド信号又はリードコマンド信号をドライバIC100に送信し、その信号の受信を受けて、ドライバIC100は、データアウト信号の送信により、リードレジスタRR3の各ビットのデータの内容をMCU200に送信する。つまり、ドライバIC100からMCU200に対し診断処理の結果が通知される(#34)。ここにける診断処理とは、診断信号の送信により、過電流の異常に関わる駆動CHのパワートランジスタの状態を診断状態とし、診断状態における当該駆動CHでの過電流の検出結果情報(ここではリードレジスタRR3の各ビットのデータ)を取得する一連の処理を指す。
ここでは、駆動CH1での発生異常は出力端子OUT1及びOUT2間のショートであるので、診断状態において、パワートランジスタTrH[1]は過電流状態とならない。この診断処理の結果を受けて、MCU200は、パワートランジスタTrH[1]にて検出された過電流状態による異常は、出力端子OUT1及びOUT2間のショートを原因とするものであると判断し、異常箇所の動作を停止するためのライト&リードコマンド信号を送信する(#35)。即ち、パワートランジスタTrH[1]を含む1以上のパワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信する。ここでは、単位出力回路CH1及びCH2にてモータM1をフルブリッジ駆動することを想定しているため、単位出力回路110[1]及び110[2]の全パワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信しても良い。
但し、このライト&リードコマンド信号の送信により、単位出力回路110[3]〜110[8]の各パワートランジスタの状態は変化しないものとする。つまり、MCU200は、単位出力回路110[1]〜110[8]の内、異常が検出された単位出力回路110[1]及び110[2]の動作(負荷への電力供給動作)のみが停止されるよう、換言すれば、駆動CH1〜CH4の内、異常が検出された駆動CH1の動作(負荷への電力供給動作)のみが停止されるよう、ドライバIC100を制御する。
上述の如く、ドライバIC100は、診断状態(図33)での過電流検出の結果を取り込んだ後、当該結果のMCU200への通知を経て(#34)MCU200からライト&リードコマンド信号を受信し(#35)、その受信に応答して異常箇所に関わる出力パワートランジスタをオフする。この段階で、異常箇所に関してオフとされたパワートランジスタに対応する過電流状態ビットは“0”となっている。この後、MCU200は、適宜、リードコマンド信号又はライト&リードコマンド信号の送信を通じて、異常箇所に関してオフとされたパワートランジスタに対応する過電流状態ビットのデータ(リードレジスタRR3のビット番号1のビットのデータを含む)を取得することにより、過電流状態が解消されていることを確認することができる。
従来システムでは、1箇所でも異常が検出されると全てのモータ駆動を停止させることが一般である。これに対し、本実施例によれば、ドライバIC100が異常検出回路の検出結果(ここでは駆動回路による過電流検出の検出結果)に基づき、異常が検出された箇所のみの動作を停止できる。このため例えば、上述の如く空調設備の内外気切り替えが故障しても、風向切り替え及び温度調整は可能に維持されるため、従来システムに比べて車内快適性を維持し易い。
故障車両が故障調査又は修理を担う業者に持ち込まれたとき、当該業者の故障調査者は、まず、どの部分に故障(異常)があるのかを調査することになるが、本実施例によれば、故障調査者は、リードレジスタRR3の記憶内容を参照することで、単位出力回路110[1](より詳細には、パワートランジスタTrH[1])に過電流状態による異常が発生していることを直ちに理解することができ、修理が容易となる。
上述の診断状態においてパワートランジスタTrH[1]が過電流状態になることを示す情報が取得されることがある。出力端子OUT1がグランドに短絡している場合や、ドライバIC100が破壊されている場合に、このような情報が取得され得る。仮に、診断状態においてパワートランジスタTrH[1]が過電流状態になることを示す情報が診断処理の結果に含まれている場合には、ドライバIC100の全体動作を停止させることが好ましいため、MCU200は、単位出力回路110[1]〜110[8]の全パワートランジスタをオフにすることを指定するライト&リードコマンド信号をドライバIC100に送信する(#35’)。或いは、ドライバIC100に対するイネーブル信号をローレベルとしても良い。更に或いは、バッテリ301と端子VSとの間に直列に挿入されたスイッチが負荷駆動システムに設けられている場合には、当該スイッチをオフとしても良い。
[実施例EX4_4]
実施例EX4_4を説明する。実施例EX4_4を含む以下の実施例では、第1実施形態と第4実施形態中の実施例EX4_1〜EX4_3にて具現化された技術内容についての補足説明や変形技術説明を行う。
上述したように、ドライバIC100は、異常を検出するための異常検出回路を備えていると言える。異常検出回路に関し、異常を検出するとは、詳細には異常の有無を検出することを指すと解釈して良い。検出対象となる異常には複数種類の異常が含まれ得る。複数種類の異常の内、特定の異常に関しては、単位出力回路ごとに異常を検出する(異常の有無を検出する)ことが可能であり、単位出力回路ごとに且つパワートランジスタごとに異常を検出する(異常の有無を検出する)ことも可能である。第1実施形態及び第4実施形態中の実施例EX4_1〜EX4_3において、特定の異常は、過電流状態による異常と、低負荷状態による異常とを、含む(第2及び第3実施形態でも同様であって良い)。
但し、単位出力回路ごとに検出される特定の異常は、それら以外の異常であっても良い。即ち例えば、温度に関する異常、過電圧に関する異常又は減電圧に関する異常も、特定の異常に属するようにしても良い。温度に関する異常を特定の異常に含めるためには、単位出力回路ごとに温度測定を行って単位出力回路ごとに警告温度状態又はシャットダウン温度状態となっているか否かを判断するようにすれば良い。過電圧に関する異常及び減電圧に関する異常も同様である。
上述の構成例では、各単位出力回路の駆動回路111[i]が特定の異常を検出する機能(詳細には特定の異常の有無を検出する機能;以下、特定異常検出機能と称する)を有している。即ち、特定異常検出機能を担う異常検出回路が駆動回路111[1]〜111[8]にて形成されている。但し、図34に示す如く、特定異常検出機能を担う回路、即ち、単位出力回路ごとに特定の異常(特定の異常の有無)を検出する異常検出回路115が単位出力回路110[1]〜110[8]とは別にドライバIC100に設けられている、と考えることも可能である。駆動回路111[i]が特定異常検出機能を有すると考えた場合、パワートランジスタの駆動を行うための第1回路と特定異常検出機能を担う第2回路とが駆動回路111[i]に内包されることになるが、第1回路とパワートランジスタTrH[i]及びTrL[i]とで単位出力回路110[i]が構成されていて、且つ、単位出力回路110[i]とは別の第2回路にて異常検出回路115が構成される、と捉えるようにしても良い。
実施例EX4_4及び後述の実施例EX4_5にて以下に述べる異常とは、特に記述無き限り、上記の“特定の異常”を指すものとする。
実施例EX4_1〜EX4_3で述べたように、ドライバIC100の制御回路120は、異常検出回路の検出結果に基づき、単位出力回路110[1]〜110[8]の内、一部のみの動作を停止させることが可能となっている。例えば、図30や図31の例において、単位出力回路110[1]及び110[2]のみの動作(負荷への電力供給動作)を停止させることが可能となっている。これによる効果は、実施例EX4_1〜EX4_3で述べた通りである。
また、ドライバIC100には、異常が検出されたか否かを示す情報を単位出力回路ごとに記憶するリードレジスタが備えられている。例えば、低負荷状態による異常に関しては、リードレジスタRR3及びRR4(図14及び図15参照)のビット番号8〜11のビットにより、異常が検出されたか否かを示す情報が単位出力回路ごとに記憶され、過電流状態による異常に関しては、リードレジスタRR3及びRR4のビット番号0〜7のビットにより、異常が検出されたか否かを示す情報が単位出力回路ごとに且つパワートランジスタごとに記憶される。そして、上述したように、単位出力回路110[1]〜110[8]の内、特定の単位出力回路に異常があることが検出されたとき、制御回路120は、特定の単位出力回路(図30〜図32の例において単位出力回路110[1]を含む)にて異常が検出されたことを示す情報を対応リードレジスタの対応ビットに記憶させ、少なくとも特定の単位出力回路の動作(負荷への電力供給動作)を停止させることが可能となっている。
特定の単位出力回路に異常があることが検出されたとき、例えば、特定の単位出力回路が単位出力回路110[1]であるなら、単位出力回路110[1]のみの動作を停止することとしても良いが、第1実施形態及び第4実施形態中の実施例EX4_1〜EX4_3では、単位出力回路110[1]及び110[2]にてモータM1をフルブリッジ駆動することを想定しているため、単位出力回路110[1]及び110[2]の双方の動作を停止するようにして良い(第2及び第3実施形態でも同様であって良い)。
ドライバIC100には、MCU200と通信可能に接続するための通信用端子部が備えられている。通信用端子部は端子SCK、SDI及びSDOを含み、端子CSBも含み得る。また、ドライバIC100では、リードレジスタに、異常が検出されたか否かを単位出力回路ごとに示す個別異常情報と、2以上の単位出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報と、を記憶させるようにしている。図12〜図15に示す例では、リードレジスタRR3及びRR4の個別過電流状態ビット及び個別低負荷状態ビットに個別異常情報が記憶され、リードレジスタRR1及びRR2の論理和過電流状態ビット及び論理和低負荷状態ビットに論理和異常情報が記憶されている。そして、通信用端子部にてライト&リードコマンド信号又はリードコマンド信号を受信したとき、制御回路120は、個別異常情報を格納したリードレジスタ(RR3又はRR4)の記憶情報又は論理和異常情報を格納したリードレジスタ(RR1又はRR2)の記憶情報を選択的にMCU200に送信することができる。
このため、図35に示すような流れにて、負荷駆動システムを動作させることができる。即ち、MCU200は、所定のライト&リードコマンド信号の送信により各単位出力回路のパワートランジスタの状態を負荷の駆動に適した所望の状態(例えば図29の基本動作状態)とした後、周期的に、リードレジスタRR1又はRR2を対象リードレジスタとするリードコマンド信号(又はライト&リードコマンド信号)を送信することにより、論理和異常情報をドライバIC100から取得する(ステップS11)。論理和異常情報において異常が認められない場合にはリードレジスタRR3又はRR4の記憶データを読み取る必要はないが(ステップS12のN)、論理和異常情報において異常が認められた場合(ステップS12のY)、MCU200は、リードレジスタRR3又はRR4を対象リードレジスタとするリードコマンド信号(又はライト&リードコマンド信号)を送信することにより、個別異常情報をドライバIC100から取得し(ステップS13)、実施例EX4_1〜EX4_3で述べたような方法にて、異常のある単位出力回路の動作停止などの必要な処理を行う(ステップS14)。具体的には、リードレジスタRR1のビット番号2又は3のビットのデータが“1”であるときには、リードレジスタRR3を対象リードレジスタとするリードコマンド信号(又はライト&リードコマンド信号)を送信すれば良く、リードレジスタRR2のビット番号2又は3のビットのデータが“1”であるときには、リードレジスタRR4を対象リードレジスタとするリードコマンド信号(又はライト&リードコマンド信号)を送信すれば良い。
これにより、基本的には、リードレジスタRR1又はRR2の記憶内容の周期取得により、各パワートランジスタの状態確認と何れかの単位出力回路にて異常が発生していないかの確認を周期的に行い、何れかの単位出力回路にて異常が発生していることが分かったときに、何れの単位出力回路にて異常が発生しているのかを詳細に知るべく、リードレジスタRR3又はRR4の記憶内容を取得する、といった使い方(ドライバIC100の使い方)が可能となる。
異常は高頻度で発生するとは考えにくいものであり、普段から個別異常情報を監視する必要性は低い。普段から個別異常情報までも監視することは、MCU200の処理負荷を必要以上に重くさせることになりうる。図35のような動作の流れを採用すれば、MCU200の処理負荷を重くすることなく、必要に応じて個別異常情報を取得するといったことが可能となる。この方法によるメリットは、ドライバIC100に設けられる単位出力回路の個数が増大すればするほど大きくなると考えられる。
ドライバIC(負荷駆動装置)の外部装置であるMCU200(処理装置)は、通信用端子部を用いた通信を介して各単位出力回路の状態を指定すること及び各リードレジスタに記憶された情報を取得することが可能となっている。具体的には、ライト&リードコマンド信号の送信により、各単位出力回路の各パワートランジスタの状態を指定することができ、ライト&リードコマンド信号又はリードコマンド信号の送信により、リードレジスタ(RR1〜RR4)に記憶された情報を取得することが可能となっている。
そして、MCU200は、ライト&リードコマンド信号又はリードコマンド信号を通信用端子部に送信することを通じ、特定の単位出力回路にて異常が検出されたことを示す情報を取得したとき、ドライバIC100への制御状態を第1制御状態から第2制御状態に変更することが可能となっている。第1制御状態は、単位出力回路110[1]〜110[8]の全ての動作(負荷への電力供給動作)を許可する制御状態であり、図29の基本動作状態は第1制御状態に属する。第2制御状態は、単位出力回路110[1]〜110[8]の内、特定の単位出力回路を含む一部の単位出力回路の動作(負荷への電力供給動作)を停止させつつ残部の単位出力回路の動作(負荷への電力供給動作)を許可する制御状態である。
図30又は図31の例では、単位出力回路110[1]及び110[2]が特定の単位出力回路に相当する、又は、単位出力回路110[1]のみが特定の単位出力回路に相当する。図30の例では、断線故障(#11)が発生する前には第1制御状態となっており、断線故障の発生後、MCU200及びドライバIC100間の通信を介して(#12、#13)第2制御状態に移行する。図31の例では、ショート故障(#21)が発生する前には第1制御状態となっており、ショート故障の発生後、MCU200及びドライバIC100間の通信を介して(#22、#23)第2制御状態に移行する。
また、実施例EX4_3の方法では(図32及び図33参照)、特定の単位出力回路に対する異常の検出時に所定の診断処理を実行することができ、MCU200は、診断処理の結果に応じて、単位出力回路110[1]〜110[8]の内、特定の単位出力回路を含む一部の単位出力回路のみの動作を停止させるのか(#35)、全単位出力回路の動作を停止させるのか(#35’)を切り替え可能となっている。診断処理により異常の原因を詳細に知ることができ、その結果に適応した動作制御を行うようにしている。
[実施例EX4_5]
実施例EX4_5を説明する。
ドライバIC100のリードレジスタに論理和異常情報を記憶させる方法を上述したが、ドライバIC100に、個別異常情報に基づき論理和異常情報を生成する論理和回路を設けるようにしても良い。即ち例えば、
リードレジスタRR3のビット番号0〜7のビット(個別過電流状態ビット)におけるデータの入力を受け、入力されたデータの論理和を第1論理和異常情報として生成及び出力する第1論理和回路と、
リードレジスタRR4のビット番号0〜7のビット(個別過電流状態ビット)におけるデータの入力を受け、入力されたデータの論理和を第2論理和異常情報として生成及び出力する第2論理和回路と、
リードレジスタRR3のビット番号8〜11のビット(個別低負荷状態ビット)におけるデータの入力を受け、入力されたデータの論理和を第3論理和異常情報として生成及び出力する第3論理和回路と、
リードレジスタRR4のビット番号8〜11のビット(個別低負荷状態ビット)におけるデータの入力を受け、入力されたデータの論理和を第4論理和異常情報として生成及び出力する第4論理和回路とを、ドライバIC100に設けるようにしても良い。
この場合、制御回路120は、リードレジスタRR1及びRR2のビット番号3のビット(論理和過電流状態ビット)に記憶されるべき論理和異常情報に代えて、第1及び第2論理和回路から出力される第1及び第2論理和異常情報を用いることができると共に、リードレジスタRR1及びRR2のビット番号2のビット(論理和低負荷状態ビット)に記憶されるべき論理和異常情報に代えて、第3及び第4論理和回路から出力される第3及び第4論理和異常情報を用いることができる。故に、“通信用端子部にてライト&リードコマンド信号又はリードコマンド信号を受信したとき、制御回路120は、個別異常情報を格納したリードレジスタ(RR3又はRR4)の記憶情報又は論理和異常情報を格納したリードレジスタ(RR1又はRR2)の記憶情報を選択的にMCU200に送信することができる”と上述したが、これに代えて、通信用端子部にてライト&リードコマンド信号又はリードコマンド信号を受信したとき、制御回路120は、個別異常情報を格納したリードレジスタ(RR3又はRR4)の記憶情報又は論理和回路(第1〜第4論理和回路の何れか1以上)からの論理和異常情報を選択的にMCU200に送信するようにしても良い。
ドライバIC100の各出力端子に接続される負荷は、モータに限らず、任意の負荷であっても良い。図27(a)又は(b)に示す如く、出力端子OUT[1]〜OUT[8]に、夫々、互いに異なる負荷LD[1]〜LD[8]を接続するようにしても良い。負荷LD[i]は、モータでも良いし、それ以外の任意の負荷(例えば、リレー、発光素子、ヒーター)であっても良い(iは整数)。負荷LD[1]〜LD[8]の内、任意の2以上の負荷は、互いに同じ種類の負荷であっても良いし、互いに異なる種類の負荷であっても良い。図27(a)において、負荷LD[i]は出力端子OUT[i]及びグランド間に接続され、出力端子OUT[i]から負荷LD[i]を通じてグランドに電流を流すことで負荷LD[i]に駆動電力を与える。図27(b)において、負荷LD[i]は負荷電源電圧VA(図1参照)が加わる負荷電源端子と出力端子OUT[i]との間に接続され、負荷電源端子から負荷LD[i]及び出力端子OUT[i]を通じてグランドに電流を流すことで負荷LD[i]に駆動電力を与える。図27(a)又は(b)に示すような接続例において、例えば、単位出力回路110[1]のみにて過電流状態又は低負荷状態が検出されたならば、単位出力回路110[1]のみ動作(負荷への電力供給動作)を停止させて、単位出力回路110[2]〜110[8]の動作(負荷への電力供給動作)を維持し続けることができる。
ドライバIC100において、各単位出力回路の出力段をハーフブリッジ回路にすることを上述したが、各単位出力回路の出力段はハーフブリッジ回路でなくても良い。即ち例えば、図27(a)の接続例では、各単位出力回路からローサイド側のパワートランジスタ(TrL[i])を削除しても良いし、図27(b)の接続例では、各単位出力回路からハイサイド側のパワートランジスタ(TrH[i])を削除しても良い。
MCU200及びドライバIC100間での双方向通信をSPI通信にて実現する構成を上述したが、MCU200及びドライバIC100間で双方向通信が可能となる限り、MCU200及びドライバIC100において、どのような通信方式が採用されても良く、パラレル通信が採用されても良い。
ドライバIC100に設けられる単位出力回路の個数及び出力端子の個数は8に限定されず、それらの個数は2以上の任意の個数(例えば、6、8、12、16)でありうる。
負荷駆動システムを車両に搭載することを想定したが、車両以外の様々な機器において負荷駆動システムを搭載及び利用することが可能である。
[実施例EX4_6]
実施例EX4_6を説明する。
負荷駆動装置は、負荷に対して電力を供給することで負荷を駆動する。負荷としてモータを駆動する装置は、モータドライバと称されることもある。モータドライバは、車載用途を含む様々な用途で使用される。モータドライバのような負荷駆動装置においては、過電流等の異常を検出する機能が設けられていることが多い。
負荷駆動装置に、複数チャネル分の出力回路が備えられていることもあるが、この場合、何れかの出力回路で異常が検出されると、全ての出力回路の動作を停止させることが一般的である。しかしながら例えば、内外気切り替え用のモータ、風向切り換え用のモータ、運転席の温度調整用のモータ及び助手席の温度調整用のモータを4つの負荷として駆動する車載モータドライバ(負荷駆動装置)において、内外気切り替え用のモータに対する出力回路に異常が検出された際に、全モータの駆動を停止すると、車内の快適性が大きく損なわれる。車載モータドライバに関しての動作を説明したが、様々な負荷駆動装置において、同様又は類似の事情が存在し得る。
異常検出に関わる回路制御の適正化に寄与する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することは有益である。
これに鑑み、上述の各実施形態(特に第1及び第4実施形態)にて具体化された本発明の一側面に係る負荷駆動装置WBは、以下のように構成される。
負荷駆動装置WBは、各々に負荷に対して電力を供給可能な複数の出力回路と、前記出力回路ごとに、前記出力回路の異常を検出する異常検出回路と、前記複数の出力回路を制御する制御回路と、を備え、前記制御回路は、前記異常検出回路の検出結果に基づき、前記複数の出力回路の内、一部のみの動作を停止させることが可能である構成(以下、構成J1と称する)である。
具体的には例えば、構成J1に係る負荷駆動装置WBにおいて、前記制御回路は、記憶部を備え、前記複数の出力回路の内、特定の出力回路に異常があることが検出されたとき、前記特定の出力回路にて異常が検出されたことを示す情報を前記記憶部に記憶させ、且つ、少なくとも前記特定の出力回路の動作を停止させることが可能である構成(以下、構成J2と称する)とすると良い。
この際例えば、構成J2に係る負荷駆動装置WBにおいて、前記記憶部は、前記異常検出回路にて異常が検出されたか否かを示す情報を前記出力回路ごとに記憶する構成(以下、構成J3と称する)であって良い。
更に例えば、構成J3に係る負荷駆動装置WBにおいて、前記記憶部は、異常が検出されたか否かを前記出力回路ごとに示す情報である個別異常情報を記憶する第1記憶部と、前記複数の出力回路に含まれる2以上の出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報を記憶する第2記憶部と、を備える構成(以下、構成J4と称する)であって良い。
また例えば、構成J2〜J4の何れかに係る負荷駆動装置WBにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記記憶部に記憶された情報を前記通信用端子部から出力する構成(以下、構成J5と称する)であって良い。
また例えば、構成J4に係る負荷駆動装置WBにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記第1記憶部に記憶された情報又は前記第2記憶部に記憶された情報を前記通信用端子部から選択的に出力する構成(以下、構成J6と称する)であって良い。
或いは例えば、構成J3に係る負荷駆動装置WBにおいて、論理和回路が更に設けられ、前記記憶部は、異常が検出されたか否かを前記出力回路ごとに示す情報である個別異常情報を記憶し、前記論理和回路は、前記記憶部の記憶内容に基づき、前記複数の出力回路に含まれる2以上の出力回路の何れかにて異常が検出されたか否かを示す論理和異常情報を出力する構成(以下、構成J4aと称する)であっても良い。
この際例えば、構成J4aに係る負荷駆動装置WBにおいて、当該負荷駆動装置の外部装置と当該負荷駆動装置とを通信可能に接続するための通信用端子部を当該負荷駆動装置に設けておくと良く、前記制御回路は、前記通信用端子部にて所定のコマンド信号を受けたとき、前記記憶部に記憶された前記個別異常情報又は前記論理和回路からの前記論理和異常情報を前記通信用端子部から選択的に出力する構成(以下、構成J6aと称する)であって良い。
具体的には例えば、構成J1〜J6並びにJ4a及びJ6aの何れかに係る負荷駆動装置WBにおいて、各出力回路は、2つのトランジスタを直列接続して形成されるハーフブリッジ回路を含む構成(以下、構成J7と称する)であって良い。
本発明に係る半導体装置は、構成J1〜J7並びにJ4a及びJ6aの何れかに係る負荷駆動装置WBとしての負荷駆動装置を形成する半導体装置であって、前記負荷駆動装置を、集積回路を用いて形成した構成(以下、構成J8と称する)である。
構成J8に係る前記半導体装置において、例えば、前記集積回路を封入する筐体に放熱用のパッドを設けておく構成(以下、構成J9と称する)であって良い。
本発明に係る負荷駆動システムは、構成J5、J6又はJ6aに係る負荷駆動装置WBとしての負荷駆動装置と、前記負荷駆動装置における前記通信用端子部を介して前記負荷駆動装置と接続された前記外部装置としての処理装置と、を備えた負荷駆動システムであって、前記処理装置は、前記通信用端子部を用いた通信を介して各出力回路の状態を指定することが可能であり、且つ、前記コマンド信号を前記通信用端子部に送信することを通じて前記記憶部に記憶された情報を取得することが可能である構成(以下、構成J10と称する)である。この際、構成J10において、構成J6aが適用される場合にあっては、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じて、前記記憶部に記憶された情報(前記個別異常情報)又は前記論理和回路からの前記論理和異常情報を取得することが可能であって良い。
具体的には例えば、構成J10に係る負荷駆動システムにおいて、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じ、前記特定の出力回路にて異常が検出されたことを示す情報を取得したとき、前記複数の出力回路の動作を許可する第1制御状態から、前記複数の出力回路の内、前記特定の出力回路を含む一部の出力回路の動作を停止させつつ残部の出力回路の動作を許可する第2制御状態へと、前記負荷駆動装置への制御状態を変更することが可能である構成(以下、構成J11と称する)であって良い。
或いは例えば、構成J10に係る負荷駆動システムにおいて、前記処理装置は、前記コマンド信号を前記通信用端子部に送信することを通じ、前記特定の出力回路にて異常が検出されたことを示す情報を取得したとき、前記特定の出力回路を含む1以上の出力回路の状態を所定の診断状態とさせる診断処理を実行することが可能であり、前記診断処理の結果に応じて、前記複数の出力回路の内、前記特定の出力回路を含む一部の出力回路のみの動作を停止させても良い、又は、前記複数の出力回路の全ての動作を停止させる構成(以下、構成J12と称する)であっても良い。
そして、構成J10〜J12の何れかに係る負荷駆動システムが搭載された車両を構成すると良い。
上記のような構成によれば、異常検出に関わる回路制御の適正化に寄与する負荷駆動装置、半導体装置、負荷駆動システム及び車両を提供することが可能となる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。