JP7340477B2 - 半導体装置及び電源システム - Google Patents

Description

本発明は、半導体装置及び電源システムに関する。

電源装置を形成するために電源ＩＣが利用されることが多く、電源ＩＣには、電源装置の出力電圧の状態を外部装置に知らせるためのパワーグッド端子が設けられることも多い。図１０に、入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチング電源装置９０１の構成例を示す。スイッチング電源装置９０１は、電源ＩＣ９１０と、電源ＩＣ９１０に外付け接続された複数のディスクリート部品から構成される。

電源ＩＣ９１０は、入力電圧Ｖｉを受ける端子とグランドとの間に配置されたハーフブリッジ回路である出力段回路９１１と、出力電圧Ｖｏに応じた帰還電圧に基づき出力段回路９１１をスイッチング制御するスイッチング制御回路９１２を備える。当該スイッチング制御により入力電圧Ｖｉがスイッチングされて矩形波状の電圧が生成され、矩形波状の電圧がコイル及びコンデンサにて整流及び平滑化されることで直流の出力電圧Ｖｏが得られる。

電源ＩＣ９１０は、更に、パワーグッド回路９１３と、オープンドレイン構成のＮチャネル型ＭＯＳＦＥＴであるトランジスタ９１４と、パワーグッド端子９１５を備える。トランジスタ９１４のドレイン、ソースは、夫々、パワーグッド端子９１５及びグランドに接続される。パワーグッド回路９１３は、出力電圧Ｖｏに応じた帰還電圧が設定電圧以上であればトランジスタ９１４をオフとし、そうでなければ、トランジスタ９１４をオンとする。電源ＩＣ９１０は、図１１に示す如く、半導体集積回路を収容した筐体と、筐体から露出した複数の外部端子を備える。パワーグッド端子９１５は複数の外部端子の内の１つである。

図１２に示す如く、パワーグッド端子９１５は配線９３０に接続され、配線９３０はプルアップ抵抗を介して正の電圧Ｖｃの印加端に接続される。電源装置９０１を備えて構成される電源システムでは、電源管理装置９０２が設けられて配線９３０に接続される。電源管理装置９０２は配線９３０の電位を監視することで、出力電圧Ｖｏの正常／異常を判断することができる（例えば下記特許文献１の段落００３１参照）。図１３に示す如く、複数の電源ＩＣ９１０における複数のパワーグッド端子９１５が配線９３０に共通接続される電源システムもあり、この場合においても、電源管理装置９０２は配線９３０の電位を監視することで、複数の電源装置９０１における複数の出力電圧Ｖｏが全て正常であるか否かを判断することができる。

特開２０１６－１５８３３号公報

一方、電源ＩＣ９１０は、通常モード及びテストモードを含む複数のモードの何れかで動作できるよう構成されることが多い。テストモードは、電源ＩＣ９１０の出荷前の検査において利用されるモードであり、図１２又は図１３のような電源システムに組み込まれる状態では電源ＩＣ９１０は通常モードで動作する。

テストモードでは、電源ＩＣ９１０の良否を判定するためのテスト装置（不図示）が用意され、電源ＩＣ９１０内における様々なノードの信号をテスト装置に取り出したり、電源ＩＣ９１０内の所望のノードに対しテスト装置から所望の信号を入力したりすることが要求される。テストモードにおいて、テスト用の信号を、テスト装置と電源ＩＣ９１０内のノードとの間でやり取りするためには、テスト用の信号の入出力端子が必要となる。

電源ＩＣ９１０に設けられる外部端子の本数には限りがあるため、パワーグッド端子９１５をテスト用の信号の入出力端子として兼用することが検討される。この場合、テストモードでは、テスト装置が電源管理装置９０２の代わりにパワーグッド端子９１５に接続される。パワーグッド回路９１３は、出力電圧Ｖｏに応じた帰還電圧に基づくトランジスタ９１４のオン／オフを通常モードにおいてのみ行い、テストモードではトランジスタ９１４をオフ状態に固定する。

図１４に、テスト用回路が搭載された電源ＩＣ９１０の例として、電源ＩＣ９１０Ａを示す。電源ＩＣ９１０Ａはテスト用回路９５０を備える。テスト用回路９５０は、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタ９５１とＮチャネル型ＭＯＳＦＥＴであるトランジスタ９５２の直列回路を備える。トランジスタ９５１のソースに電源ＩＣ９１０Ａ内の各回路の電源電圧として機能する電源電圧Ｖｄが印加され、トランジスタ９５２のソースはグランドに接続される。トランジスタ９５１及び９５２のドレイン同士の接続ノードがパワーグッド端子９１５に接続される。通常モードにおいてはトランジスタ９５１及び９５２が共にオフとされる。テストモードにおいては、トランジスタ９５１及び９５２のオン／オフを制御することで、電源ＩＣ９１０Ａ内の所望のノードの信号を二値信号としてパワーグッド端子９１５から取り出すことができる。

図１５に、テスト用回路が搭載された電源ＩＣ９１０の他の例として、電源ＩＣ９１０Ｂを示す。電源ＩＣ９１０Ｂは、アナログスイッチ９６１を有するテスト用回路９６０を備える。アナログスイッチ９６１は、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタ９６１Ｎ及びＰチャネル型ＭＯＳＦＥＴであるトランジスタ９６１Ｐの並列回路を有する。トランジスタ９６１Ｎのバックゲートはグランドに接続され、トランジスタ９６１Ｐのバックゲートは電源電圧Ｖｄの印加端に接続される。アナログスイッチ９６１は、パワーグッド端子９１５と、電源ＩＣ９１０Ｂ内の所望のノードとの間に配置される。通常モードにおいてはアナログスイッチ９６１がオフとされる。テストモードにおいては、アナログスイッチ９６１をオンにすることで、電源ＩＣ９１０Ｂ内の所望のノードの信号をパワーグッド端子９１５から取り出したり、パワーグッド端子９１５を介し電源ＩＣ９１０Ｂ内の所望のノードに所望の信号を供給したりすることが可能となる。

ところで、図１４の電源ＩＣ９１０Ａにおいては、トランジスタ９５１の寄生ダイオードの存在により、パワーグッド端子９１５から電源電圧Ｖｄの印加端に向かうダイオードパスが発生する。図１５の電源ＩＣ９１０Ｂにおいては、トランジスタ９６１Ｄの寄生ダイオードの存在により、パワーグッド端子９１５から電源電圧Ｖｄの印加端に向かうダイオードパスが発生する。アプリケーションによっては、これらのダイオードパスがあったとしても問題は無い。

但し、電源ＩＣ９１０Ａ又は９１０Ｂが汎用ＩＣである場合など、電圧Ｖｃ（図１２及び図１３参照）が電源電圧Ｖｄよりも高くなりうる場合には不都合が生じる。図１２又は図１３の電源システムに電源ＩＣ９１０Ａ又は９１０Ｂを適用した場合において、“Ｖｃ＞Ｖｄ”であると、上記ダイオードパスを通じて電圧Ｖｃの印加端から電源電圧Ｖｄの印加端に電流が逆流するためである。

テスト専用の外部端子を設ければ、このような不都合は生じないが、外部端子数の制約によりテスト専用の外部端子を設置することが難しいことも多い。

尚、電源ＩＣのパワーグッド端子に注目して、本発明の関連技術を説明したが、オープンドレイン構成又はオープンコレクタ構成を有する任意の半導体装置において、同様の事情が存在する。

本発明は、外部端子の状態制御と当該外部端子を通じた内部ノードへのアクセスとを良好に実現する半導体装置及び電源システムを提供することを目的とする。

本発明に係る半導体装置は、対象外部端子を含む複数の外部端子が設けられた半導体装置において、前記対象外部端子と所定の基準電位を有する基準導電部との間に設けられた対象トランジスタと、Ｎチャネル型ＭＯＳＦＥＴとして構成された第１トランジスタ及びＰチャネル型ＭＯＳＦＥＴとして構成された第２トランジスタの並列回路から成り、前記対象外部端子と所定の内部ノードとの間に設けられたアナログスイッチと、前記第１トランジスタのゲート電位及び前記第２トランジスタのゲート電位を制御することにより前記アナログスイッチをオン又はオフするスイッチドライバと、を備え、前記第１トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第１トランジスタのゲート電位に応じて前記第１トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、前記第２トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第２トランジスタのゲート電位に応じて前記第２トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、前記第１トランジスタの第１電極及び前記第２トランジスタの第１電極が前記対象外部端子に共通接続され、前記第１トランジスタの第２電極及び前記第２トランジスタの第２電極が前記内部ノードに共通接続され、前記第１トランジスタのバックゲートは前記内部ノードに接続されて前記第１トランジスタのバックゲート及び第１電極間に第１寄生ダイオードが形成され、前記第２トランジスタのバックゲートは前記対象外部端子に接続されて前記第２トランジスタのバックゲート及び第２電極間に第２寄生ダイオードが形成され、前記スイッチドライバは、前記第２トランジスタの第１電極及びゲート間に設けられた抵抗と、前記第２トランジスタのゲートと前記基準導電部との間に設けられたスイッチング素子を有し、前記スイッチング素子をオン又はオフすることで、前記第２トランジスタのゲート電位を制御する構成（第１の構成）である。

上記第１の構成に係る半導体装置において、前記スイッチドライバは、前記第１トランジスタのゲート電位を制御する第１スイッチドライバと、前記第２トランジスタのゲート電位を制御する第２スイッチドライバと、を備え、前記スイッチング素子はＮチャネル型ＭＯＳＦＥＴ又はＮＰＮバイポーラトランジスタから成り、前記スイッチング素子のドレイン又はコレクタは前記第２トランジスタのゲートに接続され、前記スイッチング素子のソース又はエミッタは前記基準導電部に接続され、前記第１スイッチドライバは、前記第１トランジスタのゲートと前記基準導電部との間に設けられた第１プルダウン抵抗と、前記第１トランジスタのゲートに接続され、正の電源電圧に基づき前記第１トランジスタのゲート電位を制御する第１駆動回路と、を備え、前記第２スイッチドライバは、前記抵抗及び前記スイッチング素子を備えるととともに、前記スイッチング素子のゲート又はベースと前記基準導電部との間に設けられた第２プルダウン抵抗と、前記スイッチング素子のゲート又はベースに接続され、前記電源電圧に基づき前記スイッチング素子をオン又はオフする第２駆動回路と、を備える構成（第２の構成）であっても良い。

上記第１又は第２の構成に係る半導体装置において、当該半導体装置は、入力電圧から出力電圧を生成する電源装置を構成するための電源用半導体集積回路であって、当該半導体装置は、前記出力電圧に応じて前記対象トランジスタをオン又はオフする出力電圧監視回路を更に備える構成（第３の構成）であっても良い。

上記第３の構成に係る半導体装置において、前記スイッチドライバを用いて前記アナログスイッチをオン又はオフに制御するスイッチ制御部と、当該半導体装置の動作モードを第１モード又は第２モードに設定する動作モード設定部と、を更に備え、前記スイッチ制御部は、前記動作モードが前記第１モードに設定されているときには前記アナログスイッチをオフとし、前記動作モードが前記第２モードに設定されているときには前記アナログスイッチをオンとし、前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されているときには前記出力電圧に応じて前記対象トランジスタをオン又はオフし、前記動作モードが前記第２モードに設定されているときには前記出力電圧に依らず前記対象トランジスタをオフに固定する構成（第４の構成）であっても良い。

上記第４の構成に係る半導体装置において、前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されている場合において、前記出力電圧に応じた帰還電圧と設定電圧との高低関係に基づき、前記対象トランジスタをオン又はオフとする構成（第５の構成）であっても良い。

上記第１又は第２の構成に係る半導体装置において、前記アナログスイッチとしての第１アナログスイッチに加えて、前記内部ノードである第１内部ノードと所定の第２内部ノードとの間に第２アナログスイッチを更に設け、前記第１内部ノードと前記基準導電部との間に他のスイッチング素子を設けた構成（第６の構成）であっても良い。

上記第６の構成に係る半導体装置において、当該半導体装置は、入力電圧から出力電圧を生成する電源装置を構成するための電源用半導体集積回路であって、当該半導体装置は、前記出力電圧に応じて前記対象トランジスタをオン又はオフする出力電圧監視回路を更に備える構成（第７の構成）であっても良い。

上記第７の構成に係る半導体装置において、前記スイッチドライバを用いて前記アナログスイッチをオン又はオフに制御するスイッチ制御部と、当該半導体装置の動作モードを第１モード又は第２モードに設定する動作モード設定部と、を更に備え、前記スイッチ制御部は、前記第２アナログスイッチ及び前記他のスイッチング素子のオン、オフの制御も行い、前記スイッチ制御部は、前記動作モードが前記第１モードに設定されているときには前記第１アナログスイッチ及び前記第２アナログスイッチをオフするとともに前記他のスイッチング素子をオンとし、前記動作モードが前記第２モードに設定されているときには前記第１アナログスイッチ及び前記第２アナログスイッチをオンするとともに前記他のスイッチング素子をオフとし、前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されているときには前記出力電圧に応じて前記対象トランジスタをオン又はオフし、前記動作モードが前記第２モードに設定されているときには前記出力電圧に依らず前記対象トランジスタをオフに固定する構成（第８の構成）であっても良い。

上記第８の構成に係る半導体装置において、前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されている場合において、前記出力電圧に応じた帰還電圧と設定電圧との高低関係に基づき、前記対象トランジスタをオン又はオフとする構成（第９の構成）であっても良い。

本発明に係る電源システムは、上記第３～第５及び第７～第９の構成の何れかに係る半導体装置を電源用半導体集積回路として有して入力電圧から出力電圧を生成する電源装置と、前記半導体装置における前記対象外部端子に接続された対象配線と、前記対象配線と所定の正の電圧の印加端との間に接続されたプルアップ抵抗と、前記対象配線における電圧を監視する電源管理装置と、を備えた構成（第１０の構成）である。

本発明によれば、外部端子の状態制御と当該外部端子を通じた内部ノードへのアクセスとを良好に実現する半導体装置及び電源システムを提供することが可能となる。

本発明の実施形態に係る電源装置の概略構成図である。 本発明の実施形態に係る電源システムの概略全体構成図である。 本発明の実施形態に係る電源ＩＣの外観斜視図である。 本発明の実施形態に係る電源ＩＣの動作フローチャートである。 本発明の実施形態に属する第１実施例に係り、電源ＩＣに設けられるテスト用回路の構成図である。 図５における２つの内部ノード間に設けられたアナログスイッチの構成図である。 本発明の実施形態に属する第１実施例に係り、通常モードにおける各制御信号及び各素子の状態と、テストモードにおける各制御信号及び各素子の状態と、を示す図である。 本発明の実施形態に属する第１実施例に係り、電源ＩＣに設けられるテスト用回路の変形構成図である。 本発明の実施形態に属する第２実施例に係り、電源システムの構成図である。 参考技術に係る電源装置の構成図である。 図１０に示される電源ＩＣの外観斜視図である。 参考技術に係り、電源装置と電源管理装置との接続を示す図である。 参考技術に係り、複数の電源装置と電源管理装置との接続を示す図である。 参考技術に係り、電源ＩＣ内のテスト用回路の構成例を示す図である。 参考技術に係り、電源ＩＣ内のテスト用回路の他の構成例を示す図である。

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１０”によって参照される電源ＩＣは（図２参照）、電源ＩＣ１０と表記されることもあるし、ＩＣ１０と略記されることもあり得るが、それらは全て同じものを指す。

まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、０Ｖ（ゼロボルト）の基準電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。０Ｖの電位をグランド電位と称することもある。本発明の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。

レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。或る任意の注目した信号について、注目した信号がハイレベルであるとき、当該注目した信号の反転信号はローレベルをとり、注目した信号がローレベルであるとき、当該注目した信号の反転信号はハイレベルをとる。

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。

ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。以下に示される任意のＭＯＳＦＥＴについて、特に記述無き限り、バッグゲートはソースに接続されているものとする。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とは、ソースの電位から見たゲートの電位を指す。

本発明の実施形態に係る図１の電源装置１について説明する。電源装置１は入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する。電源装置１は電源ＩＣ１０を備える。電源ＩＣ１０は電源装置１を構成するための電源用半導体集積回路から成る。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の電圧であっても良いし、負の電圧であっても良いが、ここでは、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔが正の直流電圧であるとする。

電源装置１はシリーズレギュレータであっても良いし、スイッチングレギュレータであっても良い。電源装置１がスイッチングレギュレータであるとき、電源装置１は、入力電圧Ｖｉｎを昇圧して入力電圧Ｖｉｎより高い出力電圧Ｖｏｕｔを生成する昇圧型ＤＣ／ＤＣコンバータであっても良いし、入力電圧Ｖｉｎを降圧して入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータであっても良い。また、電源装置１は、入力電圧Ｖｉｎの昇圧及び降圧を行いうる昇降圧型ＤＣ／ＤＣコンバータであっても良い。電源装置１は、入力電圧Ｖｉｎに基づき、トランスを用いて入力電圧Ｖｉｎから絶縁された出力電圧Ｖｏｕｔを生成する絶縁型の電源装置であっても良い。

図２に、電源装置１及び電源管理装置（パワーマネジメントＩＣ）２を含む電源システムＳＹＳの構成例を示す。図２の構成例においては、電源装置１が降圧型ＤＣ／ＤＣコンバータとされている。以下、電源装置１が図２に示す降圧型ＤＣ／ＤＣコンバータの構成を有しているものとして、電源システムＳＹＳの構成及び動作を説明する。

図２の電源装置１は、電源ＩＣ１０と、ＩＣ１０に対して外付け接続される複数のディスクリート部品と、を備え、当該複数のディスクリート部品には、出力コンデンサとしてのコンデンサＣ１と、帰還抵抗としての抵抗Ｒ１及びＲ２と、コイルＬ１とが含まれる。図２の電源装置１は、外部から供給される入力電圧Ｖｉｎより所望の出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。出力端子ＯＵＴに出力電圧Ｖｏｕｔが生じる。即ち、出力端子ＯＵＴは出力電圧Ｖｏｕｔの印加端（出力電圧Ｖｏｕｔが加わる端子）である。出力電圧Ｖｏｕｔは出力端子ＯＵＴに接続された任意の負荷（不図示）に供給される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは正の直流電圧であって、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも低い。例えば入力電圧Ｖｉｎが１２Ｖであるとき、抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧Ｖｏｕｔを安定化させることができる。

電源ＩＣ１０は、図３に示すような、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）である。電源ＩＣ１０の筐体に複数の外部端子が露出して設けられており、その複数の外部端子には、図２に示される入力端子ＩＮ、スイッチ端子ＳＷ、帰還端子ＦＢ、パワーグッド端子ＰＧ及びグランド端子ＧＮＤが含まれる。これら以外の端子も、上記複数の外部端子に含まれうる。尚、図３に示される電源ＩＣ１０の外部端子の数及び電源ＩＣ１０の外観は例示に過ぎない。

電源ＩＣ１０の外部構成について説明する。電源ＩＣ１０の外部より入力電圧Ｖｉｎが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間にコイルＬ１が直列に介在している。即ち、コイルＬ１の一端はスイッチ端子ＳＷに接続され、コイルＬ１の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴはコンデンサＣ１の一端に接続され、コンデンサＣ１の他端はグランドに接続される。故にコンデンサＣ１の両端間に出力電圧Ｖｏｕｔが加わる。更に、出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。グランド端子ＧＮＤはグランドに接続される。

電源ＩＣ１０の内部構成について説明する。電源ＩＣ１０は、出力段回路１１と、出力段回路１１を制御するためのスイッチング制御回路１２と、パワーグッド回路１３と、動作モード設定部１４と、テスト用回路１５と、対象トランジスタＭ０と、を備える。

出力段回路１１は、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成されたトランジスタ１１Ｈ及び１１Ｌを備える。トランジスタ１１Ｈ及び１１Ｌは、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧Ｖｉｎがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧Ｖｓｗが現れる。トランジスタ１１Ｈがハイサイド側に設けられ、トランジスタ１１Ｌがローサイド側に設けられる。具体的には、トランジスタ１１Ｈのドレインは入力電圧Ｖｉｎの印加端である入力端子ＩＮに接続され、トランジスタ１１Ｈのソース及びトランジスタ１１Ｌのドレインはスイッチ端子ＳＷに共通接続される。トランジスタ１１Ｌのソースはグランドに接続される。但し、トランジスタ１１Ｌのソースとグランドとの間に電流検出用の抵抗が挿入される場合もある。

トランジスタ１１Ｈは出力トランジスタとして機能し、トランジスタ１１Ｌは同期整流トランジスタとして機能する。コイルＬ１及びコンデンサＣ１は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑化して出力電圧Ｖｏｕｔを生成する整流平滑回路を構成する。抵抗Ｒ１及びＲ２は出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、抵抗Ｒ１及びＲ２間の接続ノードに出力電圧Ｖｏｕｔの分圧である帰還電圧Ｖｆｂが生じる。抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで帰還電圧Ｖｆｂが帰還端子ＦＢに入力される。

トランジスタ１１Ｈ、１１Ｌのゲートには、駆動信号として夫々ゲート信号ＧＨ、ＧＬが供給され、トランジスタ１１Ｈ及び１１Ｌはゲート信号ＧＨ及びＧＬに応じてオン、オフされる。ゲート信号ＧＨがハイレベルであるとき、トランジスタ１１Ｈはオン状態となり、ゲート信号ＧＨがローレベルであるとき、トランジスタ１１Ｈはオフ状態となる。同様に、ゲート信号ＧＬがハイレベルであるとき、トランジスタ１１Ｌはオン状態となり、ゲート信号ＧＬがローレベルであるとき、トランジスタ１１Ｌはオフ状態となる。基本的には、トランジスタ１１Ｈ及び１１Ｌが交互にオン、オフされるが、トランジスタ１１Ｈ及び１１Ｌが共にオフ状態に維持されることもある。トランジスタ１１Ｈ及び１１Ｌが共にオン状態とされることは無い。

スイッチング制御回路１２は、帰還電圧Ｖｆｂに基づきゲート信号ＧＨ及びＧＬのレベル制御を通じてトランジスタ１１Ｈ及び１１Ｌの夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに帰還電圧Ｖｆｂに応じた出力電圧Ｖｏｕｔを発生させる。例えば、帰還電圧Ｖｆｂと所定の正の電圧値を有する基準電圧とが一致するように、トランジスタ１１Ｈ及び１１Ｌを交互にオン、オフすることで、出力電圧Ｖｏｕｔを基準電圧に基づく所定の目標電圧Ｖｔｇ（例えば３．３Ｖや５Ｖ）に安定化させる。

尚、ここでは、同期整流方式を用いることを想定しているが、出力段回路１１においてダイオード整流方式を採用するようにして良い。ダイオード整流方式が採用される場合、出力段回路１１からトランジスタ１１Ｌが削除され、代わりに、アノードがグランドに接続され且つカソードがスイッチ端子ＳＷに接続された同期整流ダイオード（不図示）が出力段回路１１に設けられる。トランジスタ１１Ｌ及び同期整流ダイオードの夫々は、トランジスタ１１Ｈ（出力トランジスタ）がオフ状態であるときに、コイルＬ１の蓄積エネルギに基づく電流をグランドから出力端子ＯＵＴに導く整流用素子として機能する。

パワーグッド回路１３は出力電圧Ｖｏｕｔを監視する出力電圧監視回路の例である。パワーグッド回路１３は出力電圧Ｖｏｕｔが正常であるか異常であるかを判別し、出力電圧Ｖｏｕｔが正常であると判別した場合には対象トランジスタＭ０をオフとし、出力電圧Ｖｏｕｔが異常であると判別した場合には対象トランジスタＭ０をオンとする。ここでは、パワーグッド回路１３に対して帰還電圧Ｖｆｂと設定電圧Ｖｓｅｔが入力され、帰還電圧Ｖｆｂと設定電圧Ｖｓｅｔとの高低関係に基づき出力電圧Ｖｏｕｔの正常又は異常が判別されるものとする。設定電圧Ｖｓｅｔは入力電圧Ｖｉｎを元に電源ＩＣ１０内で生成される所定電圧であり、固定された正の直流電圧値（例えば６００ｍＶ）を有する。

パワーグッド回路１３は、対象トランジスタＭ０のゲートに接続され、帰還電圧Ｖｆｂ及び設定電圧Ｖｓｅｔ間の高低関係に応じて対象トランジスタＭ０のゲート電位を制御することで対象トランジスタＭ０の状態を制御する。パワーグッド回路１３は、帰還電圧Ｖｆｂと設定電圧Ｖｓｅｔを比較するコンパレータを有し、後述される通常モードにおいて、帰還電圧Ｖｆｂが設定電圧Ｖｓｅｔよりも高いときには出力電圧Ｖｏｕｔが正常であると判断して上記コンパレータから対象トランジスタＭ０のゲートにローレベルの信号を供給することにより対象トランジスタＭ０をオフ状態とし、帰還電圧Ｖｆｂが設定電圧Ｖｓｅｔよりも低いときには出力電圧Ｖｏｕｔが異常であると判断して上記コンパレータから対象トランジスタＭ０のゲートにハイレベルの信号を供給することにより対象トランジスタＭ０をオン状態とする。“Ｖｆｂ＝Ｖｓｅｔ”のとき、上記コンパレータから対象トランジスタＭ０のゲートに供給される信号のレベルはローレベル及びハイレベルの何れかとなり、故に、対象トランジスタＭ０はオフ状態及びオン状態の何れかとなる。実際には上記コンパレータにおいてヒステリシス特性が付与される。出力電圧Ｖｏｕｔと目標電圧Ｖｔｇとの関係において“Ｖｏｕｔ＝Ｖｔｇ×ｋ”が成立するときに“Ｖｆｂ＝Ｖｓｅｔ”となる。係数ｋは１より小さい正の所定値を有し、例えば“ｋ＝０．８”である。

対象トランジスタＭ０のドレインはパワーグッド端子ＰＧに接続され、対象トランジスタＭ０のソースはグランドに接続される。即ち、パワーグッド端子ＰＧに対し、オープンドレイン構成の対象トランジスタＭ０が接続される。パワーグッド端子ＰＧは、電源ＩＣ１０の外部に設けられた対象配線である配線ＷＲｐｇに接続される。

電源システムＳＹＳにおいて、端子ＶＣＣは、所定の正の電源電圧Ｖｃｃの印加端（電源電圧Ｖｃｃが加わる端子）である。電源電圧Ｖｃｃの印加端ＶＣＣと配線ＷＲｐｇとの間にプルアップ抵抗Ｒ３が設けられる。即ち、配線ＷＲｐｇはプルアップ抵抗Ｒ３を介して電源電圧Ｖｃｃの印加端ＶＣＣに接続される。配線ＷＲｐｇにおける電圧を監視対象電圧Ｖｐｇと称する。電源管理装置２は配線ＷＲｐｇに接続され、監視対象電圧Ｖｐｇを監視することで出力電圧Ｖｏｕｔが正常であるか否かを判断及び監視する。電源管理装置２は電圧Ｖｃｃに基づいて駆動する装置であって良い。対象トランジスタＭ０がオンであるときには監視対象電圧Ｖｐｇのレベルがローレベルとなり、対象トランジスタＭ０がオフであるときには監視対象電圧Ｖｐｇのレベルがハイレベルとなる。故に電源管理装置２は、監視対象電圧Ｖｐｇのレベルがハイレベルであれば出力電圧Ｖｏｕｔが正常であると判断し、監視対象電圧Ｖｐｇのレベルがローレベルであれば出力電圧Ｖｏｕｔが異常であると判断する。より具体的には、電源管理装置２において、電圧Ｖｃｃより小さく且つ０Ｖよりも大きい所定の判定電圧が設定され、監視対象電圧Ｖｐｇが判定電圧以上であれば監視対象電圧Ｖｐｇのレベルはハイレベルに分類され、監視対象電圧Ｖｐｇが判定電圧未満であれば監視対象電圧Ｖｐｇのレベルはローレベルに分類される。電源管理装置２は、出力電圧Ｖｏｕｔに異常であると判断したとき、上位システム（非図示）にその旨を伝達すること処理等を含む所定の異常対応処理を行う。

動作モード設定部１４は、電源ＩＣ１０の動作モードを複数のモードの何れかに設定する。上記複数のモードは通常モードとテストモードを含む。テストモードは電源ＩＣ１０の出荷前の検査において利用されるモードである。図４に示す如く、電源ＩＣ１０は原則として通常モードで動作し、電源ＩＣ１０の起動時には電源ＩＣ１０の動作モードは通常モードに設定される（ステップＳ１、Ｓ２）。電源ＩＣ１０に対し、図示されない外部装置から所定のテスト信号が入力された場合に限り（ステップＳ３のＹ）、動作モード設定部１４により電源ＩＣ１０の動作モードがテストモードに設定され、電源ＩＣ１０内の各回路がテストモードにて動作する（ステップＳ４）。テストモードへの設定後、電源ＩＣ１０に対する入力電圧Ｖｉｎの供給が遮断され、その後、電源ＩＣ１０に対する入力電圧Ｖｉｎの供給が再開されると、電源ＩＣ１０の動作モードは通常モードとなる。上記複数のモードに通常モード及びテストモード以外のモードが含まれていても良いが、以下では、通常モードとテストモードにのみ注目する。以下の説明において、“通常モードにおいて”という表現又はそれに類する表現は、電源ＩＣ１０の動作モードが通常モードに設定されている状況を指し、“テストモードにおいて”という表現又はそれに類する表現は、電源ＩＣ１０の動作モードがテストモードに設定されている状況を指す。

テスト用回路１５は、テストモードにおいて有意に機能する回路である。以下の第１～第４実施例において、テスト用回路１５の構成例や、電源システムＳＹＳに関わる応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の第１～第４実施例に適用され、後述の各実施例の記載を解釈するにあたり、上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、第１～第４実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

［第１実施例］
第１実施例を説明する。図５に、第１実施例に係るテスト用回路１５の構成を、対象トランジスタＭ０及びパワーグッド回路１３と共に示す。図５のテスト用回路１５は、アナログスイッチＡＳＷ１及びＡＳＷ２と、Ｎ側ドライバ１１０及びＰ側ドライバ１２０と、トランジスタ１３０と、スイッチ制御部１４０と、を備える。

アナログスイッチＡＳＷ１はトランジスタＭ１及びＭ２の並列回路から成る。

トランジスタＭ１はＮチャネル型ＭＯＳＦＥＴであって、トランジスタＭ１の第１～第４電極である電極Ｅ１ａ、Ｅ１ｂ、Ｅ１ｃ及びＥ１ｄを備える。電極Ｅ１ｃはトランジスタＭ１のゲートであり、電極Ｅ１ｄはトランジスタＭ１のバックゲート（サブストレート）である。電極Ｅ１ａ及びＥ１ｂの内、一方はトランジスタＭ１のソースとして機能し、他方はトランジスタＭ１のドレインとして機能する。電極Ｅ１ａ及びＥ１ｂの内、より低い電位が与えられた方の電極がソースとして機能する。

トランジスタＭ１において、バックゲートである電極Ｅ１ｄは、電極Ｅ１ｂに接続（短絡）される一方、電極Ｅ１ａに対しては開放される（即ち非接続とされる）。このため、トランジスタＭ１において電極Ｅ１ａ及びＥ１ｄ間に寄生ダイオードＤ１が形成されることになる。寄生ダイオードＤ１は、電極Ｅ１ｂにアノードが形成され且つ電極Ｅ１ａにカソードが形成されたダイオード（即ち、電極Ｅ１ｂから電極Ｅ１ａへ向かう方向を順方向とするダイオード）である。

トランジスタＭ２はＰチャネル型ＭＯＳＦＥＴであって、トランジスタＭ２の第１～第４電極である４つの電極Ｅ２ａ、Ｅ２ｂ、Ｅ２ｃ及びＥ２ｄを備える。電極Ｅ２ｃはトランジスタＭ２のゲートであり、電極Ｅ２ｄはトランジスタＭ２のバックゲート（サブストレート）である。電極Ｅ２ａ及びＥ２ｂの内、一方はトランジスタＭ２のソースとして機能し、他方はトランジスタＭ２のドレインとして機能する。電極Ｅ２ａ及びＥ２ｂの内、より高い電位が与えられた方の電極がソースとして機能する。

トランジスタＭ２において、バックゲートである電極Ｅ２ｄは、電極Ｅ２ａに接続（短絡）される一方、電極Ｅ２ｂに対しては開放される（即ち非接続とされる）。このため、トランジスタＭ２において電極Ｅ２ｂ及びＥ２ｄ間に寄生ダイオードＤ２が形成されることになる。寄生ダイオードＤ２は、電極Ｅ２ｂにアノードが形成され且つ電極Ｅ２ａにカソードが形成されたダイオード（即ち、電極Ｅ２ｂから電極Ｅ２ａへ向かう方向を順方向とするダイオード）である。

トランジスタＭ１の電極Ｅ１ａ及びトランジスタＭ２の電極Ｅ２ａはパワーグッド端子ＰＧに共通接続される一方、トランジスタＭ１の電極Ｅ１ｂ及びトランジスタＭ２の電極Ｅ２ｂはノードＮＤ１に共通接続される。ノードＮＤ１及び後述のノードＮＤ２は、互いに異なる所定の第１及び第２内部ノードであって、電源ＩＣ１０内の所定の第１及び第２箇所に設けられる。

既に述べたように、対象トランジスタＭ０のドレインはパワーグッド端子ＰＧに接続され、対象トランジスタＭ０のソースはグランドに接続される。

Ｎ側ドライバ１１０は、トランジスタＭ１のゲート電位を制御することによりトランジスタＭ１をオン又はオフする第１スイッチドライバの例である。トランジスタＭ１のオンとは、トランジスタＭ１の電極Ｅ１ａ及びＥ１ｂ間のチャネルが導通している状態を指し、トランジスタＭ１のオフとは、トランジスタＭ１の電極Ｅ１ａ及びＥ１ｂ間のチャネルが非導通となっている状態（遮断されている状態）を指す。Ｎ側ドライバ１１０は、トランジスタＭ１のゲート電位の制御を通じ、トランジスタＭ１の電極Ｅ１ａ及びＥ１ｂ間を導通／非導通に制御することでトランジスタＭ１をオン又はオフする、と言える。

Ｎ側ドライバ１１０は、プルダウン抵抗１１１及びインバータ回路１１２を備える。プルダウン抵抗１１１によりトランジスタＭ１のゲート（即ち電極Ｅ１ｃ）はグランドに対しプルダウンされている。即ち、プルダウン抵抗１１１の一端はトランジスタＭ１のゲートに接続され、プルダウン抵抗１１１の他端はグランドに接続される。

インバータ回路１１２は、電源電圧Ｖｄｄを正側の電源電圧として且つグランドを負側の電源電圧として動作する論理回路である。電源電圧Ｖｄｄは入力電圧Ｖｉｎに基づく正の直流電圧である。入力電圧Ｖｉｎそのものが電源電圧Ｖｄｄであっても良いし、入力電圧Ｖｉｎに基づき電源ＩＣ１０内で生成された電圧が電源電圧Ｖｄｄであっても良い。或いは、電源ＩＣ１０における複数の外部端子の中に、入力電圧Ｖｉｎと異なる直流電圧を受けるための電源入力端子（不図示）が設けられていても良く、この場合、電源入力端子に供給された直流電圧に基づく電圧を電源電圧Ｖｄｄとして用いても良い。

電源電圧Ｖｄｄは、原則としてトランジスタＭ１のゲート閾値電圧Ｖｔｈ１及びトランジスタＭ２のゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜よりも大きく（例外については後述）、特に述べない限り、電源電圧Ｖｄｄは、ゲート閾値電圧Ｖｔｈ１及びゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜よりも大きいものとする。ゲート閾値電圧Ｖｔｈ１は正の電圧である。ゲート閾値電圧Ｖｔｈ２は負の電圧である。ゲート閾値電圧Ｖｔｈ１及びＶｔｈ２は実質的に同じ絶対値を有していて良いが、互いに異なる絶対値を有していても良い。電源電圧Ｖｄｄと上述の電源電圧Ｖｃｃと異なり、故に、電源電圧Ｖｄｄ及びＶｃｃは互いに異なる電圧値を有しうるが、電源電圧Ｖｄｄ及びＶｃｃは互いに同じ電圧値を有する場合もある。単一の電圧が電源電圧Ｖｄｄ及びＶｃｃとして利用されることがあっても良い。

トランジスタＭ１のゲート－ソース間電圧がゲート閾値電圧Ｖｔｈ１（例えば０．５Ｖ）以上であるとき、即ちトランジスタＭ１のソース電位から見てトランジスタＭ１のゲート電位がゲート閾値電圧Ｖｔｈ１以上高いとき、トランジスタＭ１はオンとなり、そうでないとき、トランジスタＭ１はオフとなる。
トランジスタＭ２のゲート－ソース間電圧がゲート閾値電圧Ｖｔｈ２（例えば－０．５Ｖ）以下であるとき、即ちトランジスタＭ２のソース電位から見てトランジスタＭ２のゲート電位がゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜以上低いとき、トランジスタＭ２はオンとなり、そうでないとき、トランジスタＭ２はオフとなる。少なくとも、トランジスタＭ２のゲート－ソース間電圧の絶対値がゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜を下回っていれば、トランジスタＭ２はオフとなる。

インバータ回路１１２に対しスイッチ制御部１４０から制御信号ＣＮＴ１が入力される。制御信号ＣＮＴ１はハイレベル又はローレベルの何れかをとる二値化信号である。インバータ回路１１２の出力端子はトランジスタＭ１のゲート（即ち電極Ｅ１ｃ）に接続され、インバータ回路１１２は、制御信号ＣＮＴ１の反転信号をトランジスタＭ１のゲートに供給する。制御信号ＣＮＴ１及びインバータ回路１１２の出力信号におけるハイレベルは、実質的に電源電圧Ｖｄｄのレベルと一致し、制御信号ＣＮＴ１及びインバータ回路１１２の出力信号におけるローレベルは、実質的にグランドのレベルと一致する。

Ｐ側ドライバ１２０は、トランジスタＭ２のゲート電位を制御することによりトランジスタＭ２をオン又はオフする第２スイッチドライバの例である。トランジスタＭ２のオンとは、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｂ間のチャネルが導通している状態を指し、トランジスタＭ２のオフとは、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｂ間のチャネルが非導通となっている状態（遮断されている状態）を指す。Ｐ側ドライバ１２０は、トランジスタＭ２のゲート電位の制御を通じ、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｂ間を導通／非導通に制御することでトランジスタＭ２をオン又はオフする、と言える。

Ｐ側ドライバ１２０は、抵抗１２１、トランジスタ１２２、プルダウン抵抗１２３及びインバータ回路１２４を備える。

抵抗１２１はトランジスタＭ２の電極Ｅ２ａ及びＥ２ｃ間に設けられる。即ち、抵抗１２１の一端及び他端は、夫々、電極Ｅ２ａ及びＥ２ｃに接続される。トランジスタ１２２はトランジスタＭ２の電極Ｅ２ｃとグランドとの間に設けられたスイッチング素子である。図５においてトランジスタ１２２はＮチャネル型ＭＯＳＦＥＴとして構成される。トランジスタ１２２のドレインは電極Ｅ２ｃに接続され、トランジスタ１２２のソースはグランドに接続される。プルダウン抵抗１２３によりトランジスタ１２２のゲートはグランドに対しプルダウンされている。即ち、プルダウン抵抗１２３の一端はトランジスタ１２２のゲートに接続され、プルダウン抵抗１２３の他端はグランドに接続される。

インバータ回路１２４は、電源電圧Ｖｄｄを正側の電源電圧として且つグランドを負側の電源電圧として動作する論理回路である。インバータ回路１２４に対しスイッチ制御部１４０から制御信号ＣＮＴ２が入力される。制御信号ＣＮＴ２はハイレベル又はローレベルの何れかをとる二値化信号である。インバータ回路１２４の出力端子はトランジスタ１２２のゲートに接続され、インバータ回路１２４は、制御信号ＣＮＴ２の反転信号をトランジスタ１２２のゲートに供給する。制御信号ＣＮＴ２及びインバータ回路１２４の出力信号におけるハイレベルは、実質的に電源電圧Ｖｄｄのレベルと一致し、制御信号ＣＮＴ２及びインバータ回路１２４の出力信号におけるローレベルは、実質的にグランドのレベルと一致する。

Ｎ側ドライバ１１０及びＰ側ドライバ１２０によりスイッチドライバが構成される。スイッチドライバは、トランジスタＭ１及びＭ２の各ゲート電位を制御することによりアナログスイッチＡＳＷ１をオン又はオフする。アナログスイッチＡＳＷ１のオンとはトランジスタＭ１及びＭ２の双方がオンとなることを指し、アナログスイッチＡＳＷ１のオフとはトランジスタＭ１及びＭ２の双方がオフとなることを指す。

トランジスタ１３０はノードＮＤ１とグランドとの間に設けられたスイッチング素子である。図５においてトランジスタ１３０はＮチャネル型ＭＯＳＦＥＴとして構成されている。トランジスタ１３０のドレインはノードＮＤ１に接続され、トランジスタ１３０のソースはグランドに接続される。トランジスタ１３０のゲートには制御信号ＣＮＴ３が入力される。尚、トランジスタ１３０並びに上述のトランジスタＭ０及び１２２において、バックゲートはソースに接続されている。

アナログスイッチＡＳＷ２は、ノードＮＤ１とノードＮＤ２との間に設けられたアナログスイッチである。アナログスイッチＡＳＷ２には制御信号ＣＮＴ４が入力され、制御信号ＣＮＴ４に応じてアナログスイッチＡＳＷ２がオン又はオフとなる。アナログスイッチＡＳＷ２がオンであるときノードＮＤ１及びＮＤ２間が導通し、アナログスイッチＡＳＷ２がオフであるときノードＮＤ１及びＮＤ２間が非導通となる（遮断される）。

アナログスイッチＡＳＷ１は上述の如く特異な構成を有するが、アナログスイッチＡＳＷ２は一般的な双方向アナログスイッチであって良い。

図６にアナログスイッチＡＳＷ２の構成例を示す。図６のアナログスイッチＡＳＷ２は、Ｎチャネル型ＭＯＳＦＥＴであるトランジスタ１５１と、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタ１５２と、インバータ回路１５３を備える。トランジスタ１５１は第１電極及び第２電極とゲート及びバックゲートを備える。トランジスタ１５１において、第１電極及び第２電極の内の一方がソースとして機能し、他方がドレインとして機能する。トランジスタ１５２は第１電極及び第２電極とゲート及びバックゲートを備える。トランジスタ１５２において、第１電極及び第２電極の内の一方がソースとして機能し、他方がドレインとして機能する。トランジスタ１５１及び１５２の各第１電極はノードＮＤ１に共通接続され、トランジスタ１５１及び１５２の各第２電極はノードＮＤ２に共通接続される。トランジスタ１５１のバックゲートはグランドに接続され、トランジスタ１５２のバックゲートは電源電圧Ｖｄｄの印加端（電源電圧Ｖｄｄが印加される端子）に接続される。トランジスタ１５１のゲートには制御信号ＣＮＴ４が供給される。インバータ回路１５３は制御信号ＣＮＴ４を受けて制御信号ＣＮＴ４の反転信号を生成し、制御信号ＣＮＴ４の反転信号をトランジスタ１５２のゲートに供給する。

スイッチ制御部１４０は、動作モード設定部１４により設定された動作モードに応じ制御信号ＣＮＴ１～ＣＮＴ４を生成及び出力することにより、アナログスイッチＡＳＷ１のオン／オフ、アナログスイッチＡＳＷ２のオン／オフ、トランジスタ１３０のオン／オフを制御する。制御信号ＣＮＴ１を受けたＮ側ドライバ１１０の動作及び制御信号ＣＮＴ２を受けたＰ側ドライバ１２０の動作により、アナログスイッチＡＳＷ１がオン、オフする。このため、スイッチ制御部１４０は、上述のスイッチドライバ（Ｎ側ドライバ１１０及びＰ側ドライバ１２０）を用いてアナログスイッチＡＳＷ１をオン又はオフに制御する、と言える。

スイッチ制御部１４０は電源電圧Ｖｄｄを正側の電源電圧として且つグランドを負側の電源電圧として用いて、制御信号ＣＮＴ１～ＣＮＴ４のレベルを制御する。このため、制御信号ＣＮＴ１～ＣＮＴ４におけるハイレベルは、実質的に電源電圧Ｖｄｄのレベルと一致し、制御信号ＣＮＴ１～ＣＮＴ４におけるローレベルは、実質的にグランドのレベルと一致する。

図７に動作モードに応じた制御信号ＣＮＴ１～ＣＮＴ４の状態を示す。

スイッチ制御部１４０は、電源ＩＣ１０の動作モードが通常モードに設定されているときにおいては、制御信号ＣＮＴ１、ＣＮＴ２及びＣＮＴ３をハイレベルとし且つ制御信号ＣＮＴ４をローレベルとする。

制御信号ＣＮＴ１がハイレベルであるとき、トランジスタＭ１のゲート電位がローレベル（実質的にグランドのレベル）となる。電源システムＳＹＳ及び電源ＩＣ１０においてパワーグッド端子ＰＧにおける電圧及びノードＮＤ１における電圧が負になることはないため、制御信号ＣＮＴ１がハイレベルとされてトランジスタＭ１のゲート電位がローレベル（実質的にグランドのレベル）となるときには、トランジスタＭ１のゲート－ソース間電圧がゲート閾値電圧Ｖｔｈ１未満となり、結果、トランジスタＭ１はオフとなる。

制御信号ＣＮＴ２がハイレベルであるとき、トランジスタ１２２のゲート電位がローレベルとなってトランジスタ１２２がオフし、結果、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｃ間の電位差はゼロとなる。図２の電源システムＳＹＳにおいては、トランジスタ１２２がオフであるとき、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｃに等しく電圧Ｖｃｃが加わる。また通常モードでは後述されるようにトランジスタ１３０がオンとなるので、電極Ｅ２ａがトランジスタＭ２のソースとして機能する。故に、トランジスタ１２２がオフであるときにはトランジスタＭ２のゲート－ソース間電圧の絶対値がゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜を下回るので、トランジスタＭ２はオフとなる。

このように、通常モードにおいては、トランジスタＭ１及びＭ２が共にオフとなるのでアナログスイッチＡＳＷ１がオフとなる。また、通常モードにおいて、制御信号ＣＮＴ３がハイレベルとされることでトランジスタ１３０がオンとなり、制御信号ＣＮＴ４がローレベルとされることでアナログスイッチＡＳＷ２がオフとなる。

スイッチ制御部１４０は、電源ＩＣ１０の動作モードがテストモードに設定されているときにおいては、制御信号ＣＮＴ１、ＣＮＴ２及びＣＮＴ３をローレベルとし且つ制御信号ＣＮＴ４をハイレベルとする。

制御信号ＣＮＴ１がローレベルであるとき、トランジスタＭ１のゲート電位がハイレベル（実質的に電源電圧Ｖｄｄのレベル）となり、トランジスタＭ１がオンとなる。但し、ここにおけるトランジスタＭ１のオンとは、詳細には、パワーグッド端子又は及びノードＮＤ１における電圧が電圧（Ｖｄｄ－Ｖｔｈ１）以下であるときにおいて、トランジスタＭ１の電極Ｅ１ａ及びＥ１ｂ間のチャネルを通じパワーグッド端子ＰＧ及びノードＮＤ１間が導通することを指す。

制御信号ＣＮＴ２がローレベルであるとき、トランジスタ１２２のゲート電位がハイレベルとなってトランジスタ１２２がオンし、結果、トランジスタＭ２のゲート電位が実質的にゼロボルトまで低下するので、トランジスタＭ２がオンとなる。但し、ここにおけるトランジスタＭ２のオンとは、詳細には、パワーグッド端子ＰＧ又はノードＮＤ１における電圧がゲート閾値電圧Ｖｔｈ２の絶対値｜Ｖｔｈ２｜以上であるときにおいて、トランジスタＭ２の電極Ｅ２ａ及びＥ２ｂ間のチャネルを通じパワーグッド端子ＰＧ及びノードＮＤ１間が導通することを指す。

このように、テストモードにおいては、トランジスタＭ１及びＭ２が共にオンとなることでアナログスイッチＡＳＷ１がオンとなり、ゼロボルトから電源電圧Ｖｄｄまでの電圧範囲における信号を、アナログスイッチＡＳＷ１を介し、パワーグッド端子ＰＧ及びノードＮＤ１間で伝搬することができる。また、テストモードにおいて、制御信号ＣＮＴ３がローレベルとされることでトランジスタ１３０がオフとなり、制御信号ＣＮＴ４がハイレベルとされることでアナログスイッチＡＳＷ２がオンとなる。故に、テストモードにおいては、ゼロボルトから電源電圧Ｖｄｄまでの電圧範囲における信号を、アナログスイッチＡＳＷ１及びＡＳＷ２を介し、パワーグッド端子ＰＧ及びノードＮＤ２間で伝搬することができる。

尚、制御信号ＣＮＴ１～ＣＮＴ３は互いに同じレベルを有しているため、スイッチ制御部１４０は単一の制御信号を制御信号ＣＮＴ１～ＣＮＴ３として出力するようにしても良い。また、制御信号ＣＮＴ４がハイレベルであるときにアナログスイッチＡＳＷ２がオフとなり且つ制御信号ＣＮＴ４がローレベルであるときにアナログスイッチＡＳＷ２がオンとなるようにアナログスイッチＡＳＷ２を変形しても良い。この変形が適用された場合には、通常モードにおいて制御信号ＣＮＴ４はハイレベルとされ且つテストモードにおいて制御信号ＣＮＴ４はローレベルとされる。そうすると、上記変形が適用された場合には、制御信号ＣＮＴ１～ＣＮＴ４が互いに同じレベルを有することとなるため、スイッチ制御部１４０は単一の制御信号を制御信号ＣＮＴ１～ＣＮＴ４として出力するようにしても良い。

パワーグッド回路１３は、電源ＩＣ１０の動作モードが通常モードに設定されているときにおいては、出力電圧Ｖｏｕｔに応じて（詳細には帰還電圧Ｖｆｂに基づき）対象トランジスタＭ０をオン又はオフする。即ち、通常モードにおいて、パワーグッド回路１３は、帰還電圧Ｖｆｂが設定電圧Ｖｓｅｔよりも高いときには対象トランジスタＭ０のゲートにローレベルの信号を供給することで対象トランジスタＭ０をオフ状態とし、帰還電圧Ｖｆｂが設定電圧Ｖｓｅｔよりも低いときには対象トランジスタＭ０のゲートにハイレベルの信号を供給することで対象トランジスタＭ０をオン状態とする。一方、電源ＩＣ１０の動作モードがテストモードに設定されているとき、パワーグッド回路１３は、出力電圧Ｖｏｕｔに依らず（詳細には帰還電圧Ｖｆｂに依らず）対象トランジスタＭ０をオフ状態で固定する。

図２に示す如く、電源システムＳＹＳの中に電源ＩＣ１０が組み込まれるとき、電源ＩＣ１０は通常モードで動作する。このとき、パワーグッド端子ＰＧから電源電圧Ｖｄｄの印加端に向かうダイオードパスを発生させないことが肝要である。これを考慮し、電源ＩＣ１０では、以下の第１～第３対策を講じている。
第１対策として、電源ＩＣ１０では、Ｐチャネル型ＭＯＳＦＥＴであるトランジスタＭ２のバックゲートを電源電圧Ｖｄｄの印加端ではなくパワーグッド端子ＰＧに接続する。これにより、トランジスタＭ２のバックゲートを介した電源電圧Ｖｄｄの印加端へのダイオードパスが生じない。
第２対策として、通常モードにてアナログスイッチＡＳＷ１をオフ状態に維持すべくトランジスタＭ２の電極Ｅ２ａ及びＥ２ｃ間に抵抗１２１を設ける。
第１対策を行ったとしても、仮に、電源電圧Ｖｄｄを元に動作する回路にてトランジスタＭ２のゲートを直接駆動する構成を採用したならば（例えばインバータ回路１２４の出力端子をトランジスタＭ２のゲートに直接接続する構成を採用したならば）、その回路を通じて、パワーグッド端子ＰＧから電源電圧Ｖｄｄの印加端に向かうダイオードパスが発生する。これを封じるべく、第３対策として、トランジスタＭ２のゲートとグランドとの間にスイッチング素子（ここではトランジスタ１２２）を設けて当該スイッチング素子の状態制御によりトランジスタＭ２のオン／オフを実現する。

これらの対策により、通常モードにおいてはアナログスイッチＡＳＷ１がオフとされ、電源電圧Ｖｄｄより高い電圧がパワーグッド端子ＰＧに加わったとしても（即ち“Ｖｃｃ＞Ｖｄｄ”であったとしても）ダイオードパスによる逆流は生じない。

テストモードでは、電源ＩＣ１０の良否を判定するためのテスト装置（不図示）が用意され、テスト装置が電源管理装置２の代わりにパワーグッド端子ＰＧに接続される。そして、テストモードにおいてはアナログスイッチＡＳＷ１及びＡＳＷ２がオンとされ且つトランジスタ１３０がオフとされる。このため、パワーグッド端子ＰＧを介して、テスト装置はノードＮＤ２の信号を読み込んだり、ノードＮＤ２に対して所望の信号を出力したりすることが可能となり、これらの信号の読み込み及び出力を通じて、電源ＩＣ１０の良否を判定することができる（電源ＩＣ１０が良品であるか不良品であるかの判定を行うことができる）。

ノードＮＤ２は、電源ＩＣ１０内の任意のノードであっても良い。例えば、帰還電圧Ｖｆｂからゲート信号ＧＨ及びＧＬを生成する過程で必要とされるエラーアンプ又はコンパレータの入力端子又は出力端子や、電源ＩＣ１０の温度に応じた電圧が加わるべき端子（サーマルシャットダウン回路内の端子）が、ノードＮＤ２であって良い。

尚、テスト用回路１５からトランジスタ１３０及びアナログスイッチＡＳＷ２を削除する変形を施すようにしても良い。図８に、この変形が施されたテスト用回路１５’の構成を示す。テスト用回路１５’において、制御信号ＣＮＴ３及びＣＮＴ４は不要となり、ノードＮＤ１はノードＮＤ２に直結される（換言すればノードＮＤ１とノードＮＤ２は同じものを指す）。但し、この変形が施された場合、通常モードにおいて、パワーグッド端子ＰＧに加わるノイズがアナログスイッチＡＳＷ１の容量結合を通じてノードＮＤ２に伝わる。一方で、ノードＮＤ２は、電源電圧Ｖｄｄの印加端に接続される回路素子に接続されたり、出力段回路１１のスイッチング制御のための回路素子に接続されたりするので、低ノイズであることが望ましい。これを考慮すれば、図５に示すようにトランジスタ１３０及びアナログスイッチＡＳＷ２を設けておくことが好ましい。

通常モードにおいて電源電圧Ｖｄｄの元となる電圧（例えば入力電圧Ｖｉｎ）の低下等により、電源電圧Ｖｄｄが各トランジスタのゲート閾値電圧の大きさよりも小さくなったとき、インバータ回路１１２及び１２４並びにスイッチ制御部１４０は各トランジスタを正しくオン／オフ制御するための信号を出力できなくなる。但し、この場合でも、
トランジスタＭ１はプルダウン抵抗１１１により確実にオフとされ、
トランジスタＭ２は抵抗１２１により確実にオフとされる（プルダウン抵抗１２３に基づきトランジスタ１２２がオフとなることと、抵抗１２１の存在と、が協働して確実にオフとされる）。
このとき、トランジスタ１３０のオフを確保できなくなるが、アナログスイッチＡＳＷ１がオフしているので問題は生じない。通常モードでトランジスタ１３０がオフ状態であると、パワーグッド端子ＰＧに加わるノイズがアナログスイッチＡＳＷ１及びＡＳＷ２の容量結合を通じてノードＮＤ２に伝わるが、トランジスタ１３０のオフを確保できなくなる程度の減電時において、上記ノイズの存在は実体的な弊害を生まない。

第１実施例の構成により、パワーグッド端子ＰＧのオープンドレイン特性（電源端子Ｖｄｄの印加端へのダイオードパス無し）を保ちながら、テストモードにてパワーグッド端子ＰＧを通じ内部ノード（ＮＤ１、ＮＤ２）にアクセスすることが可能となる。

［第２実施例］
第２実施例を説明する。電源システムＳＹＳには、図９に示す如く、上述の電源ＩＣ１０を含む電源装置１が複数設けられていても良い。図９の電源システムＳＹＳでは、複数の電源装置１にて個別に出力電圧Ｖｏｕｔが生成され、複数の電源装置１における複数の電源ＩＣ１０の夫々にパワーグッド端子ＰＧが設けられる。複数の電源ＩＣ１０における複数のパワーグッド端子ＰＧは上述の配線ＷＲｐｇに共通接続される。

図９の電源システムＳＹＳにおける電源管理装置２は、監視対象電圧Ｖｐｇを監視することで、複数の電源装置１における複数の出力電圧Ｖｏｕｔが全て正常であるか否かを判断することができる。即ち、電源管理装置２は、監視対象電圧Ｖｐｇのレベルがハイレベルであれば電源システムＳＹＳにおける全ての出力電圧Ｖｏｕｔが正常であると判断し、監視対象電圧Ｖｐｇのレベルがローレベルであれば電源システムＳＹＳにおける１以上の出力電圧Ｖｏｕｔが異常であると判断する。上述の如く例えば、電源管理装置２において、電圧Ｖｃｃより小さく且つ０Ｖよりも大きい所定の判定電圧が設定され、監視対象電圧Ｖｐｇが判定電圧以上であれば監視対象電圧Ｖｐｇのレベルはハイレベルに分類され、監視対象電圧Ｖｐｇが判定電圧未満であれば監視対象電圧Ｖｐｇのレベルはローレベルに分類される。

［第３実施例］
第３実施例を説明する。図２又は図９の電源システムＳＹＳは自動車等の車両に搭載されて良い。この場合、車両に設けられた任意の電子機器に電源システムＳＹＳで生成された出力電圧Ｖｏｕｔが供給され、当該電子機器は出力電圧Ｖｏｕｔに基づいて動作する。出力電圧Ｖｏｕｔに基づいて動作する電子機器は、例えば、カーナビゲーション装置、デジタルメータ、エアバック、各種のＥＣＵ（Electronic Control Unit）、センサ、又は、先進運転支援システムを構成する各部品である。

尚、電源装置１及び電源システムＳＹＳの用途は車載用途に限らず任意であり、任意の電子機器に電源装置１及び電源システムＳＹＳを搭載することができる。

［第４実施例］
第４実施例を説明する。

対象トランジスタＭ０をＮＰＮバイポーラトランジスタにて構成しても良い。この場合、上述の説明における対象トランジスタＭ０のドレイン、ソース、ゲートを、夫々、コレクタ、エミッタ、ベースに読み替え、対象トランジスタＭ０のコレクタ、エミッタを、夫々、パワーグッド端子ＰＧ、グランドに接続すれば良い。対象トランジスタＭ０がバイポーラトランジスタにて構成されていてもパワーグッド回路１３の動作は上述した通りであり、パワーグッド回路１３は対象トランジスタＭ０のベースを駆動することで対象トランジスタＭ０をオン又はオフすれば良い。

トランジスタ１２２は、トランジスタＭ２のゲート及びグランド間に配置されるスイッチング素子の例である。スイッチング素子としてのトランジスタ１２２を、ＮＰＮバイポーラトランジスタにて構成するようにしても良い。この場合、上述の説明におけるトランジスタ１２２のドレイン、ソース、ゲートを、夫々、コレクタ、エミッタ、ベースに読み替え、トランジスタ１２２のコレクタ、エミッタを、夫々、トランジスタＭ２のゲート、グランドに接続すれば良い。トランジスタ１２２がバイポーラトランジスタにて構成されていても、インバータ回路１２４の動作は上述した通りであり、インバータ回路１２４はトランジスタ１２２のベースを駆動することでトランジスタ１２２をオン又はオフすれば良い。

トランジスタ１３０は、ノードＮＤ１及びグランド間に配置される他のスイッチング素子の例である。他のスイッチング素子としてのトランジスタ１３０を、ＮＰＮバイポーラトランジスタにて構成するようにしても良い。この場合、上述の説明におけるトランジスタ１３０のドレイン、ソース、ゲートを、夫々、コレクタ、エミッタ、ベースに読み替え、トランジスタ１３０のコレクタ、エミッタを、夫々、ノードＮＤ１、グランドに接続すれば良い。トランジスタ１３０がバイポーラトランジスタにて構成されていても、スイッチ制御部１４０の動作は上述した通りであり、スイッチ制御部１４０は制御信号ＣＮＴ３の出力を通じトランジスタ１３０のベースを駆動することでトランジスタ１３０をオン又はオフすれば良い。

電源ＩＣ１０において、帰還端子ＦＢに出力電圧Ｖｏｕｔを直接入力することも可能であり、この場合、帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔそのものとなる。帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔそのものであっても、帰還電圧Ｖｆｂが出力電圧Ｖｏｕｔに応じた帰還電圧（出力電圧Ｖｏｕｔに比例する帰還電圧）であることに変わりは無い。

電源ＩＣ１０の各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いて電源ＩＣ１０内の回路と同等の回路を構成するようにしても良い。電源ＩＣ１０内に含まれるものとして上述した幾つかの回路素子（例えばトランジスタ１１Ｈ及び１１Ｌ）は、電源ＩＣ１０外に設けられて電源ＩＣ１０に外付け接続されても良い。

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。

電源ＩＣのパワーグッド端子に注目して、本発明の実施形態を説明したが、オープンドレイン構成又はオープンコレクタ構成を有する任意の半導体装置において、本発明を広く適用することができる。本発明に係る半導体装置は、電源ＩＣ１０にて具体化された電源用半導体集積回路であって良い他、例えば、ＬＥＤドライバ、モータドライバ、メモリ、マイクロコンピュータであって良い。本発明に係る装置（例えば半導体装置）は、例えば、対象外部端子（上述の端子ＰＧに対応）を含む複数の外部端子と、対象外部端子とグランドとの間に配置された対象トランジスタ（上述のトランジスタＭ０に対応）と、監視対象の正常／異常を判別し判別結果に応じて対象トランジスタをオン又はオフする回路（上述の回路１３に対応）とを備える装置であると良い。電源ＩＣ１０における監視対象は出力電圧Ｖｏｕｔであるが、本発明において、監視対象は、電圧、電流、温度、信号、データなど、任意である。

＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。

本発明の一側面に係る半導体装置（以下、半導体装置Ｗと称する）は、対象外部端子（例えばパワーグッド端子ＰＧ）を含む複数の外部端子が設けられた半導体装置において、前記対象外部端子と所定の基準電位を有する基準導電部との間に設けられた対象トランジスタ（例えば対象トランジスタＭ０）と、Ｎチャネル型ＭＯＳＦＥＴとして構成された第１トランジスタ（例えばトランジスタＭ１）及びＰチャネル型ＭＯＳＦＥＴとして構成された第２トランジスタ（例えばトランジスタＭ２）の並列回路から成り、前記対象外部端子と所定の内部ノード（例えばＮＤ１）との間に設けられたアナログスイッチ（例えばアナログスイッチＡＳＷ１）と、前記第１トランジスタのゲート電位及び前記第２トランジスタのゲート電位を制御することにより前記アナログスイッチをオン又はオフするスイッチドライバと、を備え、前記第１トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第１トランジスタのゲート電位に応じて前記第１トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、前記第２トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第２トランジスタのゲート電位に応じて前記第２トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、前記第１トランジスタの第１電極及び前記第２トランジスタの第１電極が前記対象外部端子に共通接続され、前記第１トランジスタの第２電極及び前記第２トランジスタの第２電極が前記内部ノードに共通接続され、前記第１トランジスタのバックゲートは前記内部ノードに接続されて前記第１トランジスタのバックゲート及び第１電極間に第１寄生ダイオード（例えばダイオードＤ１）が形成され、前記第２トランジスタのバックゲートは前記対象外部端子に接続されて前記第２トランジスタのバックゲート及び第２電極間に第２寄生ダイオード（例えばダイオードＤ２）が形成され、前記スイッチドライバは、前記第２トランジスタの第１電極及びゲート間に設けられた抵抗（例えば抵抗１２１）と、前記第２トランジスタのゲートと前記基準導電部との間に設けられたスイッチング素子（例えばトランジスタ１２２）を有し、前記スイッチング素子をオン又はオフすることで、前記第２トランジスタのゲート電位を制御する。

本発明において、対象トランジスタはオープンドレイン構成又はオープンコレクタ構成のトランジスタであれば任意であり、対象外部端子は当該対象トランジスタに接続される外部端子であれば任意である。

具体的には例えば、前記半導体装置Ｗにおいて、前記スイッチドライバは、前記第１トランジスタのゲート電位を制御する第１スイッチドライバ（例えばＮ側ドライバ１１０）と、前記第２トランジスタのゲート電位を制御する第２スイッチドライバ（例えばＰ側ドライバ１２０）と、を備え、前記スイッチング素子はＮチャネル型ＭＯＳＦＥＴ又はＮＰＮバイポーラトランジスタから成り、前記スイッチング素子のドレイン又はコレクタは前記第２トランジスタのゲートに接続され、前記スイッチング素子のソース又はエミッタは前記基準導電部に接続され、前記第１スイッチドライバは、前記第１トランジスタのゲートと前記基準導電部との間に設けられた第１プルダウン抵抗（例えばプルダウン抵抗１１１）と、前記第１トランジスタのゲートに接続され、正の電源電圧（例えば電源電圧Ｖｄｄ）に基づき前記第１トランジスタのゲート電位を制御する第１駆動回路（例えばインバータ回路１１２）と、を備え、前記第２スイッチドライバは、前記抵抗（例えば抵抗１２１）及び前記スイッチング素子（例えばトランジスタ１２２）を備えるとともに、前記スイッチング素子のゲート又はベースと前記基準導電部との間に設けられた第２プルダウン抵抗（例えばプルダウン１２３）と、前記スイッチング素子のゲート又はベースに接続され、前記電源電圧に基づき前記スイッチング素子をオン又はオフする第２駆動回路（例えばインバータ回路１２４）と、を備える。

本発明において、第１駆動回路は第１トランジスタのゲート電位を制御できる回路であれ任意であり、インバータ回路であっても良いし、インバータ回路に分類されない電圧又は電流の出力回路であっても良い。同様に、本発明において、第２駆動回路は前記スイッチング素子をオン又はオフできる回路であれ任意であり、インバータ回路であっても良いし、インバータ回路に分類されない電圧又は電流の出力回路であっても良い。

当該半導体装置Ｗは、入力電圧から出力電圧を生成する電源装置を構成するための電源用半導体集積回路であって良く、この場合、当該半導体装置Ｗは、前記出力電圧に応じて前記対象トランジスタをオン又はオフする出力電圧監視回路（例えばパワーグッド回路１３）を更に備えていると良い。

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

１ 電源装置
２ 電源管理装置
１０ 電源ＩＣ
１１ 出力段回路
１２ スイッチング制御回路
１３ パワーグッド回路
１４ 動作モード設定部
１５ テスト用回路
Ｍ０ 対象トランジスタ
ＰＧ パワーグッド端子
Ｒ３ プルアップ抵抗
ＷＲｐｇ 配線
ＡＳＷ１、ＡＳＷ２ アナログスイッチ
１１０ Ｎ側ドライバ
１２０ Ｐ側ドライバ

Claims (10)

1. 対象外部端子を含む複数の外部端子が設けられた半導体装置において、
   前記対象外部端子と所定の基準電位を有する基準導電部との間に設けられた対象トランジスタと、
   Ｎチャネル型ＭＯＳＦＥＴとして構成された第１トランジスタ及びＰチャネル型ＭＯＳＦＥＴとして構成された第２トランジスタの並列回路から成り、前記対象外部端子と所定の内部ノードとの間に設けられたアナログスイッチと、
   前記第１トランジスタのゲート電位及び前記第２トランジスタのゲート電位を制御することにより前記アナログスイッチをオン又はオフするスイッチドライバと、を備え、
   前記第１トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第１トランジスタのゲート電位に応じて前記第１トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、
   前記第２トランジスタは、第１電極と、第２電極と、第３電極であるゲートと、第４電極であるバックゲートとを有し、前記第２トランジスタのゲート電位に応じて前記第２トランジスタの第１電極及び第２電極間が導通又は非導通に制御され、
   前記第１トランジスタの第１電極及び前記第２トランジスタの第１電極が前記対象外部端子に共通接続され、前記第１トランジスタの第２電極及び前記第２トランジスタの第２電極が前記内部ノードに共通接続され、
   前記第１トランジスタのバックゲートは前記内部ノードに接続されて前記第１トランジスタのバックゲート及び第１電極間に第１寄生ダイオードが形成され、前記第２トランジスタのバックゲートは前記対象外部端子に接続されて前記第２トランジスタのバックゲート及び第２電極間に第２寄生ダイオードが形成され、
   前記スイッチドライバは、前記第２トランジスタの第１電極及びゲート間に設けられた抵抗と、前記第２トランジスタのゲートと前記基準導電部との間に設けられたスイッチング素子を有し、前記スイッチング素子をオン又はオフすることで、前記第２トランジスタのゲート電位を制御する
   ことを特徴とする半導体装置。
2. 前記スイッチドライバは、前記第１トランジスタのゲート電位を制御する第１スイッチドライバと、前記第２トランジスタのゲート電位を制御する第２スイッチドライバと、を備え、
   前記スイッチング素子はＮチャネル型ＭＯＳＦＥＴ又はＮＰＮバイポーラトランジスタから成り、前記スイッチング素子のドレイン又はコレクタは前記第２トランジスタのゲートに接続され、前記スイッチング素子のソース又はエミッタは前記基準導電部に接続され、
   前記第１スイッチドライバは、前記第１トランジスタのゲートと前記基準導電部との間に設けられた第１プルダウン抵抗と、前記第１トランジスタのゲートに接続され、正の電源電圧に基づき前記第１トランジスタのゲート電位を制御する第１駆動回路と、を備え、
   前記第２スイッチドライバは、前記抵抗及び前記スイッチング素子を備えるととともに、前記スイッチング素子のゲート又はベースと前記基準導電部との間に設けられた第２プルダウン抵抗と、前記スイッチング素子のゲート又はベースに接続され、前記電源電圧に基づき前記スイッチング素子をオン又はオフする第２駆動回路と、を備える
   ことを特徴とする請求項１に記載の半導体装置。
3. 当該半導体装置は、入力電圧から出力電圧を生成する電源装置を構成するための電源用半導体集積回路であって、
   当該半導体装置は、前記出力電圧に応じて前記対象トランジスタをオン又はオフする出力電圧監視回路を更に備える
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記スイッチドライバを用いて前記アナログスイッチをオン又はオフに制御するスイッチ制御部と、
   当該半導体装置の動作モードを第１モード又は第２モードに設定する動作モード設定部と、を更に備え、
   前記スイッチ制御部は、前記動作モードが前記第１モードに設定されているときには前記アナログスイッチをオフとし、前記動作モードが前記第２モードに設定されているときには前記アナログスイッチをオンとし、
   前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されているときには前記出力電圧に応じて前記対象トランジスタをオン又はオフし、前記動作モードが前記第２モードに設定されているときには前記出力電圧に依らず前記対象トランジスタをオフに固定する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されている場合において、前記出力電圧に応じた帰還電圧と設定電圧との高低関係に基づき、前記対象トランジスタをオン又はオフとする
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記アナログスイッチとしての第１アナログスイッチに加えて、前記内部ノードである第１内部ノードと所定の第２内部ノードとの間に第２アナログスイッチを更に設け、
   前記第１内部ノードと前記基準導電部との間に他のスイッチング素子を設けた
   ことを特徴とする請求項１又は２に記載の半導体装置。
7. 当該半導体装置は、入力電圧から出力電圧を生成する電源装置を構成するための電源用半導体集積回路であって、
   当該半導体装置は、前記出力電圧に応じて前記対象トランジスタをオン又はオフする出力電圧監視回路を更に備える
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記スイッチドライバを用いて前記アナログスイッチをオン又はオフに制御するスイッチ制御部と、
   当該半導体装置の動作モードを第１モード又は第２モードに設定する動作モード設定部と、を更に備え、
   前記スイッチ制御部は、前記第２アナログスイッチ及び前記他のスイッチング素子のオン、オフの制御も行い、
   前記スイッチ制御部は、前記動作モードが前記第１モードに設定されているときには前記第１アナログスイッチ及び前記第２アナログスイッチをオフするとともに前記他のスイッチング素子をオンとし、前記動作モードが前記第２モードに設定されているときには前記第１アナログスイッチ及び前記第２アナログスイッチをオンするとともに前記他のスイッチング素子をオフとし、
   前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されているときには前記出力電圧に応じて前記対象トランジスタをオン又はオフし、前記動作モードが前記第２モードに設定されているときには前記出力電圧に依らず前記対象トランジスタをオフに固定する
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記出力電圧監視回路は、前記動作モードが前記第１モードに設定されている場合において、前記出力電圧に応じた帰還電圧と設定電圧との高低関係に基づき、前記対象トランジスタをオン又はオフとする
   ことを特徴とする請求項８に記載の半導体装置。
10. 請求項３～５及び７～９の何れかに記載の半導体装置を電源用半導体集積回路として有して入力電圧から出力電圧を生成する電源装置と、
    前記半導体装置における前記対象外部端子に接続された対象配線と、
    前記対象配線と所定の正の電圧の印加端との間に接続されたプルアップ抵抗と、
    前記対象配線における電圧を監視する電源管理装置と、を備えた
    ことを特徴とする電源システム。

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