CN108292517B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108292517B
CN108292517B CN201780004306.6A CN201780004306A CN108292517B CN 108292517 B CN108292517 B CN 108292517B CN 201780004306 A CN201780004306 A CN 201780004306A CN 108292517 B CN108292517 B CN 108292517B
Authority
CN
China
Prior art keywords
signal
voltage
switch
control circuit
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780004306.6A
Other languages
English (en)
Other versions
CN108292517A (zh
Inventor
赤羽正志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN108292517A publication Critical patent/CN108292517A/zh
Application granted granted Critical
Publication of CN108292517B publication Critical patent/CN108292517B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5002—Characteristic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Read Only Memory (AREA)

Abstract

本发明抑制电路规模的增大。半导体装置(1)具备控制电路(1a、1b)和存储器(1c)。另外，在半导体装置(1)连接有外部元件(2)。控制电路(1a)包括监测部(1a‑1)和调节器(1a‑2)。监测部(1a‑1)接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测电压信号的电平并输出监测结果。调节器(1a‑2)生成内部电压。存储器(1c)接收内部电压，在用于进行电气特性值的调整的修正中使用。控制电路(1b)接收内部电压，基于监测结果，由脉冲信号再生时钟和数据，使用时钟和数据对存储器(1c)进行修正。

Description

半导体装置
技术领域
本技术涉及半导体装置。
背景技术
近年来，正在进行内置有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等功率半导体元件和对功率半导体元件进行驱动的驱动电路的被称作IPM(Intelligent Power Module：智能功率模块)的半导体装置的开发。IPM被广泛用于例如产业用装置、家电等。
为了实现IPM的高性能化和高可靠性，进行检查品质/性能等的试验。此时，以从试验设备向IPM的驱动电路发送指令，用试验设备接收从驱动电路返回的应答的方式在驱动电路与试验设备之间进行双向通信。
IPM的驱动电路在内部具有存储器，在存储器存储有从试验设备发送的设定数据等。另外，通过试验设备，进行对存储于存储器的设定数据进行改写而校正设定值的修正。由此，可以进行IGBT的电气特性值的调整，例如可以进行电流特性、温度特性的调整。
作为现有的修正技术，例如提出了逐步改变修正数据而测定传感器输出，确定并存储将传感器输出设为所希望值的修正数据，利用所存储的修正数据来调整传感器输出的技术(专利文献1)。
另外，作为现有的单线式的双向通信技术，例如提出了第一设备重复第一电平和中间电平而向第二设备发送时钟，第二设备向第一设备发送在时钟的中间电平的期间是否输出第二电平的信息的技术(专利文献2)。另外，还提出了从兼作输入和输出的共用端子向存储器供给写入电压的技术(专利文献3)。
现有技术文献
专利文献
专利文献1：日本特开2002-310735号公报
专利文献2：日本特开2012-169746号公报
专利文献3：日本特开平2-122497号公报
发明内容
技术问题
在实施如上所述的修正的情况下，为了从试验设备向搭载于半导体芯片的存储器进行数据的写入/读取，以往是在半导体芯片上设置有专用的外部端子。
但是，为了安装专用的外部端子，需要重新设置外部端子用的焊盘来进行引线键合，因此存在半导体芯片的尺寸增加，制造成本也增加的问题。
本发明是鉴于这种情况而完成的，目的在于提供减少专用的外部端子的根数，或者不利用外部端子就能够进行与外部设备之间的通信，抑制电路规模增大的半导体装置。
技术方案
为了解决上述课题，提供一种半导体装置。半导体装置具备第一控制电路、第二控制电路和存储器。第一控制电路包括：接收将具有多个不同的电压电平的脉冲信号重叠于电源电压的电压信号，监测电压信号的电平并输出监测结果的监测部；和生成内部电压的调节器。存储器接收内部电压，在用于进行电气特性值的调整的修正中使用。第二控制电路接收内部电压，基于监测结果，从脉冲信号再生时钟和数据，使用时钟和数据进行修正。
发明效果
能够抑制电路规模的增大。
本发明的上述和其他目的、特征和优点通过表示作为本发明的例子而优选的实施方式的所附的附图和相关的以下的说明会变得清楚。
附图说明
图1是表示半导体装置的构成例的图。
图2是表示IPM的构成例的图。
图3是表示设置有修正用的外部端子的栅极驱动装置的构成例的图。
图4是表示本发明的栅极驱动装置的构成例的图。
图5是表示第一开关的构成和功能的一个例子的图。
图6是表示第二开关的构成和功能的一个例子的图。
图7是表示第三开关的构成和功能的一个例子的图。
图8是表示时钟/数据生成电路的构成例的图。
图9是表示信号OW/EV的振幅调制和时钟/数据的再生的图。
图10是表示时钟/数据生成电路的另一个构成例的图。
图11是表示3比特指令寄存器的功能例的图。
图12是表示状态迁移的图。
图13是表示EPROM的截面结构的图。
图14是表示通常动作时的动作波形的图。
图15是表示修正控制时的动作波形的图。
图16是表示向EPROM的写入动作波形的图。
图17是表示从EPROM的读取动作波形的图。
图18是表示利用设定于EPROM的数据进行通常动作而进行调整的情况下的波形的图。
图19是表示动作模式、开关和信号的关系的一览的图。
图20是表示设置2个UVLO阈值而将动作区域分割时的电压电平的图。
图21是用于说明在通常动作时电源被切断时的行为的图。
符号说明
1：半导体装置
1a：控制电路(第一控制电路)
1a-1：监测部
1a-2：调节器
1b：控制电路(第二控制电路)
1c：存储器
2：外部元件
10、10a：栅极驱动装置
11：EPROM
12、12a、13：控制电路
12-1、12a-1：调节器
12-2、12a-2：UVLO(Under Voltage Lock Out：欠压锁定)部
12-3、12a-3：检测电平设定部
20：IGBT元件
30：上位控制部
100：IPM
130：模式设定电路
200：测试仪
comp1、comp2：比较器
具体实施方式
以下，参照附图对实施方式进行说明。图1是表示半导体装置的构成例的图。半导体装置1具备控制电路1a(第一控制电路)、控制电路1b(第二控制电路)和存储器1c。另外，在半导体装置1连接有外部元件2(例如IGBT元件)。
控制电路1a包括监测部1a-1和调节器1a-2。监测部1a-1接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测电压信号的电平并输出监测结果。调节器1a-2生成内部电压。
存储器1c从调节器1a-2接收内部电压，在用于电气特性值的调整的修正中使用。存储器1c例如相当于EPROM(Erasable Programmable Read Only Memory：可擦除可编程只读存储器)。
控制电路1b从调节器1a-2接收内部电压，基于监测结果，从脉冲信号再生时钟和数据，使用时钟和数据对存储器1c进行修正。
应予说明，监测部1a-1具有阈值，将电压信号的电平超过阈值的情况识别为处于外部元件2的驱动控制区域。另外，将电压信号的电平在调节器1a-2的启动电压～阈值的范围内的情况识别为处于针对存储器1c的修正的控制区域。
因此，在电压信号的电平超过阈值的情况下(超过阈值，不超过半导体装置1的推荐动作电压的情况下)，通过控制电路1a进行外部元件2的驱动控制。另外，在电压信号的电平(脉冲信号的电平)在调节器1a-2的启动电压～阈值的范围内的情况下，通过控制电路1b进行针对存储器1c的修正。
这样，成为如下构成：从将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号再生时钟和数据，根据电压信号的电平，进行外部元件2的驱动控制，或进行对存储器1c的修正控制的划分。
由此，由于可以不设置用于对存储器1c进行修正的外部端子(例如时钟端子和/或数据端子等)，所以能够抑制电路规模的增大。
接下来，对能够适用半导体装置1的IPM的简要构成进行说明。图2是表示IPM的构成例的图。IPM 100具备栅极驱动装置10-1、IGBT元件20和电容器C1、C2，上位控制部30与栅极驱动装置10-1连接。应予说明，可以采用IPM 100中包含上位控制部30的构成。
栅极驱动装置10-1基于来自上位控制部30的指示，进行IGBT元件20的驱动控制。上位控制部30例如为微电脑等处理器。
在向栅极驱动装置10-1供给的电源电压VCC与地电位(以下，记为GND)之间插入有旁路电容器C1。另外，栅极驱动装置10-1生成5V的内部电压(内部电压REG 5)，在栅极驱动装置10-1的外部，在内部电压REG 5与GND之间插入有旁路电容器C2。
IGBT元件20包括主晶体管Tr1、感测晶体管Tr2和二极管D1。主晶体管Tr1是用于驱动未图示的负载的晶体管。
感测晶体管Tr2是用于检测流过主晶体管Tr1的电流的电流检测用晶体管。二极管D1是用于检测主晶体管Tr1的动作温度的温度检测用二极管。
从栅极驱动装置10-1输出的栅极驱动信号OUT输入到主晶体管Tr1的栅极和感测晶体管Tr2的栅极。
主晶体管Tr1的集电极将高侧电源HV与感测晶体管Tr2的集电极连接，从感测晶体管Tr2的发射极输出的电流检测信号OC输入到栅极驱动装置10-1。
二极管D1的阴极与主晶体管Tr1的发射极和GND连接。由于二极管D1通过栅极驱动装置10-1被上拉，所以在二极管D1的阳极生成温度检测信号OH(随着温度而变化的二极管D1的正向电压)。
应予说明，主晶体管Tr1是驱动负载的功率晶体管，因此流通大的电流。因此，如果将上位控制部30与栅极驱动装置10-1直接连接，则因为在主晶体管Tr1中流通的电流而产生的噪声，可能导致上位控制部30误动作或破坏。
因此，使用光电耦合器和/或脉冲变压器等绝缘元件将上位控制部30与栅极驱动装置10-1之间隔离化地连接，以使得噪声不传递到上位控制部30。
在此，对过电流检测和过热检测进行说明。基于从上位控制部30发送的控制信号IN，栅极驱动装置10-1输出用于将IGBT元件20内的主晶体管Tr1导通/截止的栅极驱动信号OUT。
如果主晶体管Tr1导通，则在主晶体管Tr1中流通电流。此时，与在主晶体管Tr1中流通的电流成比例的电流也流到感测晶体管Tr2。
例如，如果将在主晶体管Tr1中流通的电流设为100，则以使流到感测晶体管Tr2的电流为1的方式设定电流比。流到感测晶体管Tr2的电流作为电流检测信号OC被输入到栅极驱动装置10-1，通过栅极驱动装置10-1进行过电流检测。
具体而言，栅极驱动装置10-1在内部具备检测电阻，电流检测信号OC通过检测电阻变换为电压。然后，通过比较变换后的电压与参考电压来进行主晶体管Tr1的过电流检测。
另一方面，对于过热检测，二极管D1具有温度特性，二极管D1的阳极电压(温度检测信号OH)随着温度变化而变化。通过栅极驱动装置10-1对该电压进行检测，从而进行主晶体管Tr1的温度变化的过热检测。
如果进行这样的过电流检测和过热检测，对栅极驱动装置10-1的任何异常进行检测，则栅极驱动装置10-1向上位控制部30发送报警信号AL。
接着，对在栅极驱动装置设置外部端子而进行修正的情况下的构成和其课题进行说明。
图3是表示设置有修正用的外部端子的栅极驱动装置的构成例的图。栅极驱动装置10a具备EPROM 11和控制电路12a。
控制电路12a包括调节器12a-1、UVLO(Under Voltage Lock Out：欠压锁定)部12a-2和检测电平设定部12a-3。
在栅极驱动装置10a连接有测试仪(试验设备)200，该测试仪(试验设备)200可以模拟图2所示的上位控制部30，还可以进行修正而用于进行设定数据的调整。应予说明，省略IGBT元件20的图示。
另一方面，在栅极驱动装置10a，介由测试仪200设置有用于控制修正用的EPROM11的专用的外部端子。作为外部端子，在图3的例子中，设置有端子EV、端子CG、数据端子D、使能端子E和时钟端子CLK。
针对由浮置MOS(Metal-Oxide-Semiconductor：金属氧化物半导体)阵列构成的EPROM 11，端子EV和端子CG是在修正时写入数据时使用的电压施加用端子。在进行数据写入时，测试仪200将比电源电压VCC高的电压施加到端子EV，此外，将用于驱动浮栅的电压施加到端子CG。
数据端子D是进行从测试仪200向EPROM 11的写入数据的输入，或者进行从EPROM11向测试仪200的读取数据的输出的多功能端子。使能端子E是接受从测试仪200发送的使能信号，用于启用EPROM 11的端子。时钟端子CLK是用于从测试仪200向EPROM 11供给时钟信号的端子。
在此，EPROM 11是在进行上述的过电流检测、过热检测时的用于提高检测电平的精度的修正中使用的存储器。另外，从EPROM 11向控制电路12a输出修正数据trim。修正数据trim是指示过电流检测和过热检测的检测电平的变更的n比特的控制数据。
调节器12a-1产生内部电压REG 5(例如5V)，向EPROM 11供给。UVLO部12a-2监测供给到栅极驱动装置10a的电源电压VCC的电平。
检测电平设定部12a-3生成用于进行IGBT元件20的驱动控制的信号。另外，检测电平设定部12a-3如果识别从EPROM 11输出的修正数据trim，则调整进行过电流检测和过热检测的修正时的检测电平而将其设定为适当的值。
例如，在过电流检测的修正时，基于修正数据trim的设定值，进行将过电流检测电平的阈值错开调整的动作，以能够针对流到主晶体管Tr1的某一电流，准确地检测是否处于过电流状态。
另外，在过热检测的修正时，基于修正数据trim的设定值，进行将过热检测电平的阈值错开调整的动作，以能够针对主晶体管Tr1的动作温度，准确地检测是否处于过热状态。
此外，检测电平设定部12a-3输出表示IGBT元件20是否处于过电流或过热的状态的信号，该信号作为报警信号AL，从栅极驱动装置10a向测试仪200输出。
应予说明，在测试仪200中设定为：在监测从栅极驱动装置10a输出的报警信号AL的同时，利用上述的外部端子访问EPROM 11来执行修正，使检测电平最终进入到目标范围内。
对图3的构成的课题进行说明。如上所述，在如图3所示的栅极驱动装置10a中，为了控制修正中使用的EPROM 11，需要准备专用的外部端子(在图3的例子中，准备5根专用外部端子)。但是，为了与外部端子连接，设置与外部端子的根数相对应的焊盘并进行引线键合，因此半导体芯片的尺寸会增加，制造成本也增大。
另外，由于IGBT元件通常为多个，所以IPM与IGBT元件相对应地也设置有多个栅极驱动装置。因此，如果对每个栅极驱动装置设置多个外部端子，则电路规模会显著增大。
此外，在需要采用如图3所示的外部端子的构成中，因安装等关系而可能导致无法设置足够根数的外部端子，在这样的情况下，难以进行修正。
另一方面，在上述的专利文献3中，从兼作输入和输出的共用端子向存储器供给写入电压。但是，对于如何将共用端子切换为写入电压输入端子与通常的输入输出端子，并未进行公开。另外，对于如何利用输入输出电路处理写入电压也没有进行任何公开，实际上是否能够利用1个端子兼顾写入功能和输出功能是不明确的。
本发明的技术是鉴于这样的情况而完成的，提供减少专用的外部端子的根数，或者不使用外部端子，能够进行与测试仪等外部设备的通信，抑制电路规模增大的半导体装置。
接下来，之后对应用了本发明的技术的栅极驱动装置的构成和动作进行详细说明。
图4是表示本发明的栅极驱动装置的构成例的图。本发明的栅极驱动装置10具备EPROM 11、控制电路12、控制电路13和开关SW1(第一开关)和开关SW2(第二开关)，采用不需要用于修正的专用的外部端子的构成。应予说明，省略IGBT元件20的图示。
控制电路12包括调节器12-1、UVLO部12-2、检测电平设定部12-3和开关SW3(第三开关)。控制电路12与图1的控制电路1a相对应。
调节器12-1和UVLO部12-2分别与图1的调节器1a-2和监测部1a-1相对应。另外，检测电平设定部12-3与图3所示的检测电平设定部12a-3具有同样的功能。
控制电路13与图1的控制电路1b相对应，对EPROM 11进行修正所需要的控制。
开关SW1基于从UVLO部12-2输出的信号UV的电平进行开关，对信号OW/EV的电平进行切换而向控制电路13输出。
开关SW2基于控制电路13的输出信号EPOE的电平，进行从控制电路12输出的报警数据ALD与从控制电路13输出的存储数据EPD之间的切换，将任一个数据作为报警信号AL而输出。
开关SW3基于从控制电路13输出的信号CGE，将端子OUT/CG切换为输出端子或输入端子。
另一方面，在栅极驱动装置10的外部设置有开关SW4(第四开关)。开关SW4的一端与施加有与图1所示的电压信号相当的信号VCC/OW/EV的导线L1连接，开关SW4的另一端与电容器C1的一端连接，电容器C1的另一端连接到GND。开关SW4基于来自测试仪200的信号C1CTL(外部指示)进行开关(详细情况在后文叙述)。
接下来，对开关SW1～SW3的构成和开关功能进行说明。图5是表示第一开关的构成和功能的一个例子的图。开关SW1以选择器sw1-1作为主电路。
选择器sw1-1输入从UVLO部12-2输出的信号UV(监测结果)，根据信号UV的电平，输出电源电压VCC或GND，对信号OW/EV(开关信号)的输出电平进行切换。
应予说明，UVLO部12-2如上所述，监测电源电压VCC的电平。具体而言，UVLO部12-2对电源电压VCC与UVLO部12-2所具有的阈值(UVLO阈值)进行比较，利用信号UV输出比较结果。
在此，将通常动作时(通过栅极驱动装置10进行的IGBT元件20的栅极驱动动作时)的电源电压VCC的电平(用于驱动IGBT元件20的电压电平)设为15V。另外，将用于使调节器12-1启动而输出内部电压REG 5的5V的调节器启动电压设为6V。此外，将UVLO阈值设为13V。
此时，UVLO部12-2在电源电压VCC为13V以上时，判断为通过栅极驱动装置10对IGBT元件20进行栅极驱动动作，使信号UV输出为0电平(第一监测结果的输出)。
另外，UVLO部12-2在电源电压VCC为6V～13V之间时，判断为该栅极驱动动作停止，使信号UV输出为1电平(第二监测结果的输出)。应予说明，6V～13V是虽然栅极驱动装置10使栅极驱动停止，但是能够对EPROM11执行修正的电压范围。
开关SW1在信号UV的电平为0电平的情况下(进行栅极驱动动作时)，输出GND作为信号OW/EV。从开关SW1输出的GND成为使修正停止的停止信号。
另外，开关SW1在信号UV的电平为1电平的情况下(栅极驱动动作停止且对EPROM11进行修正动作的情况下)，输出电源电压VCC(＝6V～13V)作为信号OW/EV。应予说明，此时的电源电压VCC相当于图1所示的脉冲信号。
图6是表示第二开关的构成和功能的一个例子的图。开关SW2由选择器sw2-1和缓冲器sw2-2构成。向选择器sw2-1输入从控制电路12输出的报警数据ALD和从控制电路13输出的存储数据EPD。此外，向选择器sw2-1输入从控制电路13输出的信号EPOE。
应予说明，报警数据ALD例如是通过控制电路12内的检测电平设定部12-3识别到且表示IGBT元件20是否处于过电流或过热的状态的信号。
另外，存储数据EPD是在修正时从EPROM 11读取的读取数据，来自EPROM 11的读取数据介由控制电路13输出为存储数据EPD。
选择器sw2-1将信号EPOE作为选择信号，根据信号EPOE的电平切换报警数据ALD或存储数据EPD的输出。另外，来自选择器sw2-1的输出信号介由缓冲器sw2-2，作为报警信号AL而输出。
在此，控制电路13接收从开关SW1输出的信号OW/EV而识别信号OW/EV为GND的情况下，即，电源电压VCC的电平为13V以上的情况下，将信号EPOE设为0电平(低电平)(第一选择信号)。
开关SW2在信号EPOE为0电平时，选择报警数据ALD，输出从控制电路12输出的报警数据ALD作为报警信号AL。即，在电源电压VCC为13V以上的通常动作时，报警数据ALD作为报警信号AL而输出。
另外，控制电路13接收从开关SW1输出的信号OW/EV而识别信号OW/EV为6V～13V之间的电源电压VCC的情况下，使信号EPOE为1电平(高电平)(第二选择信号)。
开关SW2在信号EPOE为1电平时，选择存储数据EPD，输出从控制电路13输出的存储数据EPD作为报警信号AL。即，在电源电压VCC为6V～13V范围内的修正时电压的情况下，从EPROM 11读取的存储数据EPD作为报警信号AL而输出。
这样，在电源电压VCC的电平为13V以上的情况下(栅极驱动时)，从单一的端子输出报警数据ALD作为报警信号AL。另外，在电源电压VCC为6V～13V的范围内的情况下(修正时)，从相同的端子输出存储数据EPD作为报警信号AL。
图7是表示第三开关的构成和功能的一个例子的图。开关SW3具备逻辑元件sw3-1、sw3-2、电平变换部sw3-3、PMOS(P-Channel Metal-Oxide Semiconductor：P沟道金属氧化物半导体)晶体管P1、NMOS(N-Channel MOS：N沟道MOS)晶体管N1、N2和二极管D2。
逻辑元件sw3-1是2输入1输出的逻辑元件，在一方的输入a1为H电平且另一方的输入a2为L电平时输出L电平，在除此以外的输入时输出H电平。逻辑元件sw3-2为2输入1输出的逻辑元件，在2个输入均为L电平时输出H电平，在除此以外的输入时输出L电平。
对于各元件的连接关系而言，向逻辑元件sw3-1的正逻辑输入端子a1和逻辑元件sw3-2的负逻辑输入端子b1输入驱动信号DRV。驱动信号DRV相当于在控制电路12内流通的栅极驱动信号。
向电平变换部sw3-3的输入端输入在控制电路13内生成的信号CGE(写入设定信号)，电平变换部sw3-3的输出端与逻辑元件sw3-1的负逻辑输入端子a2、逻辑元件sw3-2的负逻辑输入端子b2和NMOS晶体管N2的栅极连接。
逻辑元件sw3-1的输出端子与PMOS晶体管P1的栅极连接，逻辑元件sw3-2的输出端子与NMOS晶体管N1的栅极连接。
向PMOS晶体管P1的源极输入电源电压VCC，PMOS晶体管P1的漏极与二极管D2的阳极连接。二极管D2的阴极与NMOS晶体管N1的漏极、NMOS晶体管N2的漏极和端子OUT/CG连接。NMOS晶体管N2的源极与EPROM 11的端子CG连接。
在此，控制电路13在将端子OUT/CG作为输出模式(输出端子)使用时(栅极驱动装置10的通常动作时)，使信号CGE输出为0电平(GND)。
另外，控制电路13在将端子OUT/CG作为输入模式(输入端子)使用时(向修正中的EPROM 11写入数据时)，使信号CGE输出为1电平(内部电压REG 5)。
在信号CGE为0电平且为输出模式时(写入设定信号关闭时)，NMOS晶体管N2截止，端子OUT/CG成为输出端子。此时，驱动信号DRV为0(GND)或1(VCC)的值，从端子OUT/CG输出0(GND)或1(VCC)作为栅极驱动信号OUT。另外，信号CG此时为高阻抗。
另一方面，在信号CGE为1电平且为输入模式时(写入设定信号导通时)，PMOS晶体管P1截止，NMOS晶体管N1截止，NMOS晶体管N2导通，端子OUT/CG成为输入端子。驱动信号DRV的值不恒定，从测试仪200向端子OUT/CG输入18V的电压。此时，信号CG成为18V，并被施加到EPROM11的端子CG。
应予说明，设置于开关SW3的二极管D2用于阻止施加于端子OUT/CG的电压与电源电压VCC之间的短路。
即，如果端子OUT/CG的电压高于电源电压VCC，则介由PMOS晶体管P1的寄生二极管，施加于端子OUT/CG的电压与电源电压VCC之间会发生短路，因此设置二极管D2而进行防短路。
另外，虽然从控制电路13输出的信号CGE的1电平为内部电压REG 5的5V，但是开关SW3的构成元件以比内部电压REG 5高的电源电压VCC进行动作。因此，设置电平变换部sw3-3使信号CGE的电压电平上升到电源电压VCC。
接下来，对时钟和数据的生成电路的构成进行说明。图8是表示时钟/数据生成电路的构成例的图。时钟/数据生成电路13a被包括在控制电路13内。时钟/数据生成电路13a具备比较器comp1、comp2、基准电源ref1、ref2和模式设定电路130。时钟/数据生成电路13a根据1个信号OW/EV生成用于控制EPROM 11的时钟和数据。
此时，将与信号OW/EV重叠的时钟和数据再生，此外，根据时钟和数据生成用于设定EPROM 11的模式的模式设定控制信号CTL。
向比较器comp1的正侧输入端(+)和比较器comp2的正侧输入端(+)输入信号OW/EV。比较器comp1的负侧输入端(-)与基准电源ref1的一端连接，基准电源ref1的另一端连接到GND。比较器comp2的负侧输入端(-)与基准电源ref2的一端连接，基准电源ref2的另一端连接到GND。
从比较器comp1的输出端输出时钟，从比较器comp2的输出端输出数据，将时钟和数据输入到模式设定电路130。模式设定电路130基于所输入的时钟和数据，生成m比特的模式设定控制信号CTL，将其输入到EPROM 11的端子CTL[m：1](模式设定控制信号CTL也包括EPROM 11的使能信号)。
图9是表示信号OW/EV的振幅调制和时钟/数据的再生的图。从测试仪200发送的信号VCC/OW/EV中的修正所使用的信号OW/EV是通过振幅调制使能够识别时钟和数据的3电平(低/中/高)的电压与电源电压VCC重叠而成的信号。
由于修正的动作范围(EPROM 11的动作区域)在6V(调节器启动电压)～13V(UVLO阈值)之间，所以信号OW/EV也在6V～13V之间变化。
与信号OW/EV重叠的时钟的H电平在6V～7.5V之间变化。因此，在用图8所示的时钟/数据生成电路13a再生时钟的情况下，如果将基准电源ref1产生的参考电压记为Vthclk，则将参考电压Vthclk设定在6V＜Vthclk＜7.5V的范围。
并且，时钟/数据生成电路13a的比较器comp1基于信号OW/EV与基准电源ref1产生的参考电压Vthclk的比较结果，再生并输出时钟。
另外，与信号OW/EV重叠的数据的H电平在9.5V～13V之间变化。因此，在用图8所示的时钟/数据生成电路13a再生数据的情况下，如果将基准电源ref2产生的参考电压记为参考电压Vthdh，则参考电压Vthdh设定在9.5V＜Vthdh＜13V的范围。
并且，时钟/数据生成电路13a的比较器comp2基于信号OW/EV与基准电源ref2产生的参考电压Vthdh的比较结果，将数据再生并输出。
应予说明，0V～6V(调节器启动电压)的范围是调节器的动作区域，13V(UVLO阈值)～15V(推荐动作电压)的范围是通过栅极驱动装置10进行栅极驱动的动作区域。
图10是表示时钟/数据生成电路的另一构成例的图。图8所示的时钟/数据生成电路13a构成为共用信号OW/EV的输入电平，针对每个时钟和数据设置不同的基准电源而进行电平比较。
对此，在图10所示的构成例中，通过电阻分割的方式将信号OW/EV的输入电平变换为时钟与数据这2个电平，通过共用的基准电源进行电平比较。
时钟/数据生成电路13a-1具备电阻R1～R3、比较器comp1、comp2和基准电源ref0。
向电阻R1的一端输入信号OW/EV，电阻R1的另一端与比较器comp1的正侧输入端子(+)和电阻R2的一端连接。电阻R2的另一端与比较器comp2的正侧输入端子(+)和电阻R3的一端连接，电阻R3的另一端连接到GND。
比较器comp1的负侧输入端(-)与比较器comp2的负侧输入端(-)和基准电源ref0的一端连接，基准电源ref0的另一端连接到GND。
从比较器comp1的输出端输出时钟，从比较器comp2的输出端输出数据，将时钟和数据输入到模式设定电路130。通过这样的构成，也能够与图8同样地再生时钟和数据。
接下来，对模式设定电路130中进行的模式设定进行说明。模式设定电路130包括3比特指令寄存器(模式设定寄存器)，3比特指令寄存器以规定时钟数进行从测试仪200发送的3比特的指令的解析而进行模式设定。
图11是表示3比特指令寄存器的功能例的图。表格T1表示3比特指令寄存器值的功能。应予说明，No.2、No.6、No.7是空的。
在No.1的情况下，名称为“输出”，如果从测试仪200发送“000”的指令，则模式设定电路130输出串行数据。
在No.3的情况下，名称为“参照”，如果从测试仪200发送“010”的指令，则模式设定电路130将EPROM 11的内容设置到作为辅助存储器的移位寄存器(S.R.)。移位寄存器(S.R.)被包含在模式设定电路130内。
在No.4的情况下，名称为“调整”，如果从测试仪200发送“011”的指令，则模式设定电路130输出移位寄存器(S.R.)与EPROM 11的内容的逻辑或(OR)。
在No.5的情况下，名称为“写入”，如果从测试仪200发送“100”的指令，则模式设定电路130将移位寄存器(S.R.)的内容写入到EPROM 11。
在No.8的情况下，名称为“复位”，如果从测试仪200发送“111”的指令，则模式设定电路130进行移位寄存器(S.R.)和模式设定的复位。
接下来，说明对EPROM 11进行修正时的状态迁移。图12是表示状态迁移的图。应予说明，图12所示的状态迁移图的“No.”与图11的表格T1中的“No.”相对应。
〔S20〕将模式设定电路130电源导通。
〔S21〕电源导通后，通过模式设定电路130的复位动作，模式设定电路130迁移到初始化状态(Init)。初始化状态(Init)是等待数据输入的状态。
〔S22〕模式设定电路130成为指令解析状态。指令解析状态是对从测试仪200发送的指令进行解析的状态。指令解析基于在模式设定电路130内的3比特指令寄存器中设定的值，用4个时钟进行。
〔S22a〕模式设定电路130在用4个时钟进行指令解析的情况下，将4个时钟内的3个时钟用于模式设定。
〔S22b〕模式设定电路130如果设定模式，则向执行状态迁移。
〔S22c〕执行状态成为针对所设定的模式，决定接下来向哪个状态迁移的状态。这里，模式设定电路130使用4个时钟内的1个时钟，决定接下来转移的状态。
〔S23〕在模式设定复位的情况下(表格T1的No.8的情况下)，在模式设定电路130进行复位之后，向初始化状态(Init)迁移。
〔S24〕模式设定在为表格T1的No.1、No.3、No.4、No.5中的任一个的情况下，模式设定电路130向移位状态迁移。
〔S25〕移位状态是执行3比特指令寄存器的寄存器值的No.1、No.3、No.4、No.5的动作的状态，作为辅助存储器的48比特移位寄存器以48个输入时钟进行移位动作。
在为No.1(输出)的情况下，进行48比特移位而输出串行数据。在为No.3(参照)的情况下，将EPROM 11的值写入48比特移位寄存器之后，进行48比特的移位动作。
另外，在为No.4(调整)的情况下，输出EPROM 11的值和48比特移位后的数据的逻辑或输出。
此外，在为No.5(写入)的情况下，进行向EPROM 11写入48比特移位寄存器的值。
〔S26〕如果进行48比特的移位动作，通过各个模式进行的动作结束，则模式设定电路130成为以接下来的1个时钟使模式设定初始化，用于向初始化状态(Init)转移的重新开始状态。应予说明，也可以在48比特的移位动作后与向重新开始状态的转移之间进行模拟测定。
〔S27〕测试仪200基于向端子EV、CG的电压施加，进行以规定的N时钟向EPROM 11写入数据，设定数据而结束修正。
〔S28〕模式设定电路130电源关闭。
接下来，对EPROM 11的结构进行说明。图13是表示EPROM的截面结构的图。在EPROM11中，存储1比特的数据的场所相当于图13所示的1个场效应晶体管。
在EPROM 11的截面结构中，在P型半导体的P型基板111上的两端形成n型半导体112的源极和n型半导体113的漏极。n型半导体112的源极与GND连接，从端子EV向n型半导体113的漏极施加例如9.5V的电压。
另外，在P型基板111上配置有浮栅114。在浮栅114没有布线，与集成电路内的其他部件不相连，周围通过氧化层被绝缘。并且，在浮栅114上配置有控制栅极115，从端子CG向控制栅极115施加例如18V。
接着，对电源电压VCC、信号UV和内部电压REG 5的动作波形进行说明。图14是表示通常动作时的动作波形的图。在通常动作时，为了驱动IGBT元件20，通过图4所示的导线L1，向栅极驱动装置10施加15V的电源电压VCC。
由于电源电压VCC＝15V超过UVLO阈值(13V)，所以UVLO部12-2如上所述，将信号UV输出为0电平。另外，由于调节器12-1的启动电压为6V，所以调节器12-1输出5V的内部电压REG 5。
应予说明，由于是信号UV＝0电平，所以如上所述，开关SW1将信号OW/EV设为GND电平并向控制电路13输出，对于EPROM 11的修正控制停止。
另一方面，通常动作时，由于15V的电源电压VCC施加于栅极驱动装置10，所以测试仪200使用图4所示的信号C1CTL将开关SW4导通，将电容器C1的一端与导线L1连接。由此，电容器C1可以作为旁路电容器发挥功能，能够实现调节器12-1的输出的稳定化。
图15是表示修正控制时的动作波形的图。修正时，为了对EPROM 11进行写入/读取，通过图4所示的导线L1向栅极驱动装置10输入信号OW/EV。
另外，在修正时，电源电压VCC为6V的调节器动作阈值～13V的UVLO阈值的范围，信号OW/EV是利用测试仪200使在该电压范围内变化的时钟和数据重叠的信号。
由于信号OW/EV的电平低于UVLO阈值(13V)，所以UVLO部12-2如上所述，将信号UV作为1电平而输出。另外，由于调节器12-1的启动电压为6V，所以调节器12-1输出5V的内部电压REG 5。
应予说明，由于是信号UV＝1电平，所以如上所述，开关SW1向控制电路13输出6V～13V间的电压电平的信号OW/EV，控制电路13对EPROM 11进行修正。
另一方面，在修正时，由于栅极驱动装置10的栅极驱动功能停止，所以测试仪200使用图4所示的信号C1CTL将开关SW4关断，电容器C1的一端与导线L1未连接。
这样，在修正时，通过将电容器C1与电源端子未连接，从而能够抑制在传送导线L1中流通的脉冲信号的脉冲频率的迟延，能够使修正高速化。
接下来，对EPROM 11的修正时的动作波形进行说明。图16是表示向EPROM的写入动作波形的图。模式设定电路130进行写入的模式设定，对EPROM 11进行写入数据设定，其后，进行向EPROM 11的数据写入。
在向EPROM 11的数据写入时间段，端子OUT/CG成为输入端子，从测试仪200施加18V的电压。即，测试仪200在向EPROM 11写入数据时，从端子OUT/CG供给施加于EPROM 11的存储单元(端子CG)的电压。
此外，测试仪200通过施加有信号VCC/OW/EV的导线L1，使信号VCC/OW/EV上升到9.5V的电压并施加于栅极驱动装置10。应予说明，在进行通常动作的情况下，电源电压VCC为13V以上。因此，在对EPROM 11写入数据时，使电源电压VCC为比13V低的值(在本例中为9.5V)，并禁止通常动作。
图17是表示来自EPROM的读取动作波形的图。模式设定电路130进行读取的模式设定，向EPROM 11输入规定的时钟图案，从EPROM 11读出数据(存储数据EPD)。从EPROM 11读出的存储数据EPD作为报警信号AL从栅极驱动装置10输出。
应予说明，从EPROM 11的数据读取后，如图12的状态迁移图所示，暂时进行重新开始，向初始化状态迁移。
图18是表示以设定于EPROM的数据进行通常动作而进行调整的情况下的波形的图。表示在设定过电流检测、过热检测时的阈值之后，进行通常动作的模式而确认是否为所希望的动作来进行调整时的波形。
模式设定电路130进行写入的模式设定，将写入数据设置于移位寄存器(S.R.)。其后，测试仪200使信号VCC/OW/EV上升到通常动作时的电源电压VCC＝15V。
由此，由于栅极驱动装置10成为通常动作而使IGBT元件20驱动，所以测试仪200通过在修正时取得写入到移位寄存器(S.R.)的数据与写入到EPROM 11的数据的OR(逻辑或)，从而进行写入到EPROM 11的阈值设定值等的校正，由此边观测报警信号AL，边确认是否进行所希望的动作。
如上所说明，根据本发明，能够不设置EPROM 11的专用端子，利用栅极驱动装置10的现有的端子和信号就能够进行EPROM的修正、向EPROM的数据的写入/读取。
另外，在将栅极驱动装置10的IC安装于IPM的状态下能够进行EPROM数据的读取。此外，能够进行IPM、栅极驱动装置10的机型选择、鉴定，能够进行追溯。
应予说明，将如上所述的动作模式、开关和信号的关系的一览表示于图19。另外，栅极驱动装置10的OC、OH的功能与图2所示的电流检测信号OC和温度检测信号OH流通的端子功能没有改变。
应予说明，在EPROM 11的修正时，通常将信号C1CTL截止而未连接电容器C1，但根据条件，即使在EPROM 11的修正时，也可以采用将信号C1CTL导通而连接电容器C1的构成(然而，由于电容器C1的影响可能发生脉冲迟延)。
接下来，对设置2个UVLO阈值而将动作区域分割时的变形例进行说明。在上述中，UVLO部12-2具有1个UVLO阈值(＝13V)。由此，如图9所示，如果信号OW/EV的电平超过(大于)UVLO阈值，则成为栅极驱动的动作区域，如果信号OW/EV的电平低于UVLO阈值，则成为EPROM11的修正动作区域。
对此，在变形例的情况下，设置2个UVLO阈值而将动作区域分割进行控制(以下，将具有2个UVLO阈值的UVLO部称为UVLO部12-2a)。
图20是表示设置2个UVLO阈值而将动作区域分割时的电压电平的图。UVLO部12-2a具有13V的UVLO1阈值和11V的UVLO2阈值作为2个UVLO阈值。
此时的动作区域如图20所示，UVLO1阈值(13V)～推荐动作电压(15V)的范围为栅极驱动的动作区域。另外，UVLO2阈值(11V)～UVLO1阈值(13V)的范围为UVLO报警输出区域。此外，调节器启动电压(6V)～UVLO2阈值(11V)的范围为EPROM 11的修正区域。
在UVLO报警输出区域中，是不执行栅极驱动装置10的栅极驱动也不执行EPROM 11的修正的电压范围。如果通过UVLO部12-2a识别为电源电压VCC的电平在UVLO2阈值(11V)～UVLO1阈值(13V)的范围有规定时间，则从UVLO部12-2a输出UVLO报警。UVLO报警作为报警信号AL被发送。
这样，通过设置2个UVLO阈值，能够对电源电压VCC的振幅波动具有裕度，因此能够稳定地进行栅极驱动的动作区域和修正的动作区域的划分。
接下来，对在通常动作时电源切断情况下的动作进行说明。图21是用于说明在通常动作时电源切断情况下的动作的图。如果在通常动作时发生电源切断，则信号VCC/OW/EV的下降由于旁路电容器C1与栅极驱动装置10的消耗电流之间的关系，以恒定的dV/dt发生电压降。
因此，即使在通常动作时，信号VCC/OW/EV的电平使UVLO1阈值(13V)下降而进入EPROM 11的修正动作区域，由于没有栅极驱动装置10与测试仪200之间的数据通信所需要的脉冲施加，所以EPROM 11的修正控制不工作。因此，从栅极驱动装置10输出在通常动作时电压降低时的电压降低异常通知作为报警信号AL。
以上仅仅示出了本发明的原理。此外，本领域技术人员可以进行大量的变形、改变，本发明在上述中示出，不限于所说明的正确的构成和应用例，对应的所有变形例和等价物也视为在基于添付的权利要求和其等价物的本发明的范围。

Claims (14)

1.一种半导体装置，其特征在于，具有：
第一控制电路，其包括监测部和生成内部电压的调节器，所述监测部接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测所述电压信号的电平并输出监测结果；
存储器，其接收所述内部电压，在用于进行电气特性值的调整的修正中使用；以及
第二控制电路，其接收所述内部电压，基于所述监测结果，从所述脉冲信号再生时钟和数据，使用所述时钟和所述数据进行所述修正，
所述监测部具有第一阈值和第二阈值，将所述电压信号的电平超过所述第一阈值的情况识别为处于外部元件的驱动控制区域，将所述电压信号的电平处于所述调节器的启动电压～所述第二阈值的范围内的情况识别为处于所述修正的控制区域，将所述电压信号的电平处于所述第一阈值与所述第二阈值之间达规定时间的情况识别为处于电压异常状态。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备第一开关，所述第一开关接收所述监测结果，根据所述监测结果的值输出开关信号，
所述监测部在所述电压信号的电平超过所述第一阈值的情况下输出第一监测结果，在所述电压信号的电平处于所述调节器的所述启动电压～所述第二阈值的范围内的情况下输出第二监测结果，
在输出所述第一监测结果的情况下，所述第一开关向所述第二控制电路输出停止信号作为所述开关信号而使所述修正停止，所述第一控制电路进行所述外部元件的驱动控制，
在输出所述第二监测结果的情况下，所述第一开关向所述第二控制电路施加在所述调节器的启动电压～所述阈值的范围内变化的所述脉冲信号作为所述开关信号，使所述修正执行，所述第一控制电路停止所述外部元件的驱动控制。
3.根据权利要求2所述的半导体装置，其特征在于，所述半导体装置还具备第二开关，所述第二开关接收从所述第一控制电路输出的作为所述外部元件的状态通知的报警数据和在所述修正时通过所述第二控制电路从所述存储器读取的存储数据，并切换输出，
所述第二控制电路接收所述开关信号，在所述开关信号为地电位的情况下输出第一选择信号，在所述开关信号为所述脉冲信号的情况下输出第二选择信号，
所述第二开关在接收到所述第一选择信号的情况下，从单一的端子输出所述报警数据，在接收到所述第二选择信号的情况下，从相同的所述端子输出所述存储数据。
4.根据权利要求1所述的半导体装置，其特征在于，所述第二控制电路包括第三开关，所述第三开关接收写入设定信号和用于驱动所述外部元件的驱动信号，并切换输出，所述写入设定信号表示在所述修正时是否向所述存储器进行所述数据的写入，
在所述写入设定信号截止而不进行所述数据的写入的情况下，所述第三开关从单一的端子向所述外部元件输出所述驱动信号，
在所述写入设定信号导通而进行所述数据的写入的情况下，所述第三开关使所述驱动信号的输出端为高阻抗，将从相同的所述端子输入的规定电压施加到所述存储器。
5.根据权利要求1所述的半导体装置，其特征在于，在所述半导体装置的外部设有第四开关和电容器，所述第四开关的一端与供所述电压信号流通的导线连接，所述第四开关的另一端与所述电容器的一端连接，所述电容器的另一端与地电位连接，
在所述外部元件的驱动控制时，所述第四开关导通而将所述电容器的所述一端与所述导线连接，
在所述修正时，所述第四开关关断，所述电容器的所述一端与所述导线未连接。
6.一种智能功率模块，其特征在于，具有半导体装置和外部元件，所述半导体装置包括：
第一控制电路，其包括监测部和生成内部电压的调节器，所述监测部接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测所述电压信号的电平并输出监测结果；
存储器，其接收所述内部电压，在用于进行电气特性值的调整的修正中使用；以及
第二控制电路，其接收所述内部电压，基于所述监测结果，从所述脉冲信号再生时钟和数据，使用所述时钟和所述数据进行所述修正，
所述监测部具有第一阈值和第二阈值，将所述电压信号的电平超过所述第一阈值的情况识别为处于所述外部元件的驱动控制区域，将所述电压信号的电平处于所述调节器的启动电压～所述第二阈值的范围内的情况识别为处于所述修正的控制区域，将所述电压信号的电平处于所述第一阈值与所述第二阈值之间达规定时间的情况识别为处于电压异常状态。
7.根据权利要求6所述的智能功率模块，其特征在于，所述外部元件具有：
主晶体管，其驱动负载；
电流感测用晶体管，其用于检测流过所述主晶体管的电流；
二极管，其用于检测所述主晶体管的温度；
第一布线，其将所述半导体装置与所述主晶体管及所述电流感测用晶体管的栅极连接；以及
第二布线，其将所述二极管的阳极与所述半导体装置连接。
8.一种半导体装置，其特征在于，所述半导体装置包括：
第一控制电路，其包括监测部和生成内部电压的调节器，所述监测部接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测所述电压信号的电平并输出监测结果；
存储器，其接收所述内部电压，在用于进行电气特性值的调整的修正中使用；以及
第二控制电路，其接收所述内部电压，基于所述监测结果，从所述脉冲信号再生时钟和数据，使用所述时钟和所述数据进行所述修正，
在装置外部设有第四开关和电容器，所述第四开关的一端与供所述电压信号流通的导线连接，所述第四开关的另一端与所述电容器的一端连接，所述电容器的另一端与地电位连接，
在外部元件的驱动控制时，所述第四开关导通而将所述电容器的所述一端与所述导线连接，
在所述修正时，所述第四开关关断，所述电容器的所述一端与所述导线未连接。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一控制电路进行所述外部元件的驱动控制，
所述监测部具有阈值，将所述电压信号的电平超过阈值的情况判断为处于所述外部元件的驱动控制区域，将所述电压信号的电平处于所述调节器的启动电压～所述阈值的范围内的情况判断为处于所述修正的控制区域。
10.根据权利要求9所述的半导体装置，其特征在于，所述半导体装置还具备第一开关，所述第一开关接收所述监测结果，根据所述监测结果的值输出开关信号，
所述监测部在所述电压信号的电平超过所述阈值的情况下输出第一监测结果，在所述电压信号的电平处于所述调节器的启动电压～所述阈值的范围内的情况下输出第二监测结果，
在输出所述第一监测结果的情况下，所述第一开关向所述第二控制电路输出停止信号作为所述开关信号而使所述修正停止，所述第一控制电路进行所述外部元件的驱动控制，
在输出所述第二监测结果的情况下，所述第一开关向所述第二控制电路施加在所述调节器的启动电压～所述阈值的范围内变化的所述脉冲信号作为所述开关信号，使所述修正执行，所述第一控制电路停止所述外部元件的驱动控制。
11.根据权利要求10所述的半导体装置，其特征在于，所述半导体装置还具备第二开关，所述第二开关接收从所述第一控制电路输出的作为所述外部元件的状态通知的报警数据和在所述修正时通过所述第二控制电路从所述存储器读取的存储数据，并切换输出，
所述第二控制电路接收所述开关信号，在所述开关信号为地电位的情况下输出第一选择信号，在所述开关信号为所述脉冲信号的情况下输出第二选择信号，
所述第二开关在接收到所述第一选择信号的情况下，从单一的端子输出所述报警数据，在接收到所述第二选择信号的情况下，从相同的所述端子输出所述存储数据。
12.根据权利要求8所述的半导体装置，其特征在于，所述第二控制电路包括第三开关，所述第三开关接收写入设定信号和用于驱动外部元件的驱动信号，并切换输出，所述写入设定信号表示在所述修正时是否向所述存储器进行所述数据的写入，
在所述写入设定信号截止而不进行所述数据的写入的情况下，所述第三开关从单一的端子向所述外部元件输出所述驱动信号，
在所述写入设定信号导通而进行所述数据的写入的情况下，所述第三开关使所述驱动信号的输出端为高阻抗，将从相同的所述端子输入的规定电压施加到所述存储器。
13.一种智能功率模块，其特征在于，具有半导体装置和外部元件，所述半导体装置包括：
第一控制电路，其包括监测部和生成内部电压的调节器，所述监测部接收将具有多个不同的电压电平的脉冲信号重叠于电源电压而成的电压信号，监测所述电压信号的电平并输出监测结果；
存储器，其接收所述内部电压，在用于进行电气特性值的调整的修正中使用；以及
第二控制电路，其接收所述内部电压，基于所述监测结果，从所述脉冲信号再生时钟和数据，使用所述时钟和所述数据进行所述修正，
在所述半导体装置的外部设有第四开关和电容器，所述第四开关的一端与供所述电压信号流通的导线连接，所述第四开关的另一端与所述电容器的一端连接，所述电容器的另一端与地电位连接，
在所述外部元件的驱动控制时，所述第四开关导通而将所述电容器的所述一端与所述导线连接，
在所述修正时，所述第四开关关断，所述电容器的所述一端与所述导线未连接。
14.根据权利要求13所述的智能功率模块，其特征在于，所述外部元件具有：
主晶体管，其驱动负载；
电流感测用晶体管，其用于检测流过所述主晶体管的电流；
二极管，其用于检测所述主晶体管的温度；
第一布线，其将所述半导体装置与所述主晶体管及所述电流感测用晶体管的栅极连接；以及
第二布线，其将所述二极管的阳极与所述半导体装置连接。
CN201780004306.6A 2016-06-03 2017-04-27 半导体装置 Active CN108292517B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-111851 2016-06-03
JP2016111851 2016-06-03
PCT/JP2017/016730 WO2017208698A1 (ja) 2016-06-03 2017-04-27 半導体装置

Publications (2)

Publication Number Publication Date
CN108292517A CN108292517A (zh) 2018-07-17
CN108292517B true CN108292517B (zh) 2021-09-14

Family

ID=60479542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780004306.6A Active CN108292517B (zh) 2016-06-03 2017-04-27 半导体装置

Country Status (5)

Country Link
US (1) US10284192B2 (zh)
JP (1) JP6702413B2 (zh)
CN (1) CN108292517B (zh)
DE (1) DE112017000318B4 (zh)
WO (1) WO2017208698A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7222197B2 (ja) * 2018-08-03 2023-02-15 富士電機株式会社 スレーブ通信装置およびマスタ通信装置
JP6748760B1 (ja) * 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7462474B2 (ja) * 2020-05-25 2024-04-05 日立Astemo株式会社 電力変換装置
CN114168508B (zh) * 2020-09-10 2023-10-13 富联精密电子(天津)有限公司 单线双向通信电路及单线双向通信方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489753B1 (en) * 2001-11-19 2002-12-03 C. E. Niehoff & Co. System and method for monitoring battery equalization
US6643196B2 (en) * 2001-03-09 2003-11-04 Oki Electric Industry Co., Ltd. Redundant memory circuit for analog semiconductor memory
CN101034591A (zh) * 2006-03-06 2007-09-12 晶豪科技股份有限公司 擦除快闪存储器单元的方法及应用此方法的快闪存储器装置
JP2010122184A (ja) * 2008-11-21 2010-06-03 Panasonic Electric Works Co Ltd 物理量センサ
JP2012016155A (ja) * 2010-06-30 2012-01-19 Sinfonia Technology Co Ltd モータ制御装置
CN104063002A (zh) * 2013-03-18 2014-09-24 富士通半导体股份有限公司 电源电路和半导体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2684722B2 (ja) 1988-10-31 1997-12-03 日本電気株式会社 半導体集積回路
JP2885855B2 (ja) * 1990-01-09 1999-04-26 東洋通信機株式会社 信号切換回路
JP2720718B2 (ja) * 1992-07-09 1998-03-04 株式会社デンソー 半導体センサ装置
JP2002350256A (ja) * 2001-03-19 2002-12-04 Denso Corp 物理量センサのトリミング回路
JP4595225B2 (ja) * 2001-03-27 2010-12-08 株式会社デンソー 物理量センサのトリミング回路
US6718275B2 (en) * 2001-03-19 2004-04-06 Denso Corporation Trimming circuit for a physical quantity sensor
JP4764996B2 (ja) 2001-04-12 2011-09-07 富士電機株式会社 半導体物理量センサ装置
JP4244886B2 (ja) 2004-08-31 2009-03-25 株式会社デンソー センサ回路
JP2006210723A (ja) * 2005-01-28 2006-08-10 Denso Corp 半導体装置
JP2006228277A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
DE102006022985A1 (de) * 2006-05-15 2007-11-22 Micronas Gmbh Schaltungsanordnung mit einer seriellen Testschnittstelle bzw. serielles Testbetriebsverfahren
US8346494B2 (en) * 2008-11-21 2013-01-01 Panasonic Corporation Physical quantity measurement device
JP2011081660A (ja) 2009-10-08 2011-04-21 Seiko Epson Corp 記憶装置、基板、液体容器、システム及び記憶装置の制御方法
US9329063B2 (en) * 2011-02-04 2016-05-03 Semiconductor Components Industries, Llc Electronic device with flexible data and power interface
JP2012169746A (ja) 2011-02-10 2012-09-06 Mitsumi Electric Co Ltd 通信システム及びそのデバイス
JP5796536B2 (ja) * 2012-04-18 2015-10-21 株式会社デンソー 電子回路
JP6070841B2 (ja) * 2013-06-11 2017-02-01 富士電機株式会社 過電流検出回路
DE112015005947T5 (de) * 2015-06-15 2018-01-04 Fuji Electric Co., Ltd. Datenübertragungssystem, Datenübertragungsvorrichtung und Sensorvorrichtung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643196B2 (en) * 2001-03-09 2003-11-04 Oki Electric Industry Co., Ltd. Redundant memory circuit for analog semiconductor memory
US6489753B1 (en) * 2001-11-19 2002-12-03 C. E. Niehoff & Co. System and method for monitoring battery equalization
CN101034591A (zh) * 2006-03-06 2007-09-12 晶豪科技股份有限公司 擦除快闪存储器单元的方法及应用此方法的快闪存储器装置
JP2010122184A (ja) * 2008-11-21 2010-06-03 Panasonic Electric Works Co Ltd 物理量センサ
JP2012016155A (ja) * 2010-06-30 2012-01-19 Sinfonia Technology Co Ltd モータ制御装置
CN104063002A (zh) * 2013-03-18 2014-09-24 富士通半导体股份有限公司 电源电路和半导体装置

Also Published As

Publication number Publication date
CN108292517A (zh) 2018-07-17
DE112017000318T5 (de) 2018-11-15
JPWO2017208698A1 (ja) 2018-10-04
US10284192B2 (en) 2019-05-07
DE112017000318B4 (de) 2024-01-18
US20180269864A1 (en) 2018-09-20
WO2017208698A1 (ja) 2017-12-07
JP6702413B2 (ja) 2020-06-03

Similar Documents

Publication Publication Date Title
CN108292517B (zh) 半导体装置
US5184031A (en) Semiconductor integrated circuit
US7518390B2 (en) Semiconductor integrated circuit device with a test circuit that measures a period to select a test mode
US9473133B2 (en) Control device
US7782083B2 (en) Trimming circuits and methods
US10841071B2 (en) Data communication system, data communication apparatus, and sensor apparatus
US8575978B2 (en) Semiconductor device, electronic device, and method of testing the semiconductor device
JP2938736B2 (ja) ストレスモード回路
KR20070112008A (ko) 반도체 장치
US20030193349A1 (en) Semiconductor integrated circuit
US9945888B2 (en) On-die measurement technique for I/O DC parameters VOL and VOH
US8373457B2 (en) Power-up signal generation circuit in semiconductor integrated circuit
US20050012529A1 (en) Output buffer circuit eliminating high voltage insulated transistor and level shift circuit, and an interface circuit using the output buffer circuit
JP7179165B2 (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
JP5206348B2 (ja) 制御回路
US8183911B2 (en) High voltage tolerance of external pad connected MOS in power-off mode
JP7340477B2 (ja) 半導体装置及び電源システム
JP5687091B2 (ja) 電源電圧検出回路
US20230266403A1 (en) Device with fault detection and related system and method
JP3196756B2 (ja) 半導体集積回路測定装置
Naidu et al. On-die measurement technique for I/O DC parameters V OL and V OH
JP2021141204A (ja) 半導体集積回路装置および半導体集積回路装置の検査方法
KR101027340B1 (ko) 반도체 메모리장치의 내부전원측정회로
CN117461132A (zh) 半导体装置及电压施加方法
KR20090036395A (ko) 반도체 메모리 장치의 기준 전압 인식회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant