JP2002350256A - 物理量センサのトリミング回路 - Google Patents
物理量センサのトリミング回路Info
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- JP2002350256A JP2002350256A JP2002074464A JP2002074464A JP2002350256A JP 2002350256 A JP2002350256 A JP 2002350256A JP 2002074464 A JP2002074464 A JP 2002074464A JP 2002074464 A JP2002074464 A JP 2002074464A JP 2002350256 A JP2002350256 A JP 2002350256A
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Abstract
(57)【要約】
【課題】 物理量センサのトリミング回路において、ト
リミング調整に用いる端子数の削減を図る。 【解決手段】 トリミング電圧に関するデータをメモリ
に記憶するように構成されたトリミング電圧制御回路部
９と、トリミング電圧制御回路部９に対して、トリミン
グ電圧に関するデータの収受を行うロジック回路部８
と、ロジック回路部８に対して制御信号の入力を行うと
共に、トリミング電圧制御回路部９のメモリに書き込み
を行う際に、該メモリに書き込み用の高電圧ＶＰＰの印
加を行うトリミング調整用端子６と、トリミング調整用
端子６から入力された制御信号をロジック回路部８の駆
動におけるＣｌｏｃｋ信号とＲｅｓｅｔ信号、およびト
リミング電圧に関するＤａｔａＩＮ信号とに分離する制
御信号分離回路部７とを備える。
リミング調整に用いる端子数の削減を図る。 【解決手段】 トリミング電圧に関するデータをメモリ
に記憶するように構成されたトリミング電圧制御回路部
９と、トリミング電圧制御回路部９に対して、トリミン
グ電圧に関するデータの収受を行うロジック回路部８
と、ロジック回路部８に対して制御信号の入力を行うと
共に、トリミング電圧制御回路部９のメモリに書き込み
を行う際に、該メモリに書き込み用の高電圧ＶＰＰの印
加を行うトリミング調整用端子６と、トリミング調整用
端子６から入力された制御信号をロジック回路部８の駆
動におけるＣｌｏｃｋ信号とＲｅｓｅｔ信号、およびト
リミング電圧に関するＤａｔａＩＮ信号とに分離する制
御信号分離回路部７とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、物理量センサのト
リミング回路に関するもので、圧力センサや加速度セン
サに用いて好適である。
リミング回路に関するもので、圧力センサや加速度セン
サに用いて好適である。
【０００２】
【従来の技術】図８に、従来の物理量センサのトリミン
グ回路１０１の概略構成を示す。図８に示すように、物
理量センサのトリミング回路１０１には、各種入力信号
に基づいて制御信号を発生させるロジック回路部１０２
と、ロジック回路部１０２からの制御信号に基づいてデ
ータを記憶し、記憶されたデータに基づいてセンサ出力
をトリミング調整するためのトリミング電圧を発生させ
るトリミング電圧制御部１０３とが備えられている。ト
リミング電圧制御部１０３は、アドレスデコーダ、入出
力コントローラ、ラッチ（揮発性メモリ）やＰＲＯＭ
（不揮発性メモリ）等を備えたメモリからなる複数のメ
モリブロック１０３ａや、メモリに記憶された内容に誤
りがあるか否かを訂正する誤り訂正部１０３ｂ、誤り訂
正後の出力をアナログ信号に変換するＤ／Ａコンバータ
１０３ｃによって構成されている。
グ回路１０１の概略構成を示す。図８に示すように、物
理量センサのトリミング回路１０１には、各種入力信号
に基づいて制御信号を発生させるロジック回路部１０２
と、ロジック回路部１０２からの制御信号に基づいてデ
ータを記憶し、記憶されたデータに基づいてセンサ出力
をトリミング調整するためのトリミング電圧を発生させ
るトリミング電圧制御部１０３とが備えられている。ト
リミング電圧制御部１０３は、アドレスデコーダ、入出
力コントローラ、ラッチ（揮発性メモリ）やＰＲＯＭ
（不揮発性メモリ）等を備えたメモリからなる複数のメ
モリブロック１０３ａや、メモリに記憶された内容に誤
りがあるか否かを訂正する誤り訂正部１０３ｂ、誤り訂
正後の出力をアナログ信号に変換するＤ／Ａコンバータ
１０３ｃによって構成されている。
【０００３】そして、トリミング回路１０１には、トリ
ミング調整用の３つの端子１０４〜１０６が接続され、
それぞれ、Ｃｌｏｃｋ／Ｒｅｓｅｔ端子１０４からはク
ロック及びリセット用のＣｌｏｃｋ／Ｒｅｓｅｔ信号、
ＤＡＴＡ端子１０５からはクロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号の出入力、ＶＰＰ端子１０６からは
トリミング電圧制御部１０３に備えられるＥＰＲＯＭ等
のメモリに印加するための高電圧ＶＰＰの入力が行われ
るようになっている。
ミング調整用の３つの端子１０４〜１０６が接続され、
それぞれ、Ｃｌｏｃｋ／Ｒｅｓｅｔ端子１０４からはク
ロック及びリセット用のＣｌｏｃｋ／Ｒｅｓｅｔ信号、
ＤＡＴＡ端子１０５からはクロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号の出入力、ＶＰＰ端子１０６からは
トリミング電圧制御部１０３に備えられるＥＰＲＯＭ等
のメモリに印加するための高電圧ＶＰＰの入力が行われ
るようになっている。
【０００４】このようなトリミング回路１０１において
は、Ｃｌｏｃｋ／Ｒｅｓｅｔ信号が入力されると、この
信号がＣｌｏｃｋ／Ｒｅｓｅｔ信号分離部１０７でＣｌ
ｏｃｋ信号とＲｅｓｅｔ信号とに分離され、これらＣｌ
ｏｃｋ信号およびＲｅｓｅｔ信号がＤＡＴＡ信号と共に
ロジック回路部１０２に入力される。そして、ロジック
回路部１０２から、入力されたＤＡＴＡ信号に応じたア
ドレスバス、モード制御信号およびデータがトリミング
電圧制御部１０３に送られ、トリミング電圧制御部１０
３からトリミング調整用のトリミング電圧が出力される
ようになっている。
は、Ｃｌｏｃｋ／Ｒｅｓｅｔ信号が入力されると、この
信号がＣｌｏｃｋ／Ｒｅｓｅｔ信号分離部１０７でＣｌ
ｏｃｋ信号とＲｅｓｅｔ信号とに分離され、これらＣｌ
ｏｃｋ信号およびＲｅｓｅｔ信号がＤＡＴＡ信号と共に
ロジック回路部１０２に入力される。そして、ロジック
回路部１０２から、入力されたＤＡＴＡ信号に応じたア
ドレスバス、モード制御信号およびデータがトリミング
電圧制御部１０３に送られ、トリミング電圧制御部１０
３からトリミング調整用のトリミング電圧が出力される
ようになっている。
【０００５】また、ＶＰＰ端子からの高電圧ＶＰＰは、
トリミング電圧制御部１０３に備えられたメモリに書き
込みを行う際に印加され、書き込み時以外の時には、定
電圧源から電圧ＶＤＤがトリミング電圧制御部１０３に
印加されるようになっている。
トリミング電圧制御部１０３に備えられたメモリに書き
込みを行う際に印加され、書き込み時以外の時には、定
電圧源から電圧ＶＤＤがトリミング電圧制御部１０３に
印加されるようになっている。
【０００６】このような従来の物理量センサのトリミン
グ調整時のタイムチャートの一例を示すと、図９のよう
に表される。この図に示すように、Ｃｌｏｃｋ／Ｒｅｓ
ｅｔ信号は、３段階の電圧レベルで構成され、ＧＮＤレ
ベルによりロジックリセット、ＶＤＤ／２レベルにより
ロジックリセット解除およびＣｌｏｃｋ信号のＬｏｗ、
ＶＤＤレベルによりロジック解除およびＣｌｏｃｋ信号
のＨｉの動作が行われるようになっている。また、ＤＡ
ＴＡ信号は、状況に応じてＨｉ、Ｌｏのいずれかとされ
る。このため、ＤＡＴＡ信号が入力されると、ロジック
回路部１０２は、Ｃｌｏｃｋ信号に基づいて、トリミン
グ電圧制御部１０３におけるラッチへの仮書き込み、ラ
ッチに記憶されたデータの読み出し、ＰＲＯＭへの本書
き込み、ＰＲＯＭに記憶されたデータの読み出しを行
う。なお、ＶＰＰ端子における高電圧に関しては図９中
に示していないが、ＰＲＯＭへの書き込み時に、適宜ト
リミング電圧制御部１０３に印加されるようになってい
る。
グ調整時のタイムチャートの一例を示すと、図９のよう
に表される。この図に示すように、Ｃｌｏｃｋ／Ｒｅｓ
ｅｔ信号は、３段階の電圧レベルで構成され、ＧＮＤレ
ベルによりロジックリセット、ＶＤＤ／２レベルにより
ロジックリセット解除およびＣｌｏｃｋ信号のＬｏｗ、
ＶＤＤレベルによりロジック解除およびＣｌｏｃｋ信号
のＨｉの動作が行われるようになっている。また、ＤＡ
ＴＡ信号は、状況に応じてＨｉ、Ｌｏのいずれかとされ
る。このため、ＤＡＴＡ信号が入力されると、ロジック
回路部１０２は、Ｃｌｏｃｋ信号に基づいて、トリミン
グ電圧制御部１０３におけるラッチへの仮書き込み、ラ
ッチに記憶されたデータの読み出し、ＰＲＯＭへの本書
き込み、ＰＲＯＭに記憶されたデータの読み出しを行
う。なお、ＶＰＰ端子における高電圧に関しては図９中
に示していないが、ＰＲＯＭへの書き込み時に、適宜ト
リミング電圧制御部１０３に印加されるようになってい
る。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の物理量センサのトリミング回路１０１においては、３
つの端子１０４〜１０６それぞれから独立した異なる信
号を入力することによってトリミング調整を行うように
している。しかしながら、トリミング調整用に３つの端
子１０４〜１０６が必要になり、通常、物理量センサの
端子として使用しているＶｃｃ端子（電源端子）、ＧＮ
Ｄ端子、Ｖｏｕｔ端子（センサ出力端子）の３つの端子
と合計すると、６つの端子が必要となって、物理量セン
サの小型化、コストダウンの妨げになる。
の物理量センサのトリミング回路１０１においては、３
つの端子１０４〜１０６それぞれから独立した異なる信
号を入力することによってトリミング調整を行うように
している。しかしながら、トリミング調整用に３つの端
子１０４〜１０６が必要になり、通常、物理量センサの
端子として使用しているＶｃｃ端子（電源端子）、ＧＮ
Ｄ端子、Ｖｏｕｔ端子（センサ出力端子）の３つの端子
と合計すると、６つの端子が必要となって、物理量セン
サの小型化、コストダウンの妨げになる。
【０００８】本発明は上記点に鑑みて、物理量センサの
トリミング回路において、トリミング調整に用いる端子
数の削減を図ることを目的とする。
トリミング回路において、トリミング調整に用いる端子
数の削減を図ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、センサ素子（２）への
供給電圧の調整、若しくはセンサ素子の出力電圧の調整
の少なくとも一方を行うアナログ回路部（１０）と、ア
ナログ回路部によって行われるセンサ素子への供給電圧
の調整、若しくはセンサ素子の出力電圧の調整の調整量
の設定を行うトリミング値を発生し、該トリミング値に
関するデータをメモリに記憶するように構成されたトリ
ミング値制御回路部（９）と、トリミング値制御回路部
に対して、トリミング値に関するデータの収受を行うロ
ジック回路部（８）と、ロジック回路部に対して制御信
号の入力を行うトリミング調整用端子（６）と、トリミ
ング調整用端子から入力された制御信号をロジック回路
部の駆動におけるクロック信号（Ｃｌｏｃｋ）とリセッ
ト信号（Ｒｅｓｅｔ）、およびトリミング値に関するデ
ータの信号（ＤａｔａＩＮ）とに分離する信号分離回路
部（３０）とを有していることを特徴としている。
め、請求項１に記載の発明では、センサ素子（２）への
供給電圧の調整、若しくはセンサ素子の出力電圧の調整
の少なくとも一方を行うアナログ回路部（１０）と、ア
ナログ回路部によって行われるセンサ素子への供給電圧
の調整、若しくはセンサ素子の出力電圧の調整の調整量
の設定を行うトリミング値を発生し、該トリミング値に
関するデータをメモリに記憶するように構成されたトリ
ミング値制御回路部（９）と、トリミング値制御回路部
に対して、トリミング値に関するデータの収受を行うロ
ジック回路部（８）と、ロジック回路部に対して制御信
号の入力を行うトリミング調整用端子（６）と、トリミ
ング調整用端子から入力された制御信号をロジック回路
部の駆動におけるクロック信号（Ｃｌｏｃｋ）とリセッ
ト信号（Ｒｅｓｅｔ）、およびトリミング値に関するデ
ータの信号（ＤａｔａＩＮ）とに分離する信号分離回路
部（３０）とを有していることを特徴としている。
【００１０】このように、トリミング調整用端子から、
ロジック回路部に対して制御信号の入力を行えるように
している。そして、信号分離回路部により、トリミング
調整用端子から入力された制御信号をロジック回路部の
駆動におけるクロック信号（Ｃｌｏｃｋ）とリセット信
号（Ｒｅｓｅｔ）、およびトリミング値に関するデータ
の信号（ＤａｔａＩＮ）とに分離できるようにしてい
る。このため、トリミング調整に用いる端子数の削減を
図ることが可能となる。
ロジック回路部に対して制御信号の入力を行えるように
している。そして、信号分離回路部により、トリミング
調整用端子から入力された制御信号をロジック回路部の
駆動におけるクロック信号（Ｃｌｏｃｋ）とリセット信
号（Ｒｅｓｅｔ）、およびトリミング値に関するデータ
の信号（ＤａｔａＩＮ）とに分離できるようにしてい
る。このため、トリミング調整に用いる端子数の削減を
図ることが可能となる。
【００１１】請求項２に記載の発明では、トリミング調
整用端子には、トリミング値制御回路部のメモリに書き
込みを行う際に、該メモリに書き込み用電圧（ＶＰＰ）
の印加が行われるようになっており、信号分離回路部で
は、トリミング調整用端子に制御信号と共に印加される
書き込み用電圧の分離も行われるようになっていること
を特徴としている。このようにすればトリミング調整用
端子を１つにすることができ、トリミング調整に用いる
端子数の削減を図ることが可能となる。
整用端子には、トリミング値制御回路部のメモリに書き
込みを行う際に、該メモリに書き込み用電圧（ＶＰＰ）
の印加が行われるようになっており、信号分離回路部で
は、トリミング調整用端子に制御信号と共に印加される
書き込み用電圧の分離も行われるようになっていること
を特徴としている。このようにすればトリミング調整用
端子を１つにすることができ、トリミング調整に用いる
端子数の削減を図ることが可能となる。
【００１２】この場合、信号分離回路部としては、請求
項３に示すように、トリミング調整用端子とトリミング
値制御回路部との間に設けられた第１のダイオード（１
４）を介して書き込み用電圧をトリミング値制御回路部
に印加し、電圧源からの電圧（ＶＤＤ）を第２のダイオ
ード（１５）を介してトリミング値制御回路部に印加す
るように構成することができる。また、請求項４に示す
ように、トリミング調整用端子の電圧をトリミング値制
御回路部に印加するようにし、トリミング調整用端子に
入力される制御信号を、電圧源からの電圧（ＶＤＤ）以
上の電圧レベルとして信号の分離を行うように構成する
ことができる。この請求項４に記載の発明によれば、制
御信号を電圧源からの電圧（ＶＤＤ）以上の電圧レベル
としているので、請求項３に記載の発明のように第１、
第２のダイオードを用いることなく構成することがで
き、例えばＭＯＳ工程を用いてトリミング回路を形成す
るのに好適な回路構成とすることができる。
項３に示すように、トリミング調整用端子とトリミング
値制御回路部との間に設けられた第１のダイオード（１
４）を介して書き込み用電圧をトリミング値制御回路部
に印加し、電圧源からの電圧（ＶＤＤ）を第２のダイオ
ード（１５）を介してトリミング値制御回路部に印加す
るように構成することができる。また、請求項４に示す
ように、トリミング調整用端子の電圧をトリミング値制
御回路部に印加するようにし、トリミング調整用端子に
入力される制御信号を、電圧源からの電圧（ＶＤＤ）以
上の電圧レベルとして信号の分離を行うように構成する
ことができる。この請求項４に記載の発明によれば、制
御信号を電圧源からの電圧（ＶＤＤ）以上の電圧レベル
としているので、請求項３に記載の発明のように第１、
第２のダイオードを用いることなく構成することがで
き、例えばＭＯＳ工程を用いてトリミング回路を形成す
るのに好適な回路構成とすることができる。
【００１３】また、トリミング調整に用いる端子として
は、請求項５に示すように、トリミング調整用端子に加
え、電源端子（３）、接地端子（４）、センサ出力端子
（５）の４つの端子のみとすることが可能となる。な
お、この場合、請求項６に示すように、トリミング値制
御回路部からロジック回路部が受け取ったデータに応じ
た電圧がセンサ出力端子から出力されるようにすること
ができる。そして、請求項７に示すように、センサ出力
端子がアナログ回路部に接続されている場合、アナログ
回路部を介して上記データに応じた電圧が出力されるよ
うにすることができる。
は、請求項５に示すように、トリミング調整用端子に加
え、電源端子（３）、接地端子（４）、センサ出力端子
（５）の４つの端子のみとすることが可能となる。な
お、この場合、請求項６に示すように、トリミング値制
御回路部からロジック回路部が受け取ったデータに応じ
た電圧がセンサ出力端子から出力されるようにすること
ができる。そして、請求項７に示すように、センサ出力
端子がアナログ回路部に接続されている場合、アナログ
回路部を介して上記データに応じた電圧が出力されるよ
うにすることができる。
【００１４】具体的には、請求項８に示すように、トリ
ミング調整用端子に、第１レベル〜第４レベルの信号を
入力し、第１レベルによりロジック回路部におけるリセ
ット、第１レベルよりも高い第２レベルによりロジック
回路部のリセット解除およびクロック信号のＬｏｗ、第
２レベルよりも高い第３レベルによりロジック回路部の
リセット解除とクロック信号のＨｉおよびデータのＬｏ
ｗ、第３レベルよりも高い第４レベルによりロジック回
路部のリセット解除とクロック信号のＨｉおよびデータ
のＨｉの動作が行われるようにすることで、請求項１に
示す効果を得ることができる。
ミング調整用端子に、第１レベル〜第４レベルの信号を
入力し、第１レベルによりロジック回路部におけるリセ
ット、第１レベルよりも高い第２レベルによりロジック
回路部のリセット解除およびクロック信号のＬｏｗ、第
２レベルよりも高い第３レベルによりロジック回路部の
リセット解除とクロック信号のＨｉおよびデータのＬｏ
ｗ、第３レベルよりも高い第４レベルによりロジック回
路部のリセット解除とクロック信号のＨｉおよびデータ
のＨｉの動作が行われるようにすることで、請求項１に
示す効果を得ることができる。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用した物理量センサのトリミング回路
１を示す。また、図２に、図１に示すトリミング回路１
の概略ブロック図を示す。以下、図１、図２に基づい
て、トリミング回路１の構成の説明を行う。
の一実施形態を適用した物理量センサのトリミング回路
１を示す。また、図２に、図１に示すトリミング回路１
の概略ブロック図を示す。以下、図１、図２に基づい
て、トリミング回路１の構成の説明を行う。
【００１７】物理量センサのトリミング回路１は、図１
に示すように例えばピエゾ素子をブリッジ状に配置する
ことで構成されたセンサ素子２における感度調整、オフ
セット調整、オフセット温度特性調整をトリミング調整
によって行うものである。このトリミング回路１には、
Ｖｃｃ端子３、ＧＮＤ（接地）端子４、Ｖｏｕｔ端子
５、およびＴＲＩＭ端子６が備えられていると共に、制
御信号分離回路部７、ロジック回路部８、トリミング電
圧制御回路部９およびアナログ回路部１０が備えられて
いる。
に示すように例えばピエゾ素子をブリッジ状に配置する
ことで構成されたセンサ素子２における感度調整、オフ
セット調整、オフセット温度特性調整をトリミング調整
によって行うものである。このトリミング回路１には、
Ｖｃｃ端子３、ＧＮＤ（接地）端子４、Ｖｏｕｔ端子
５、およびＴＲＩＭ端子６が備えられていると共に、制
御信号分離回路部７、ロジック回路部８、トリミング電
圧制御回路部９およびアナログ回路部１０が備えられて
いる。
【００１８】Ｖｃｃ端子３およびＧＮＤ端子４は、セン
サ駆動用およびトリミング調整用の電圧供給に用いられ
る端子で、Ｖｏｕｔ端子５は、センサ素子２からの出力
に応じた電圧をセンサ出力として発生させる端子で、Ｔ
ＲＩＭ端子６は、トリミング調整用のＴＲＩＭ信号を入
力するための端子である。このＴＲＩＭ端子６から入力
されるＴＲＩＭ信号が、クロック及びリセット用のＣｌ
ｏｃｋ／Ｒｅｓｅｔ信号、クロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号、後述するようにトリミング電圧制
御回路部９に備えられるＥＰＲＯＭ等のメモリに印加す
るための高電圧ＶＰＰの入力のすべてを包含する信号と
なる。
サ駆動用およびトリミング調整用の電圧供給に用いられ
る端子で、Ｖｏｕｔ端子５は、センサ素子２からの出力
に応じた電圧をセンサ出力として発生させる端子で、Ｔ
ＲＩＭ端子６は、トリミング調整用のＴＲＩＭ信号を入
力するための端子である。このＴＲＩＭ端子６から入力
されるＴＲＩＭ信号が、クロック及びリセット用のＣｌ
ｏｃｋ／Ｒｅｓｅｔ信号、クロックに同期したＨｉ（＝
ＶＤＤ）レベル又はＬｏｗ（＝ＧＮＤ）レベルのデータ
を示すＤＡＴＡ信号、後述するようにトリミング電圧制
御回路部９に備えられるＥＰＲＯＭ等のメモリに印加す
るための高電圧ＶＰＰの入力のすべてを包含する信号と
なる。
【００１９】制御信号分離回路部７は、ＴＲＩＭ信号が
入力されると、入力されたＴＲＩＭ信号をＣｌｏｃｋ信
号とＲｅｓｅｔ信号とＤａｔａＩＮ信号とに分離する役
割を果たす。この制御信号分離回路部７を介してロジッ
ク回路部８に各種信号が入力されるようになっている。
この制御信号分離回路部７は、具体的には、図１に示す
ように直列接続された４つの分圧抵抗Ｒ１〜Ｒ４と、複
数の分圧抵抗Ｒ１〜Ｒ４の各接続部Ａ〜Ｃの電位とＴＲ
ＩＭ信号の電位とを大小比較する３つのコンパレータ１
１〜１３とを有して構成され、コンパレータ１１ではＲ
ｅｓｅｔ信号、コンパレータ１２ではＣｌｏｃｋ信号、
コンパレータ１３ではＤａｔａＩＮ信号が取り出される
ようになっている。
入力されると、入力されたＴＲＩＭ信号をＣｌｏｃｋ信
号とＲｅｓｅｔ信号とＤａｔａＩＮ信号とに分離する役
割を果たす。この制御信号分離回路部７を介してロジッ
ク回路部８に各種信号が入力されるようになっている。
この制御信号分離回路部７は、具体的には、図１に示す
ように直列接続された４つの分圧抵抗Ｒ１〜Ｒ４と、複
数の分圧抵抗Ｒ１〜Ｒ４の各接続部Ａ〜Ｃの電位とＴＲ
ＩＭ信号の電位とを大小比較する３つのコンパレータ１
１〜１３とを有して構成され、コンパレータ１１ではＲ
ｅｓｅｔ信号、コンパレータ１２ではＣｌｏｃｋ信号、
コンパレータ１３ではＤａｔａＩＮ信号が取り出される
ようになっている。
【００２０】ロジック回路部８は、制御信号分離回路部
７によって分離された各種入力信号に基づき、トリミン
グ電圧制御回路部９の各種制御を行うものである。具体
的には、ロジック回路部８は、トリミング電圧制御回路
部９に対してアドレスバス、モード制御信号を発生させ
ると共に、トリミング電圧制御回路部９とのデータの収
受を行い、トリミング電圧制御回路部９から受け取った
データをＤａｔａＯＵＴ信号としてアナログ回路部１０
へ出力するようになっている。
７によって分離された各種入力信号に基づき、トリミン
グ電圧制御回路部９の各種制御を行うものである。具体
的には、ロジック回路部８は、トリミング電圧制御回路
部９に対してアドレスバス、モード制御信号を発生させ
ると共に、トリミング電圧制御回路部９とのデータの収
受を行い、トリミング電圧制御回路部９から受け取った
データをＤａｔａＯＵＴ信号としてアナログ回路部１０
へ出力するようになっている。
【００２１】トリミング電圧制御回路部９は、トリミン
グ値制御回路部に相当する。このトリミング電圧制御回
路部９では、ロジック回路部８からの各種制御信号に基
づいてトリミング調整に関するデータを記憶し、記憶さ
れたデータに基づいてセンサ出力をトリミング調整する
ためのトリミング電圧（トリミング値）を発生させる。
このトリミング電圧制御回路部９は、図２に示すように
アドレスデコーダ、入出力コントローラ、ラッチ（揮発
性メモリ）とＰＲＯＭ（不揮発性メモリ）とを備えたメ
モリからなる複数のメモリブロック９ａや、メモリに記
憶された内容に誤りがあるか否かを訂正する誤り訂正部
９ｂ、誤り補正後の出力をアナログ信号に変換するＤ／
Ａコンバータ９ｃによって構成されている。そして、ロ
ジック回路部８からのアドレスバスに基づいてメモリブ
ロック９ａのアドレスが選択されると共に、モード制御
信号に基づいてラッチとＰＲＯＭのいずれのメモリを制
御するかが選択され、さらに、データに基づいてメモリ
に対する書き込み、又は、読み出しの動作モードが設定
されるようになっている。
グ値制御回路部に相当する。このトリミング電圧制御回
路部９では、ロジック回路部８からの各種制御信号に基
づいてトリミング調整に関するデータを記憶し、記憶さ
れたデータに基づいてセンサ出力をトリミング調整する
ためのトリミング電圧（トリミング値）を発生させる。
このトリミング電圧制御回路部９は、図２に示すように
アドレスデコーダ、入出力コントローラ、ラッチ（揮発
性メモリ）とＰＲＯＭ（不揮発性メモリ）とを備えたメ
モリからなる複数のメモリブロック９ａや、メモリに記
憶された内容に誤りがあるか否かを訂正する誤り訂正部
９ｂ、誤り補正後の出力をアナログ信号に変換するＤ／
Ａコンバータ９ｃによって構成されている。そして、ロ
ジック回路部８からのアドレスバスに基づいてメモリブ
ロック９ａのアドレスが選択されると共に、モード制御
信号に基づいてラッチとＰＲＯＭのいずれのメモリを制
御するかが選択され、さらに、データに基づいてメモリ
に対する書き込み、又は、読み出しの動作モードが設定
されるようになっている。
【００２２】一方、トリミング電圧制御回路部９には、
メモリに書き込みを行う際に、ＴＲＩＭ端子６を介して
高電圧ＶＰＰが印加されるようになっている。この高電
圧ＶＰＰを印加する際には大電流が流れる上、非印加時
にはトリミング電圧制御回路部９に電源電圧（一定電圧
もしくは固定電圧）を印加する必要があることから、Ｔ
ＲＩＭ端子６とトリミング電圧制御回路部９との間にダ
イオード１４を設けると共に、電圧源（図１においては
電圧ＶＤＤを供給する電源供給ライン）からの電圧ＶＤ
Ｄがダイオード１５を介してトリミング電圧制御回路部
９に印加されるようになっている。これにより、メモリ
への書き込み時には高電圧ＶＰＰがトリミング電圧制御
回路部９に印加され、書き込み時以外の時には定電圧源
から電圧ＶＤＤがトリミング電圧制御回路部９に印加さ
れるようになっている。
メモリに書き込みを行う際に、ＴＲＩＭ端子６を介して
高電圧ＶＰＰが印加されるようになっている。この高電
圧ＶＰＰを印加する際には大電流が流れる上、非印加時
にはトリミング電圧制御回路部９に電源電圧（一定電圧
もしくは固定電圧）を印加する必要があることから、Ｔ
ＲＩＭ端子６とトリミング電圧制御回路部９との間にダ
イオード１４を設けると共に、電圧源（図１においては
電圧ＶＤＤを供給する電源供給ライン）からの電圧ＶＤ
Ｄがダイオード１５を介してトリミング電圧制御回路部
９に印加されるようになっている。これにより、メモリ
への書き込み時には高電圧ＶＰＰがトリミング電圧制御
回路部９に印加され、書き込み時以外の時には定電圧源
から電圧ＶＤＤがトリミング電圧制御回路部９に印加さ
れるようになっている。
【００２３】なお、ここで示したダイオード１４、１５
及びと上記制御信号分離回路部７によって信号分離回路
部３０が構成され、この信号分離回路部３０により、Ｔ
ＲＩＭ端子６に入力される制御信号及び高電圧ＶＰＰの
分離が行われるようになっている。
及びと上記制御信号分離回路部７によって信号分離回路
部３０が構成され、この信号分離回路部３０により、Ｔ
ＲＩＭ端子６に入力される制御信号及び高電圧ＶＰＰの
分離が行われるようになっている。
【００２４】アナログ回路部１０は、物理量センサの外
部に接続される３つの端子、すなわちＶｃｃ端子３とＧ
ＮＤ（接地）端子４とＶｏｕｔ端子５に接続されてい
る。このアナログ回路部１０は、トリミング電圧制御回
路部９からのトリミング電圧に基づいて、センサ素子２
に印加する電圧を調整したり、センサ素子２からの出力
を調整するものである。これらの調整により、最終的な
感度調整、オフセット調整、オフセット温度特性調整が
行われるようになっている。また、このアナログ回路部
１０には、ロジック回路部８から、ＤａｔａＯＵＴ信号
を受けて、Ｖｏｕｔ端子５からトリミング電圧制御回路
部９のメモリに記憶されたデータの内容に応じた出力を
発生させるようになっている。
部に接続される３つの端子、すなわちＶｃｃ端子３とＧ
ＮＤ（接地）端子４とＶｏｕｔ端子５に接続されてい
る。このアナログ回路部１０は、トリミング電圧制御回
路部９からのトリミング電圧に基づいて、センサ素子２
に印加する電圧を調整したり、センサ素子２からの出力
を調整するものである。これらの調整により、最終的な
感度調整、オフセット調整、オフセット温度特性調整が
行われるようになっている。また、このアナログ回路部
１０には、ロジック回路部８から、ＤａｔａＯＵＴ信号
を受けて、Ｖｏｕｔ端子５からトリミング電圧制御回路
部９のメモリに記憶されたデータの内容に応じた出力を
発生させるようになっている。
【００２５】なお、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられたツェナーダイオード１６は静電気保護の
ためのものであり、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられた抵抗１７とＭＯＳＦＥＴ１８のうち、抵
抗１７は入力保護のためであり、ＭＯＳＦＥＴ１８はプ
ルダウン抵抗に相当するものである。また、ツェナーダ
イオード１９は、ＴＲＩＭ端子６からのノイズ等による
過電圧をクランプするためのものであり、抵抗２０は、
クランプ時の電流制御のためのものである。
間に備えられたツェナーダイオード１６は静電気保護の
ためのものであり、ＴＲＩＭ端子６とＧＮＤラインとの
間に備えられた抵抗１７とＭＯＳＦＥＴ１８のうち、抵
抗１７は入力保護のためであり、ＭＯＳＦＥＴ１８はプ
ルダウン抵抗に相当するものである。また、ツェナーダ
イオード１９は、ＴＲＩＭ端子６からのノイズ等による
過電圧をクランプするためのものであり、抵抗２０は、
クランプ時の電流制御のためのものである。
【００２６】続いて、このようなトリミング回路１を備
えた物理量センサにおけるトリミング調整時のタイムチ
ャートの一例を図３、図４に示し、この図に基づいて実
際のトリミング調整についての説明を行う。
えた物理量センサにおけるトリミング調整時のタイムチ
ャートの一例を図３、図４に示し、この図に基づいて実
際のトリミング調整についての説明を行う。
【００２７】図３、図４に示すように、ＴＲＩＭ信号
は、電圧ＶＤＤを４段階の電圧レベルに構成したもの
と、高電圧ＶＰＰとによって構成される。具体的には、
ＧＮＤレベルによりロジックＲｅｓｅｔ、ＶＤＤ×１／
３レベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃ
ｋのＬｏｗ、ＶＤＤ×２／３レベルによりロジックＲｅ
ｓｅｔ解除とＣｌｏｃｋのＨｉおよびデータのＬｏｗ、
ＶＤＤレベルによりロジックＲｅｓｅｔ解除とＣｌｏｃ
ｋのＨｉおよびデータのＨｉの動作が行われ、高電圧Ｖ
ＰＰによってトリミング電圧制御回路部９におけるメモ
リへの書き込み動作が行われるようになっている。
は、電圧ＶＤＤを４段階の電圧レベルに構成したもの
と、高電圧ＶＰＰとによって構成される。具体的には、
ＧＮＤレベルによりロジックＲｅｓｅｔ、ＶＤＤ×１／
３レベルによりロジックＲｅｓｅｔ解除およびＣｌｏｃ
ｋのＬｏｗ、ＶＤＤ×２／３レベルによりロジックＲｅ
ｓｅｔ解除とＣｌｏｃｋのＨｉおよびデータのＬｏｗ、
ＶＤＤレベルによりロジックＲｅｓｅｔ解除とＣｌｏｃ
ｋのＨｉおよびデータのＨｉの動作が行われ、高電圧Ｖ
ＰＰによってトリミング電圧制御回路部９におけるメモ
リへの書き込み動作が行われるようになっている。
【００２８】このため、ＴＲＩＭ信号がＧＮＤレベルか
らＶＤＤ×１／３レベルに上げられると、Ｒｅｓｅｔ信
号が解除（Ｌｏｗ）となり、その後は、ＶＤＤ×１／３
レベルよりも高いレベルに上げられるとＣｌｏｃｋ信号
がＨｉになる。そして、このＣｌｏｃｋ信号と同期し
て、ＶＤＤ×２／３の時にはＤａｔａＩＮ信号がＬｏ
ｗ、ＶＤＤレベルの時にはＤａｔａＩＮ信号がＨｉとな
る。
らＶＤＤ×１／３レベルに上げられると、Ｒｅｓｅｔ信
号が解除（Ｌｏｗ）となり、その後は、ＶＤＤ×１／３
レベルよりも高いレベルに上げられるとＣｌｏｃｋ信号
がＨｉになる。そして、このＣｌｏｃｋ信号と同期し
て、ＶＤＤ×２／３の時にはＤａｔａＩＮ信号がＬｏ
ｗ、ＶＤＤレベルの時にはＤａｔａＩＮ信号がＨｉとな
る。
【００２９】このようにしてＴＲＩＭ信号からＤａｔａ
ＩＮ信号が取り出されると、図中に示したように、Ｄａ
ｔａＩＮ信号に基づいて、例えば最初に動作モードがセ
ットされた後、各アドレス毎、つまり各メモリブロック
９ａ毎に順に、そのメモリブロック９ａ内のメモリに対
して、その動作モードを行うか否かが決定される。そし
て、メモリに対して書き込みを行う時には、図４に示さ
れるように、ＴＲＩＭ信号として電源電圧ＶＤＤよりも
高い高電圧ＶＰＰが用いられ、トリミング電圧制御回路
部９に備えられたメモリに高電圧ＶＰＰが印加されるよ
うになっている。
ＩＮ信号が取り出されると、図中に示したように、Ｄａ
ｔａＩＮ信号に基づいて、例えば最初に動作モードがセ
ットされた後、各アドレス毎、つまり各メモリブロック
９ａ毎に順に、そのメモリブロック９ａ内のメモリに対
して、その動作モードを行うか否かが決定される。そし
て、メモリに対して書き込みを行う時には、図４に示さ
れるように、ＴＲＩＭ信号として電源電圧ＶＤＤよりも
高い高電圧ＶＰＰが用いられ、トリミング電圧制御回路
部９に備えられたメモリに高電圧ＶＰＰが印加されるよ
うになっている。
【００３０】このようなトリミング調整中において、ロ
ジック回路部８とトリミング電圧制御回路部９とのデー
タの収受が行われると、ロジック回路部８からＤａｔａ
ＯＵＴ信号として出力され、アナログ回路部１０を介し
てＶｏｕｔ端子５から出力される。
ジック回路部８とトリミング電圧制御回路部９とのデー
タの収受が行われると、ロジック回路部８からＤａｔａ
ＯＵＴ信号として出力され、アナログ回路部１０を介し
てＶｏｕｔ端子５から出力される。
【００３１】以上説明したような物理量センサのトリミ
ング回路１では、トリミング調整用の端子としてＴＲＩ
Ｍ端子６を設け、このＴＲＩＭ端子６から入力されるＴ
ＲＩＭ信号のみによってＣｌｏｃｋ信号、Ｒｅｓｅｔ信
号、ＤａｔａＩＮ信号、および高電圧ＶＰＰを形成して
いる。このため、Ｖｃｃ端子３やＧＮＤ端子４およびＶ
ｏｕｔ端子５の他に、トリミング調整用に１つの端子を
増加させるのみで済ませることができる。これにより、
物理量センサのトリミング回路１において、トリミング
調整に用いる端子数の削減を図ることが可能となり、物
理量センサの小型化、コストダウンを図ることができ
る。 （第２実施形態）上記した第１実施形態のトリミング回
路１は、ＢｉＣＭＯＳ工程を用いて形成することができ
る。ＢｉＣＭＯＳ工程とは、埋め込みエピ基板を用い、
ジャンクション分離によりバイポーラ素子とＭＯＳ素子
を形成する工程、あるいは酸化膜素子分離によりバイポ
ーラ素子とＭＯＳ素子を形成する工程である。しかし、
このようなＢｉＣＭＯＳ工程でなくＭＯＳ工程を用いて
トリミング回路１を形成することが考えられる。ＭＯＳ
工程とは、単層基板を用いジャンクション分離によりＭ
ＯＳ素子を形成する工程である。
ング回路１では、トリミング調整用の端子としてＴＲＩ
Ｍ端子６を設け、このＴＲＩＭ端子６から入力されるＴ
ＲＩＭ信号のみによってＣｌｏｃｋ信号、Ｒｅｓｅｔ信
号、ＤａｔａＩＮ信号、および高電圧ＶＰＰを形成して
いる。このため、Ｖｃｃ端子３やＧＮＤ端子４およびＶ
ｏｕｔ端子５の他に、トリミング調整用に１つの端子を
増加させるのみで済ませることができる。これにより、
物理量センサのトリミング回路１において、トリミング
調整に用いる端子数の削減を図ることが可能となり、物
理量センサの小型化、コストダウンを図ることができ
る。 （第２実施形態）上記した第１実施形態のトリミング回
路１は、ＢｉＣＭＯＳ工程を用いて形成することができ
る。ＢｉＣＭＯＳ工程とは、埋め込みエピ基板を用い、
ジャンクション分離によりバイポーラ素子とＭＯＳ素子
を形成する工程、あるいは酸化膜素子分離によりバイポ
ーラ素子とＭＯＳ素子を形成する工程である。しかし、
このようなＢｉＣＭＯＳ工程でなくＭＯＳ工程を用いて
トリミング回路１を形成することが考えられる。ＭＯＳ
工程とは、単層基板を用いジャンクション分離によりＭ
ＯＳ素子を形成する工程である。
【００３２】このＭＯＳ工程を用いた場合、図１に示す
回路構成では、信号分離に使用しているダイオード１
４、１５がフローティング（両極ともＧＮＤ電位でな
い）となっているため、寄生トランジスタの影響によ
り、正常に機能しなくなるという問題が生じる。
回路構成では、信号分離に使用しているダイオード１
４、１５がフローティング（両極ともＧＮＤ電位でな
い）となっているため、寄生トランジスタの影響によ
り、正常に機能しなくなるという問題が生じる。
【００３３】そこで、この第２実施形態では、ＭＯＳ工
程を用いてトリミング回路１を形成できるようにするた
め、フローティングのダイオード１４、１５を用いず
に、ＭＯＳＦＥＴによるスイッチで構成している。すな
わち、図５に示すように、図１におけるダイオード１
４、１５、ツェナーダイオード１６、抵抗１７、ＭＯＳ
ＦＥＴ１８、ツェナーダイオード１９および抵抗２０の
代わりに、Ｐチャネル型ＭＯＳＦＥＴ２１〜２３、Ｎチ
ャネル型ＭＯＳＦＥＴ２４、２５、抵抗２６〜２８を用
いて構成している。その他の構成は、図１に示すものと
同じである。なお、この実施形態では、ＭＯＳＦＥＴ２
１〜２５、抵抗２６〜２８及び制御信号分離回路部７に
より信号分離回路部３０が構成されている。
程を用いてトリミング回路１を形成できるようにするた
め、フローティングのダイオード１４、１５を用いず
に、ＭＯＳＦＥＴによるスイッチで構成している。すな
わち、図５に示すように、図１におけるダイオード１
４、１５、ツェナーダイオード１６、抵抗１７、ＭＯＳ
ＦＥＴ１８、ツェナーダイオード１９および抵抗２０の
代わりに、Ｐチャネル型ＭＯＳＦＥＴ２１〜２３、Ｎチ
ャネル型ＭＯＳＦＥＴ２４、２５、抵抗２６〜２８を用
いて構成している。その他の構成は、図１に示すものと
同じである。なお、この実施形態では、ＭＯＳＦＥＴ２
１〜２５、抵抗２６〜２８及び制御信号分離回路部７に
より信号分離回路部３０が構成されている。
【００３４】この図５に示すトリミング回路において、
通常状態では、ＴＲＩＭ信号（ＴＲＩＭ端子６の電圧）
はＶＤＤレベルとなっている。この状態では、ＭＯＳＦ
ＥＴ２１、ＭＯＳＦＥＴ２３はともにオフで、抵抗２
７、２８の接続点の電位、すなわち制御信号分離回路部
７におけるコンパレータ１１〜１３の入力電位は０Ｖで
ある。このとき、制御信号分離回路部７から出力される
Ｒｅｓｅｔ信号、Ｃｌｏｃｋ信号、ＤａｔａＩＮ信号は
いずれもＬｏｗレベルである。そして、ＴＲＩＭ信号を
ＶＤＤ＋１Ｖ程度以上とすると、ＭＯＳＦＥＴ２１、Ｍ
ＯＳＦＥＴ２３がともにオンし、ＴＲＩＭ信号を抵抗２
７、２８で分圧した電圧がコンパレータ１１〜１３に入
力されるようになる。この状態でＴＲＩＭ信号の電圧レ
ベルを上げていくと、Ｒｅｓｅｔ信号、Ｃｌｏｃｋ信
号、ＤａｔａＩＮ信号が順にＨｉｇｈレベルに変わって
いく。
通常状態では、ＴＲＩＭ信号（ＴＲＩＭ端子６の電圧）
はＶＤＤレベルとなっている。この状態では、ＭＯＳＦ
ＥＴ２１、ＭＯＳＦＥＴ２３はともにオフで、抵抗２
７、２８の接続点の電位、すなわち制御信号分離回路部
７におけるコンパレータ１１〜１３の入力電位は０Ｖで
ある。このとき、制御信号分離回路部７から出力される
Ｒｅｓｅｔ信号、Ｃｌｏｃｋ信号、ＤａｔａＩＮ信号は
いずれもＬｏｗレベルである。そして、ＴＲＩＭ信号を
ＶＤＤ＋１Ｖ程度以上とすると、ＭＯＳＦＥＴ２１、Ｍ
ＯＳＦＥＴ２３がともにオンし、ＴＲＩＭ信号を抵抗２
７、２８で分圧した電圧がコンパレータ１１〜１３に入
力されるようになる。この状態でＴＲＩＭ信号の電圧レ
ベルを上げていくと、Ｒｅｓｅｔ信号、Ｃｌｏｃｋ信
号、ＤａｔａＩＮ信号が順にＨｉｇｈレベルに変わって
いく。
【００３５】そこで、この実施形態では、図６、図７に
示すように、ＴＲＩＭ信号のうち制御信号を、ＶＤＤ以
上の４つの電圧レベル、すなわちＶＤＤレベル、ＶＤＤ
＋α１レベル、ＶＤＤ＋α２レベル、ＶＤＤ＋α３レベ
ルで構成している。ＴＲＩＭ信号がＶＤＤ＋α１レベル
のときロジックＲｅｓｅｔ解除とＣｌｏｃｋのＬｏｗお
よびデータのＬｏｗ、ＶＤＤ＋α２レベルのときロジッ
クＲｅｓｅｔ解除とＣｌｏｃｋのＨｉおよびデータのＬ
ｏｗ、ＶＤＤ＋α３レベルのときロジックＲｅｓｅｔ解
除とＣｌｏｃｋのＨｉおよびデータのＨｉの動作が行わ
れる。また、ＴＲＩＭ信号が高電圧ＶＰＰのとき、トリ
ミング電圧制御回路部９におけるメモリへの書き込み動
作が行われる。これらの動作は、第１実施形態のものと
同様である。
示すように、ＴＲＩＭ信号のうち制御信号を、ＶＤＤ以
上の４つの電圧レベル、すなわちＶＤＤレベル、ＶＤＤ
＋α１レベル、ＶＤＤ＋α２レベル、ＶＤＤ＋α３レベ
ルで構成している。ＴＲＩＭ信号がＶＤＤ＋α１レベル
のときロジックＲｅｓｅｔ解除とＣｌｏｃｋのＬｏｗお
よびデータのＬｏｗ、ＶＤＤ＋α２レベルのときロジッ
クＲｅｓｅｔ解除とＣｌｏｃｋのＨｉおよびデータのＬ
ｏｗ、ＶＤＤ＋α３レベルのときロジックＲｅｓｅｔ解
除とＣｌｏｃｋのＨｉおよびデータのＨｉの動作が行わ
れる。また、ＴＲＩＭ信号が高電圧ＶＰＰのとき、トリ
ミング電圧制御回路部９におけるメモリへの書き込み動
作が行われる。これらの動作は、第１実施形態のものと
同様である。
【００３６】なお、メモリへの書き込み時以外の通常状
態では、ＴＲＩＭ信号がＶＤＤレベルであるため、第１
実施形態と同様、電圧ＶＤＤがトリミング電圧制御回路
部９に印加される。
態では、ＴＲＩＭ信号がＶＤＤレベルであるため、第１
実施形態と同様、電圧ＶＤＤがトリミング電圧制御回路
部９に印加される。
【００３７】従って、この第２実施形態においても、Ｔ
ＲＩＭ端子６から入力されるＴＲＩＭ信号のみによって
Ｃｌｏｃｋ信号、Ｒｅｓｅｔ信号、ＤａｔａＩＮ信号、
および高電圧ＶＰＰを形成することができ、しかもＭＯ
Ｓ工程を用いてトリミング回路１を形成するのに適した
構成とすることができる。
ＲＩＭ端子６から入力されるＴＲＩＭ信号のみによって
Ｃｌｏｃｋ信号、Ｒｅｓｅｔ信号、ＤａｔａＩＮ信号、
および高電圧ＶＰＰを形成することができ、しかもＭＯ
Ｓ工程を用いてトリミング回路１を形成するのに適した
構成とすることができる。
【図１】本発明の第１実施形態における物理量センサの
トリミング回路１の全体構成を示す図である。
トリミング回路１の全体構成を示す図である。
【図２】図１に示すトリミング回路１の概略ブロック図
を示す図である。
を示す図である。
【図３】図１、図２に示すトリミング回路１におけるト
リミング調整時の各信号のタイムチャートを示した図で
ある。
リミング調整時の各信号のタイムチャートを示した図で
ある。
【図４】図１、図２に示すトリミング回路１におけるト
リミング調整時の各信号のタイムチャートを示した図で
ある。
リミング調整時の各信号のタイムチャートを示した図で
ある。
【図５】本発明の第２実施形態における物理量センサの
トリミング回路１の全体構成を示す図である。
トリミング回路１の全体構成を示す図である。
【図６】本発明の第２実施形態におけるトリミング調整
時の各信号のタイムチャートを示した図である。
時の各信号のタイムチャートを示した図である。
【図７】本発明の第２実施形態におけるトリミング調整
時の各信号のタイムチャートを示した図である。
時の各信号のタイムチャートを示した図である。
【図８】従来の物理量センサのトリミング回路１の概略
ブロック図を示す図である。
ブロック図を示す図である。
【図９】図８に示すトリミング回路１の概略ブロック図
を示す図である。
を示す図である。
１…トリミング回路、２…センサ素子、３…Ｖｃｃ端
子、４…ＧＮＤ端子、５…Ｖｏｕｔ端子、６…ＴＲＩＭ
端子、７…信号分離回路部、８…ロジック回路部、９…
トリミング電圧制御回路部、１０…アナログ回路部、１
１〜１３…コンパレータ、Ｒ１〜Ｒ４…分圧抵抗。
子、４…ＧＮＤ端子、５…Ｖｏｕｔ端子、６…ＴＲＩＭ
端子、７…信号分離回路部、８…ロジック回路部、９…
トリミング電圧制御回路部、１０…アナログ回路部、１
１〜１３…コンパレータ、Ｒ１〜Ｒ４…分圧抵抗。
Claims (8)
- 【請求項１】 センサ素子（２）への供給電圧の調整、
若しくは前記センサ素子の出力電圧の調整の少なくとも
一方を行うアナログ回路部（１０）と、 前記アナログ回路部によって行われる前記センサ素子へ
の供給電圧の調整、若しくは前記センサ素子の出力電圧
の調整の調整量の設定を行うトリミング値を発生し、該
トリミング値に関するデータをメモリに記憶するように
構成されたトリミング値制御回路部（９）と、 前記トリミング値制御回路部に対して、前記トリミング
値に関するデータの収受を行うロジック回路部（８）
と、 前記ロジック回路部に対して制御信号の入力を行うトリ
ミング調整用端子（６）と、 前記トリミング調整用端子から入力された前記制御信号
を前記ロジック回路部の駆動におけるクロック信号（Ｃ
ｌｏｃｋ）とリセット信号（Ｒｅｓｅｔ）、および前記
トリミング値に関するデータの信号（ＤａｔａＩＮ）と
に分離する信号分離回路部（３０）とを有していること
を特徴とする物理量センサのトリミング回路。 - 【請求項２】 前記トリミング調整用端子には、前記ト
リミング値制御回路部のメモリに書き込みを行う際に、
該メモリに書き込み用電圧（ＶＰＰ）の印加が行われる
ようになっており、 前記信号分離回路部では、前記トリミング調整用端子に
前記制御信号と共に印加される前記書き込み用電圧の分
離も行われるようになっていることを特徴とする請求項
１に記載の物理量センサのトリミング回路。 - 【請求項３】 前記信号分離回路部は、前記トリミング
調整用端子と前記トリミング値制御回路部との間に設け
られた第１のダイオード（１４）を介して前記書き込み
用電圧を前記トリミング値制御回路部に印加し、電圧源
からの電圧（ＶＤＤ）を第２のダイオード（１５）を介
して前記トリミング値制御回路部に印加するように構成
されていることを特徴とする請求項２に記載の物理量セ
ンサのトリミング回路。 - 【請求項４】 前記信号分離回路部は、前記トリミング
調整用端子の電圧を前記トリミング値制御回路部に印加
するようになっており、前記トリミング調整用端子に入
力される前記制御信号を、電圧源からの電圧（ＶＤＤ）
以上の電圧レベルとして前記信号の分離を行うように構
成されていることを特徴とする請求項２に記載の物理量
センサのトリミング回路。 - 【請求項５】 前記センサ素子の駆動用電圧が印加され
る電源端子（３）と、接地端子（４）と、前記センサ素
子の出力に応じた電圧を出力するセンサ出力端子（５）
とを備え、前記トリミング調整用端子と共に、４つの端
子のみが備えられていることを特徴とする請求項１ない
し４のいずれか１つに記載の物理量センサのトリミング
回路。 - 【請求項６】 前記トリミング値制御回路部から前記ロ
ジック回路部が受け取った前記データに応じた電圧が前
記センサ出力端子から出力されるようになっていること
を特徴とする請求項５に記載の物理量センサのトリミン
グ回路。 - 【請求項７】 前記電源端子、前記接地端子、および前
記センサ出力端子は、前記アナログ回路部に接続され、
該アナログ回路部を介して前記トリミング値制御回路部
から前記ロジック回路部が受け取った前記データに応じ
た電圧が前記センサ出力端子から出力されるようになっ
ていることを特徴とする請求項６に記載の物理量センサ
のトリミング回路。 - 【請求項８】 前記トリミング調整用端子には、第１レ
ベル〜第４レベルの信号が入力されるようになってお
り、 第１レベルにより前記ロジック回路部におけるリセッ
ト、前記第１レベルよりも高い第２レベルにより前記ロ
ジック回路部のリセット解除および前記クロック信号の
Ｌｏｗ、前記第２レベルよりも高い第３レベルにより前
記ロジック回路部のリセット解除と前記クロック信号の
Ｈｉおよび前記データのＬｏｗ、前記第３レベルよりも
高い第４レベルにより前記ロジック回路部のリセット解
除と前記クロック信号のＨｉおよび前記データのＨｉの
動作が行われるようになっていることを特徴とする請求
項１乃至７のいずれか１つに記載の物理量センサのトリ
ミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002074464A JP2002350256A (ja) | 2001-03-19 | 2002-03-18 | 物理量センサのトリミング回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001078865 | 2001-03-19 | ||
| JP2001-78865 | 2001-03-19 | ||
| JP2002074464A JP2002350256A (ja) | 2001-03-19 | 2002-03-18 | 物理量センサのトリミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002350256A true JP2002350256A (ja) | 2002-12-04 |
Family
ID=26611564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002074464A Pending JP2002350256A (ja) | 2001-03-19 | 2002-03-18 | 物理量センサのトリミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002350256A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078379A (ja) * | 2004-09-10 | 2006-03-23 | Tgk Co Ltd | 圧力センサおよびその製造方法 |
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