JP3963115B2 - 半導体物理量センサ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自動車用、医療用または産業用などの各種装置等に用いる圧力センサや加速度センサなどの半導体物理量センサ装置に関し、特に、ＥＰＲＯＭを用いた電気的トリミングにより感度調整や温度特性調整やオフセット調整をおこなう構成の半導体物理量センサ装置に関する。
【０００２】
【従来の技術】
物理量センサの出力特性を調整する手法として、従来のレーザートリミング手法には、トリミング後のアセンブリ工程で出力特性に変動が生じても再調整ができないという欠点があるため、近時、アセンブリ終了後に調整可能な電気的トリミング手法が用いられている。しかしながら、電気的トリミングでは、トリミングデータの入出力や、ＥＰＲＯＭへのデータ書き込み等のために多数の制御端子を必要とするため、ワイヤボンディング数が増えるなどの原因により製造コストが増大するという問題点がある。そこで、抵抗分圧とバイポーラトランジスタを用いて端子の動作閾値電圧を複数個設けることにより、少ない端子数でもって電気的トリミングをおこなう提案がなされている（たとえば、特開平６−２９５５５号公報）。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したバイポーラトランジスタを用いた提案では、ＣＭＯＳプロセスで作製するＥＰＲＯＭとバイポーラトランジスタとが混在するため、ＢｉＣＭＯＳ製造プロセスが必要になり、コスト増を招くという問題点がある。そこで、この提案においてバイポーラトランジスタに代えてＭＯＳトランジスタを用いることが考えられる。しかし、その場合には、ＭＯＳトランジスタで設定可能な閾値電圧の上限値がバイポーラよりも低いため、複数の閾値どうしの間隔が狭くなり、誤動作を起こし易くなるという不都合が生じる。これを防ぐには、閾値電圧の上限をバイポーラと同等程度まで高くする必要があるが、そうするとＭＯＳトランジスタの高耐圧化を図ったり、新たに保護回路を付加したりする必要があり、コスト増を招くという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、ＣＭＯＳ製造プロセスで製造でき、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体物理量センサ装置は、センサ素子と、仮のトリミングデータを記憶するシフトレジスタ等の補助メモリ回路と、確定したトリミングデータを記憶するＥＰＲＯＭ等の主メモリ回路と、補助メモリ回路または主メモリ回路に記憶されたトリミングデータに基づいてセンサ素子の出力特性を調整する調整回路と、を具備する。これらの素子および回路は同一半導体チップ上に形成されており、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されている。また、本発明にかかる半導体物理量センサ装置は、出力端子、トリミングデータの入力端子、接地端子、電源端子、および主メモリ回路にデータを書き込むための電圧を供給する１または２個の書き込み端子、の合計５または６個の端子を有し、１または２個の書き込み端子のうちの一つは、外部クロックを入力する端子を兼ねている。そして、信号判別手段は、その書き込み端子に印加された電圧が主メモリ回路への書き込み電圧であるか、または外部クロックであるかを判別する。
【０００６】
この発明によれば、補助メモリ回路に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それを主メモリ回路に記憶させ、通常の使用状態においては、主メモリ回路に記憶されたトリミングデータを用いて調整回路によりセンサ出力を調整する構成とし、これらセンサ素子、補助メモリ回路、主メモリ回路および調整回路が、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成され、かつ５または６個の端子とともに同一半導体チップ上に設けられる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。この半導体物理量センサ装置１は、たとえば、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストーンブリッジ回路などのセンサ素子１５、増幅回路１６、信号判別手段１７および第１から第６までの６個の端子２１〜２６を備えている。
【０００８】
第１端子２１は、半導体物理量センサ装置１の接地電位を供給する接地端子である。第２端子２２は、半導体物理量センサ装置１の電源電圧を供給する電源端子である。第３端子２３は、直列ディジタルデータ（シリアルデータ）の入出力をおこなう端子（データ入力端子）である。第４端子２４は、半導体物理量センサ装置１の信号を外部へ出力する出力端子である。第５端子２５は、第２端子２２に印加される電源電圧よりも高い電圧を供給する第１の書き込み端子である。また、第５端子２５は、外部クロックを入力する端子を兼ねる。第６端子２６は、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を供給する第２の書き込み端子である。
【０００９】
補助メモリ回路１２は、前記外部クロックに基づく動作タイミングで、外部から供給された直列ディジタルデータを内部で使用するために並列ディジタルデータ（パラレルデータ）に変換する。また、補助メモリ回路１２は、内部で使用している並列ディジタルデータを外部へ出力するために直列ディジタルデータに変換する。また、補助メモリ回路１２は、動作選択回路１１に制御データを供給する。主メモリ回路１３は、第５端子２５および第６端子２６の印加電圧に応じて、補助メモリ回路１２から供給された並列ディジタルデータよりなるトリミングデータを記憶する。
【００１０】
動作選択回路１１は、補助メモリ回路１２から供給された制御データに基づいて、補助メモリ回路１２および主メモリ回路１３にデータの入出力を制御する信号を供給する。センサ素子１５は、被測定媒体の物理量に応じた出力信号を発生する。増幅回路１６は、センサ素子１５の出力信号を増幅し、それを第４端子２４を介して外部へ出力する。調整回路１４は、補助メモリ回路１２または主メモリ回路１３から供給されたトリミングデータに基づいて、センサ素子１５に対して温度特性を考慮した感度調整をおこない、また増幅回路１６に対して温度特性を考慮したオフセット調整をおこなう。
【００１１】
信号判別手段１７は、第５端子２５に印加された電圧が、外部から供給されたクロックのものであるのか、主メモリ回路１３にトリミングデータを書き込むための書き込み電圧であるのかを判別する。そして、信号判別手段１７は、判別した結果、外部クロックである場合には、そのクロックを補助メモリ回路１２に供給する。一方、書き込み電圧である場合には、信号判別手段１７はその電圧を主メモリ回路１３に供給する。
【００１２】
図２は、本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の一例を示すブロック図である。この半導体圧力センサ装置３は、入出力切換回路３１、シフトレジスタ３２、コントロール・ロジック３３、ＥＰＲＯＭ３４、信号選択回路３５、Ｄ／Ａコンバータ３６および信号判別回路４２からなるディジタル回路部を有する。また、半導体圧力センサ装置３は、感度調整回路３７、温度特性調整回路（以下「温特調整回路」という）３８、オフセット調整回路３９、ゲージ回路４０および信号増幅回路４１からなるアナログ回路部を有する。
【００１３】
入出力切換回路３１、シフトレジスタ３２、コントロール・ロジック３３、ＥＰＲＯＭ３４、信号選択回路３５、Ｄ／Ａコンバータ３６、信号判別回路４２、感度調整回路３７、温特調整回路３８、オフセット調整回路３９、ゲージ回路４０および信号増幅回路４１は、同一半導体チップ上に形成されており、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されている。また、半導体圧力センサ装置３には、外部からの電源供給や信号の授受のために、ＧＮＤ端子５１、Ｖｃｃ端子５２、ＤＳ端子５３、Ｖｏｕｔ端子５４、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６が設けられている。
【００１４】
ＧＮＤ端子５１は、半導体圧力センサ装置３に接地電位を供給するための端子である。Ｖｃｃ端子５２は、半導体圧力センサ装置３に、特に限定しないが、たとえば５Ｖの電源電位を供給するための端子である。ＤＳ端子５３は、半導体圧力センサ装置３とその外部の図示しない回路との間で直列ディジタルデータの授受をおこなうための端子である。Ｖｏｕｔ端子５４は、半導体圧力センサ装置３の検出信号を装置外部へ出力するための端子である。
【００１５】
ＣＧ／ＣＬＫ端子５５には、ＥＰＲＯＭ３４にデータを書き込む際に、第１の書き込み電圧として、Ｖｃｃ端子５２に印加される電源電圧よりも高い電圧、特に限定しないが、たとえば２６Ｖが印加される。このＣＧ／ＣＬＫ端子５５には、シフトレジスタ３２を駆動するための外部クロックも供給される。また、ＥＰＲＯＭ３４にデータを書き込む際には、ＥＶ端子５６に、第２の書き込み電圧として、Ｖｃｃ端子５２に印加される電源電圧よりも高く、かつＣＧ／ＣＬＫ端子５５に印加される電圧とは異なる電圧、特に限定しないが、たとえば１３Ｖが印加される。
【００１６】
入出力切換回路３１は、ＤＳ端子５３を介して外部から供給された直列ディジタルデータよりなるトリミングデータをシフトレジスタ３２へ供給するモードと、シフトレジスタ３２から供給された直列ディジタルデータをＤＳ端子５３を介して外部へ出力するモードとの切り換えをおこなう。シフトレジスタ３２は、前記外部クロックに同期して、外部から供給された直列ディジタルデータを並列ディジタルデータに変換する。また、シフトレジスタ３２は、ＥＰＲＯＭ３４に記憶されている並列ディジタルデータよりなるトリミングデータを直列ディジタルデータに変換する。シフトレジスタ３２は補助メモリ回路１２としての機能を有する。
【００１７】
ＥＰＲＯＭ３４は、シフトレジスタ３２から供給された並列ディジタルデータよりなるトリミングデータを記憶する。ＥＰＲＯＭ３４にトリミングデータが書き込まれる際には、前記第１および第２の書き込み電圧がともに印加される。ＥＰＲＯＭ３４は主メモリ回路１３としての機能を有する。信号選択回路３５は、シフトレジスタ３２から供給された並列ディジタルデータよりなるトリミングデータと、ＥＰＲＯＭ３４から供給された並列ディジタルデータよりなるトリミングデータのいずれか一方を選択してＤ／Ａコンバータ３６に供給する。Ｄ／Ａコンバータ３６は、並列ディジタルデータよりなるトリミングデータをアナログデータに変換する。
【００１８】
コントロール・ロジック３３は、シフトレジスタ３２から供給された制御データに基づいて、入出力切換回路３１、シフトレジスタ３２、ＥＰＲＯＭ３４および信号選択回路３５に、それぞれの動作を制御するための制御信号を生成して出力する。ここで、説明の便宜上、コントロール・ロジック３３からシフトレジスタ３２に供給される制御信号をシフトレジスタ制御信号６５とする。入出力切換回路３１、コントロール・ロジック３３および信号選択回路３５は動作選択回路１１としての機能を有する。
【００１９】
信号判別回路４２は、ＣＧ／ＣＬＫ端子５５に印加された電圧が、外部クロックのものであるのか、ＥＰＲＯＭ３４にトリミングデータを書き込むための第１の書き込み電圧であるのかを判別する。そして、信号判別回路４２は、シフトレジスタ３２には外部クロックを供給し、またＥＰＲＯＭ３４には第１の書き込み電圧を供給する。信号判別回路４２は、信号判別手段１７としての機能を有する。
【００２０】
一般に、クロックは、電源電圧と接地電圧との間の二つのレベルの電圧で構成される。また、一般に、ＥＰＲＯＭ３４にデータを書き込むために必要な電圧は電源電圧よりも高い。そして、ＥＰＲＯＭ３４に電源電圧以下の電圧を印加しても、データ書き込みに対しては全く機能をなさない。したがって、電源電圧を基準とすることによって、クロックと書き込み電圧を判別することができる。すなわち、たとえば図３に示すように、ＣＧ／ＣＬＫ端子５５に印加された電圧が、電源電圧以下であれば外部クロックであり、電源電圧よりも高ければ第１の書き込み電圧である。
【００２１】
ゲージ回路４０は、たとえば印加圧力に応じた出力信号を発生させる半導体歪みゲージにより構成されている。信号増幅回路４１は、ゲージ回路４０で発生した信号を増幅してＶｏｕｔ端子５４を介して外部へ出力する。感度調整回路３７は、Ｄ／Ａコンバータ３６の出力に応じてゲージ回路４０への印加電流を変更調整（トリミング）する。同様に、オフセット調整回路３９は、Ｄ／Ａコンバータ３６の出力に応じて信号増幅回路４１のオフセット調整用基準電圧を変更調整する。温特調整回路３８は、Ｄ／Ａコンバータ３６の出力に応じて、感度調整回路３７およびオフセット調整回路３９のそれぞれの出力に対して加減算をおこなう。
【００２２】
Ｄ／Ａコンバータ３６、感度調整回路３７、温特調整回路３８およびオフセット調整回路３９は、調整回路１４としての機能を有する。ゲージ回路４０はセンサ素子１５としての機能を有する。信号増幅回路４１は増幅回路１６としての機能を有する。また、ＧＮＤ端子５１、Ｖｃｃ端子５２、ＤＳ端子５３、Ｖｏｕｔ端子５４、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６は、第１から第６までの端子２１〜２６に順に対応している。
【００２３】
図４は、シフトレジスタ３２の構成の一例を模式的に示す図である。シフトレジスタ３２のビット数は、特に限定しないが、たとえば５２ビットである。そのうち、３ビットは、コントロール・ロジック３３へ供給する制御データ６１を格納する。この３ビットにつづいて、ＥＰＲＯＭ３４へ供給するデータ６２、信号選択回路３５へ供給するトリミングデータ６３、またはＥＰＲＯＭ３４から供給されたデータ６４のいずれかを格納するために４８ビットが使用される。残りの１ビットはバッファとして使用される。
【００２４】
つぎに、各種制御信号や印加電圧と半導体圧力センサ装置３の動作モードとの関係について図５を参照しながら説明する。ＣＧ／ＣＬＫ端子５５に外部クロックが入力され、かつＥＶ端子５６が無接続（ＮＣ）状態のとき、制御データ６１の２ビット（ＡとＢ）がＬレベルで、かつ制御データ６１のイネーブルビットＣがＬレベルで、ＤＳ端子５３に直列ディジタルデータが入力されると、シフトレジスタ（ＳＲ）制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は入力となる。これによって、外部からシフトレジスタ３２に直列ディジタルデータが入力される（モードＮｏ．１）。
【００２５】
ＣＧ／ＣＬＫ端子５５に外部クロックが入力され、かつＥＶ端子５６がノーコネクション状態のとき、制御データ６１の２ビット（ＡとＢ）がＬレベルで、かつ制御データ６１のイネーブルビットＣがＨレベルであると、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２から外部に直列ディジタルデータが出力される（モードＮｏ．２）。
【００２６】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の第１のビット（Ａ）および第２のビット（Ｂ）がそれぞれＨレベルおよびＬレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はシフトレジスタ３２を選択し、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータを用いてトリミングがおこなわれる（モードＮｏ．３）。
【００２７】
制御データ６１のイネーブルビットＣがＬレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は入力となる。これによって、ＥＰＲＯＭ３４に記憶されたデータを用いてトリミングをおこなう定常状態となる（モードＮｏ．４）。
【００２８】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の２ビット（ＡとＢ）がＨレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータがＥＰＲＯＭ３４に転送される（モードＮｏ．５）。
【００２９】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、制御データ６１の２ビット（ＡとＢ）がＨレベル、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６にそれぞれ書き込み電圧が印加された状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータがＥＰＲＯＭ３４に書き込まれる（モードＮｏ．６）。
【００３０】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の第１のビット（Ａ）および第２のビット（Ｂ）がそれぞれＬレベルおよびＨレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＨレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は出力となる。これによって、ＥＰＲＯＭ３４に記憶されたデータがシフトレジスタ３２に転送される（モードＮｏ．７）。
【００３１】
つぎに、半導体圧力センサ装置３に対してトリミングをおこなう手順について説明する。半導体圧力センサ装置３は、Ｖｃｃ端子５２より電源電圧である、たとえば５Ｖの電圧が投入されると、自動的に上述したモードＮｏ．４の定常状態になるように各端子が設定されている。トリミングを実施していない初期状態においては、ＥＰＲＯＭ３４は、何も記憶していないオール「０」の状態であり、このときの信号増幅回路４１およびＶｏｕｔ端子５４は飽和状態、すなわち、電源電位もしくは接地電位のいずれか、あるいはその電位に近い状態となる。
【００３２】
図６に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３からトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２にトリミングデータを格納する（モードＮｏ．１）。その後、ＣＧ／ＣＬＫ端子５５およびＤＳ端子５３をＬレベルとし、かつ制御データ６１のイネーブルビットＣをＨレベルとすることによって、シフトレジスタ３２に格納したトリミングデータを用いてトリミングをおこなう（モードＮｏ．３）。
【００３３】
このとき、Ｖｏｕｔ端子５４からのセンサ出力を測定する。この仮トリミング作業を所望のセンサ出力が得られるまで繰り返しおこなう。つまり、外部から入力する仮のトリミングデータを漸次変更しながらセンサ出力を測定し、所望のセンサ出力が得られるトリミングデータを確定する。
【００３４】
トリミングデータが確定したら、図７に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３から確定済みのトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２に確定済みのトリミングデータを格納する（モードＮｏ．１）。つづいて、制御データ６１のイネーブルビットＣをＨレベル、ＤＳ端子５３をＬレベルおよびＣＧ／ＣＬＫ端子５５をＬレベルとして、シフトレジスタ３２からＥＰＲＯＭ３４に確定済みのトリミングデータを転送する（モードＮｏ．５）。その後、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６にそれぞれ書き込み電圧を印加して、シフトレジスタ３２から転送された確定済みのトリミングデータをＥＰＲＯＭ３４に書き込む（モードＮｏ．６）。
【００３５】
書き込みが終わったら、トリミング作業が終了となり、それ以降は初期状態（モードＮｏ．４）で半導体圧力センサ装置３を使用する。そうすれば、常にＥＰＲＯＭ３４に記憶されたトリミングデータに基づいて調整された所望のセンサ特性を得ることができる。
【００３６】
また、仮トリミング作業を開始する前に、図８に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３から仮のトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２に仮のトリミングデータを格納する（モードＮｏ．１）。その後、制御データ６１のイネーブルビットＣをＨレベルにすると、シフトレジスタ３２に格納された仮のトリミングデータをＤＳ端子５３から出力させることができる（モードＮｏ．２）。
【００３７】
これは、ＤＳ端子５３から入力した仮のトリミングデータを、入出力切換回路３１およびシフトレジスタ３２を経由させた後に、そのままＤＳ端子５３へ出力させることになるため、シフトレジスタ３２および入出力切換回路３１の動作の良否判定をおこなったことになる。つまり、図８に示すタイミングチャートを実行することによって、シフトレジスタ３２および入出力切換回路３１の動作の良否判定をおこなうことができる。なお、図８に示すタイミングチャートのうち、無視と示したビットは、トリミングの調整に関係しないビットであり、無視してよい。後述する図９においても同様である。
【００３８】
また、図９に示すタイミングチャートのように、制御データ６１のイネーブルビットＣをＨレベル、ＤＳ端子５３をＬレベル、ＣＧ／ＣＬＫ端子５５をＬレベルとすれば、ＥＰＲＯＭ３４に記憶されたトリミングデータをシフトレジスタ３２に転送することができる（モードＮｏ．７）。転送後、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、制御データ６１のイネーブルビットＣをＨレベルにすると、シフトレジスタ３２に格納されたトリミングデータをＤＳ端子５３から出力させることができる（モードＮｏ．２）。これによって、ＥＰＲＯＭ３４に記憶されたトリミングデータをＤＳ端子５３から出力させることができるので、ＥＰＲＯＭ３４の動作の良否を確認したり、ＥＰＲＯＭ３４のデータ保持能力を調べたり、トリミング後のセンサ特性の不良原因を調査することができ、半導体圧力センサ装置３の品質保証や管理に非常に有効である。
【００３９】
上述した実施の形態１によれば、シフトレジスタ３２に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それをＥＰＲＯＭ３４に記憶させ、通常の使用状態においては、ＥＰＲＯＭ３４に記憶されたトリミングデータを用いて感度調整回路３７、温特調整回路３８およびオフセット調整回路３９によりセンサ出力を調整する構成とし、これらの各構成要素をＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成し、かつ６個の端子５１〜５６とともに同一半導体チップ上に設けたため、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置が得られる。
【００４０】
実施の形態２．
図１０は、本発明の実施の形態２にかかる半導体物理量センサ装置の構成の一例を示すブロック図である。実施の形態２にかかる半導体物理量センサ装置１０１は、図１０に示すように、第５端子２５の印加電圧を変圧回路１１８により変圧することにより、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を発生させ、その発生させた電圧を、第５端子２５の印加電圧とともに、半導体物理量センサ装置１０１の主メモリ回路１３に供給する構成となっている。
【００４１】
したがって、実施の形態２では、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を供給するための端子、すなわち実施の形態１の第６端子２６は存在しない。図１０に示す半導体物理量センサ装置１０１のその他の構成は図１と同じであるので、図１と同一の符号を付して説明を省略する。
【００４２】
図１１は、本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の他の例を示すブロック図である。この半導体圧力センサ装置１０３は、図１１に示すように、ＣＧ／ＣＬＫ端子５５に印加される第１の書き込み電圧（たとえば２６Ｖ）を変圧回路１４３により変圧することにより、第２の書き込み電圧（たとえば１３Ｖ）を発生させる構成となっている。第１の書き込み電圧は、信号判別回路４２を介して変圧回路１４３に供給される。実施の形態２では、実施の形態１のＥＶ端子５６は存在しない。
【００４３】
ここで、第１の書き込み電圧をたとえば２６Ｖとし、これを変圧回路１４３でたとえば１３Ｖに降圧して第２の書き込み電圧としてもよいし、その逆でもよい。図１１に示す半導体圧力センサ装置１０３のその他の構成は図２と同じであるので、図２と同一の符号を付して説明を省略する。また、図１１に示す半導体圧力センサ装置１０３の動作やトリミング手順は、第１の書き込み電圧に基づいて第２の書き込み電圧が生成される点を除いて、実施の形態１と同じであるので、説明を省略する。
【００４４】
実施の形態２によれば、上述した実施の形態１よりも少ない端子数でもって実施の形態１と同じ効果が得られる。
【００４５】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、本発明は、半導体圧力センサ装置に限らず、温度、湿度、速度、加速度、光、磁気または音など種々の物理量に対する各センサ装置に適用できる。
【００４６】
【発明の効果】
本発明によれば、補助メモリ回路に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それを主メモリ回路に記憶させ、通常の使用状態においては、主メモリ回路に記憶されたトリミングデータを用いて調整回路によりセンサ出力を調整する構成とし、これらセンサ素子、補助メモリ回路、主メモリ回路および調整回路が、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成され、かつ５または６個の端子とともに同一半導体チップ上に設けられる構成であるため、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。
【図２】本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の一例を示すブロック図である。
【図３】外部クロックとＥＰＲＯＭの書き込み電圧とを判別する手段の原理を説明するための図である。
【図４】図２に示す構成の半導体圧力センサ装置におけるシフトレジスタの構成の一例を模式的に示す図である。
【図５】図２に示す構成の半導体圧力センサ装置の動作モードを説明するための図表である。
【図６】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図７】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図８】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図９】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図１０】本発明の実施の形態２にかかる半導体物理量センサ装置の構成を示すブロック図である。
【図１１】本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の他の例を示すブロック図である。
【符号の説明】
１，１０１ 半導体物理量センサ装置
１１ 動作選択回路
１２ 補助メモリ回路
１３ 主メモリ回路
１４ 調整回路
１５ センサ素子
１６ 増幅回路
１７ 信号判別手段
１１８ 変圧回路
２１ 接地端子
２２ 電源端子
２３ データ入力端子
２４ 出力端子
２５ 第１の書き込み端子
２６ 第２の書き込み端子
３１ 入出力切換回路
３７ 感度調整回路
３８ 温特調整回路
３９ オフセット調整回路
【発明の属する技術分野】
本発明は、自動車用、医療用または産業用などの各種装置等に用いる圧力センサや加速度センサなどの半導体物理量センサ装置に関し、特に、ＥＰＲＯＭを用いた電気的トリミングにより感度調整や温度特性調整やオフセット調整をおこなう構成の半導体物理量センサ装置に関する。
【０００２】
【従来の技術】
物理量センサの出力特性を調整する手法として、従来のレーザートリミング手法には、トリミング後のアセンブリ工程で出力特性に変動が生じても再調整ができないという欠点があるため、近時、アセンブリ終了後に調整可能な電気的トリミング手法が用いられている。しかしながら、電気的トリミングでは、トリミングデータの入出力や、ＥＰＲＯＭへのデータ書き込み等のために多数の制御端子を必要とするため、ワイヤボンディング数が増えるなどの原因により製造コストが増大するという問題点がある。そこで、抵抗分圧とバイポーラトランジスタを用いて端子の動作閾値電圧を複数個設けることにより、少ない端子数でもって電気的トリミングをおこなう提案がなされている（たとえば、特開平６−２９５５５号公報）。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したバイポーラトランジスタを用いた提案では、ＣＭＯＳプロセスで作製するＥＰＲＯＭとバイポーラトランジスタとが混在するため、ＢｉＣＭＯＳ製造プロセスが必要になり、コスト増を招くという問題点がある。そこで、この提案においてバイポーラトランジスタに代えてＭＯＳトランジスタを用いることが考えられる。しかし、その場合には、ＭＯＳトランジスタで設定可能な閾値電圧の上限値がバイポーラよりも低いため、複数の閾値どうしの間隔が狭くなり、誤動作を起こし易くなるという不都合が生じる。これを防ぐには、閾値電圧の上限をバイポーラと同等程度まで高くする必要があるが、そうするとＭＯＳトランジスタの高耐圧化を図ったり、新たに保護回路を付加したりする必要があり、コスト増を招くという問題点がある。
【０００４】
本発明は、上記問題点に鑑みてなされたものであって、ＣＭＯＳ製造プロセスで製造でき、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体物理量センサ装置は、センサ素子と、仮のトリミングデータを記憶するシフトレジスタ等の補助メモリ回路と、確定したトリミングデータを記憶するＥＰＲＯＭ等の主メモリ回路と、補助メモリ回路または主メモリ回路に記憶されたトリミングデータに基づいてセンサ素子の出力特性を調整する調整回路と、を具備する。これらの素子および回路は同一半導体チップ上に形成されており、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されている。また、本発明にかかる半導体物理量センサ装置は、出力端子、トリミングデータの入力端子、接地端子、電源端子、および主メモリ回路にデータを書き込むための電圧を供給する１または２個の書き込み端子、の合計５または６個の端子を有し、１または２個の書き込み端子のうちの一つは、外部クロックを入力する端子を兼ねている。そして、信号判別手段は、その書き込み端子に印加された電圧が主メモリ回路への書き込み電圧であるか、または外部クロックであるかを判別する。
【０００６】
この発明によれば、補助メモリ回路に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それを主メモリ回路に記憶させ、通常の使用状態においては、主メモリ回路に記憶されたトリミングデータを用いて調整回路によりセンサ出力を調整する構成とし、これらセンサ素子、補助メモリ回路、主メモリ回路および調整回路が、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成され、かつ５または６個の端子とともに同一半導体チップ上に設けられる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。この半導体物理量センサ装置１は、たとえば、動作選択回路１１、補助メモリ回路１２、主メモリ回路１３、調整回路１４、ホイートストーンブリッジ回路などのセンサ素子１５、増幅回路１６、信号判別手段１７および第１から第６までの６個の端子２１〜２６を備えている。
【０００８】
第１端子２１は、半導体物理量センサ装置１の接地電位を供給する接地端子である。第２端子２２は、半導体物理量センサ装置１の電源電圧を供給する電源端子である。第３端子２３は、直列ディジタルデータ（シリアルデータ）の入出力をおこなう端子（データ入力端子）である。第４端子２４は、半導体物理量センサ装置１の信号を外部へ出力する出力端子である。第５端子２５は、第２端子２２に印加される電源電圧よりも高い電圧を供給する第１の書き込み端子である。また、第５端子２５は、外部クロックを入力する端子を兼ねる。第６端子２６は、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を供給する第２の書き込み端子である。
【０００９】
補助メモリ回路１２は、前記外部クロックに基づく動作タイミングで、外部から供給された直列ディジタルデータを内部で使用するために並列ディジタルデータ（パラレルデータ）に変換する。また、補助メモリ回路１２は、内部で使用している並列ディジタルデータを外部へ出力するために直列ディジタルデータに変換する。また、補助メモリ回路１２は、動作選択回路１１に制御データを供給する。主メモリ回路１３は、第５端子２５および第６端子２６の印加電圧に応じて、補助メモリ回路１２から供給された並列ディジタルデータよりなるトリミングデータを記憶する。
【００１０】
動作選択回路１１は、補助メモリ回路１２から供給された制御データに基づいて、補助メモリ回路１２および主メモリ回路１３にデータの入出力を制御する信号を供給する。センサ素子１５は、被測定媒体の物理量に応じた出力信号を発生する。増幅回路１６は、センサ素子１５の出力信号を増幅し、それを第４端子２４を介して外部へ出力する。調整回路１４は、補助メモリ回路１２または主メモリ回路１３から供給されたトリミングデータに基づいて、センサ素子１５に対して温度特性を考慮した感度調整をおこない、また増幅回路１６に対して温度特性を考慮したオフセット調整をおこなう。
【００１１】
信号判別手段１７は、第５端子２５に印加された電圧が、外部から供給されたクロックのものであるのか、主メモリ回路１３にトリミングデータを書き込むための書き込み電圧であるのかを判別する。そして、信号判別手段１７は、判別した結果、外部クロックである場合には、そのクロックを補助メモリ回路１２に供給する。一方、書き込み電圧である場合には、信号判別手段１７はその電圧を主メモリ回路１３に供給する。
【００１２】
図２は、本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の一例を示すブロック図である。この半導体圧力センサ装置３は、入出力切換回路３１、シフトレジスタ３２、コントロール・ロジック３３、ＥＰＲＯＭ３４、信号選択回路３５、Ｄ／Ａコンバータ３６および信号判別回路４２からなるディジタル回路部を有する。また、半導体圧力センサ装置３は、感度調整回路３７、温度特性調整回路（以下「温特調整回路」という）３８、オフセット調整回路３９、ゲージ回路４０および信号増幅回路４１からなるアナログ回路部を有する。
【００１３】
入出力切換回路３１、シフトレジスタ３２、コントロール・ロジック３３、ＥＰＲＯＭ３４、信号選択回路３５、Ｄ／Ａコンバータ３６、信号判別回路４２、感度調整回路３７、温特調整回路３８、オフセット調整回路３９、ゲージ回路４０および信号増幅回路４１は、同一半導体チップ上に形成されており、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されている。また、半導体圧力センサ装置３には、外部からの電源供給や信号の授受のために、ＧＮＤ端子５１、Ｖｃｃ端子５２、ＤＳ端子５３、Ｖｏｕｔ端子５４、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６が設けられている。
【００１４】
ＧＮＤ端子５１は、半導体圧力センサ装置３に接地電位を供給するための端子である。Ｖｃｃ端子５２は、半導体圧力センサ装置３に、特に限定しないが、たとえば５Ｖの電源電位を供給するための端子である。ＤＳ端子５３は、半導体圧力センサ装置３とその外部の図示しない回路との間で直列ディジタルデータの授受をおこなうための端子である。Ｖｏｕｔ端子５４は、半導体圧力センサ装置３の検出信号を装置外部へ出力するための端子である。
【００１５】
ＣＧ／ＣＬＫ端子５５には、ＥＰＲＯＭ３４にデータを書き込む際に、第１の書き込み電圧として、Ｖｃｃ端子５２に印加される電源電圧よりも高い電圧、特に限定しないが、たとえば２６Ｖが印加される。このＣＧ／ＣＬＫ端子５５には、シフトレジスタ３２を駆動するための外部クロックも供給される。また、ＥＰＲＯＭ３４にデータを書き込む際には、ＥＶ端子５６に、第２の書き込み電圧として、Ｖｃｃ端子５２に印加される電源電圧よりも高く、かつＣＧ／ＣＬＫ端子５５に印加される電圧とは異なる電圧、特に限定しないが、たとえば１３Ｖが印加される。
【００１６】
入出力切換回路３１は、ＤＳ端子５３を介して外部から供給された直列ディジタルデータよりなるトリミングデータをシフトレジスタ３２へ供給するモードと、シフトレジスタ３２から供給された直列ディジタルデータをＤＳ端子５３を介して外部へ出力するモードとの切り換えをおこなう。シフトレジスタ３２は、前記外部クロックに同期して、外部から供給された直列ディジタルデータを並列ディジタルデータに変換する。また、シフトレジスタ３２は、ＥＰＲＯＭ３４に記憶されている並列ディジタルデータよりなるトリミングデータを直列ディジタルデータに変換する。シフトレジスタ３２は補助メモリ回路１２としての機能を有する。
【００１７】
ＥＰＲＯＭ３４は、シフトレジスタ３２から供給された並列ディジタルデータよりなるトリミングデータを記憶する。ＥＰＲＯＭ３４にトリミングデータが書き込まれる際には、前記第１および第２の書き込み電圧がともに印加される。ＥＰＲＯＭ３４は主メモリ回路１３としての機能を有する。信号選択回路３５は、シフトレジスタ３２から供給された並列ディジタルデータよりなるトリミングデータと、ＥＰＲＯＭ３４から供給された並列ディジタルデータよりなるトリミングデータのいずれか一方を選択してＤ／Ａコンバータ３６に供給する。Ｄ／Ａコンバータ３６は、並列ディジタルデータよりなるトリミングデータをアナログデータに変換する。
【００１８】
コントロール・ロジック３３は、シフトレジスタ３２から供給された制御データに基づいて、入出力切換回路３１、シフトレジスタ３２、ＥＰＲＯＭ３４および信号選択回路３５に、それぞれの動作を制御するための制御信号を生成して出力する。ここで、説明の便宜上、コントロール・ロジック３３からシフトレジスタ３２に供給される制御信号をシフトレジスタ制御信号６５とする。入出力切換回路３１、コントロール・ロジック３３および信号選択回路３５は動作選択回路１１としての機能を有する。
【００１９】
信号判別回路４２は、ＣＧ／ＣＬＫ端子５５に印加された電圧が、外部クロックのものであるのか、ＥＰＲＯＭ３４にトリミングデータを書き込むための第１の書き込み電圧であるのかを判別する。そして、信号判別回路４２は、シフトレジスタ３２には外部クロックを供給し、またＥＰＲＯＭ３４には第１の書き込み電圧を供給する。信号判別回路４２は、信号判別手段１７としての機能を有する。
【００２０】
一般に、クロックは、電源電圧と接地電圧との間の二つのレベルの電圧で構成される。また、一般に、ＥＰＲＯＭ３４にデータを書き込むために必要な電圧は電源電圧よりも高い。そして、ＥＰＲＯＭ３４に電源電圧以下の電圧を印加しても、データ書き込みに対しては全く機能をなさない。したがって、電源電圧を基準とすることによって、クロックと書き込み電圧を判別することができる。すなわち、たとえば図３に示すように、ＣＧ／ＣＬＫ端子５５に印加された電圧が、電源電圧以下であれば外部クロックであり、電源電圧よりも高ければ第１の書き込み電圧である。
【００２１】
ゲージ回路４０は、たとえば印加圧力に応じた出力信号を発生させる半導体歪みゲージにより構成されている。信号増幅回路４１は、ゲージ回路４０で発生した信号を増幅してＶｏｕｔ端子５４を介して外部へ出力する。感度調整回路３７は、Ｄ／Ａコンバータ３６の出力に応じてゲージ回路４０への印加電流を変更調整（トリミング）する。同様に、オフセット調整回路３９は、Ｄ／Ａコンバータ３６の出力に応じて信号増幅回路４１のオフセット調整用基準電圧を変更調整する。温特調整回路３８は、Ｄ／Ａコンバータ３６の出力に応じて、感度調整回路３７およびオフセット調整回路３９のそれぞれの出力に対して加減算をおこなう。
【００２２】
Ｄ／Ａコンバータ３６、感度調整回路３７、温特調整回路３８およびオフセット調整回路３９は、調整回路１４としての機能を有する。ゲージ回路４０はセンサ素子１５としての機能を有する。信号増幅回路４１は増幅回路１６としての機能を有する。また、ＧＮＤ端子５１、Ｖｃｃ端子５２、ＤＳ端子５３、Ｖｏｕｔ端子５４、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６は、第１から第６までの端子２１〜２６に順に対応している。
【００２３】
図４は、シフトレジスタ３２の構成の一例を模式的に示す図である。シフトレジスタ３２のビット数は、特に限定しないが、たとえば５２ビットである。そのうち、３ビットは、コントロール・ロジック３３へ供給する制御データ６１を格納する。この３ビットにつづいて、ＥＰＲＯＭ３４へ供給するデータ６２、信号選択回路３５へ供給するトリミングデータ６３、またはＥＰＲＯＭ３４から供給されたデータ６４のいずれかを格納するために４８ビットが使用される。残りの１ビットはバッファとして使用される。
【００２４】
つぎに、各種制御信号や印加電圧と半導体圧力センサ装置３の動作モードとの関係について図５を参照しながら説明する。ＣＧ／ＣＬＫ端子５５に外部クロックが入力され、かつＥＶ端子５６が無接続（ＮＣ）状態のとき、制御データ６１の２ビット（ＡとＢ）がＬレベルで、かつ制御データ６１のイネーブルビットＣがＬレベルで、ＤＳ端子５３に直列ディジタルデータが入力されると、シフトレジスタ（ＳＲ）制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は入力となる。これによって、外部からシフトレジスタ３２に直列ディジタルデータが入力される（モードＮｏ．１）。
【００２５】
ＣＧ／ＣＬＫ端子５５に外部クロックが入力され、かつＥＶ端子５６がノーコネクション状態のとき、制御データ６１の２ビット（ＡとＢ）がＬレベルで、かつ制御データ６１のイネーブルビットＣがＨレベルであると、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２から外部に直列ディジタルデータが出力される（モードＮｏ．２）。
【００２６】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の第１のビット（Ａ）および第２のビット（Ｂ）がそれぞれＨレベルおよびＬレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はシフトレジスタ３２を選択し、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータを用いてトリミングがおこなわれる（モードＮｏ．３）。
【００２７】
制御データ６１のイネーブルビットＣがＬレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は入力となる。これによって、ＥＰＲＯＭ３４に記憶されたデータを用いてトリミングをおこなう定常状態となる（モードＮｏ．４）。
【００２８】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の２ビット（ＡとＢ）がＨレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータがＥＰＲＯＭ３４に転送される（モードＮｏ．５）。
【００２９】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、制御データ６１の２ビット（ＡとＢ）がＨレベル、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６にそれぞれ書き込み電圧が印加された状態のとき、シフトレジスタ制御信号６５はＬレベルとなり、入出力切換回路３１は出力となる。これによって、シフトレジスタ３２に格納されたデータがＥＰＲＯＭ３４に書き込まれる（モードＮｏ．６）。
【００３０】
制御データ６１のイネーブルビットＣがＨレベル、ＤＳ端子５３の入力がＬレベル、ＣＧ／ＣＬＫ端子５５の入力がＬレベル、制御データ６１の第１のビット（Ａ）および第２のビット（Ｂ）がそれぞれＬレベルおよびＨレベル、ＥＶ端子５６がノーコネクション状態のとき、シフトレジスタ制御信号６５はＨレベルとなり、信号選択回路３５はＥＰＲＯＭ３４を選択し、入出力切換回路３１は出力となる。これによって、ＥＰＲＯＭ３４に記憶されたデータがシフトレジスタ３２に転送される（モードＮｏ．７）。
【００３１】
つぎに、半導体圧力センサ装置３に対してトリミングをおこなう手順について説明する。半導体圧力センサ装置３は、Ｖｃｃ端子５２より電源電圧である、たとえば５Ｖの電圧が投入されると、自動的に上述したモードＮｏ．４の定常状態になるように各端子が設定されている。トリミングを実施していない初期状態においては、ＥＰＲＯＭ３４は、何も記憶していないオール「０」の状態であり、このときの信号増幅回路４１およびＶｏｕｔ端子５４は飽和状態、すなわち、電源電位もしくは接地電位のいずれか、あるいはその電位に近い状態となる。
【００３２】
図６に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３からトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２にトリミングデータを格納する（モードＮｏ．１）。その後、ＣＧ／ＣＬＫ端子５５およびＤＳ端子５３をＬレベルとし、かつ制御データ６１のイネーブルビットＣをＨレベルとすることによって、シフトレジスタ３２に格納したトリミングデータを用いてトリミングをおこなう（モードＮｏ．３）。
【００３３】
このとき、Ｖｏｕｔ端子５４からのセンサ出力を測定する。この仮トリミング作業を所望のセンサ出力が得られるまで繰り返しおこなう。つまり、外部から入力する仮のトリミングデータを漸次変更しながらセンサ出力を測定し、所望のセンサ出力が得られるトリミングデータを確定する。
【００３４】
トリミングデータが確定したら、図７に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３から確定済みのトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２に確定済みのトリミングデータを格納する（モードＮｏ．１）。つづいて、制御データ６１のイネーブルビットＣをＨレベル、ＤＳ端子５３をＬレベルおよびＣＧ／ＣＬＫ端子５５をＬレベルとして、シフトレジスタ３２からＥＰＲＯＭ３４に確定済みのトリミングデータを転送する（モードＮｏ．５）。その後、ＣＧ／ＣＬＫ端子５５およびＥＶ端子５６にそれぞれ書き込み電圧を印加して、シフトレジスタ３２から転送された確定済みのトリミングデータをＥＰＲＯＭ３４に書き込む（モードＮｏ．６）。
【００３５】
書き込みが終わったら、トリミング作業が終了となり、それ以降は初期状態（モードＮｏ．４）で半導体圧力センサ装置３を使用する。そうすれば、常にＥＰＲＯＭ３４に記憶されたトリミングデータに基づいて調整された所望のセンサ特性を得ることができる。
【００３６】
また、仮トリミング作業を開始する前に、図８に示すタイミングチャートのように、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、ＤＳ端子５３から仮のトリミングデータを入力し、かつ制御データ６１のイネーブルビットＣをＬレベルとすることによって、外部からシフトレジスタ３２に仮のトリミングデータを格納する（モードＮｏ．１）。その後、制御データ６１のイネーブルビットＣをＨレベルにすると、シフトレジスタ３２に格納された仮のトリミングデータをＤＳ端子５３から出力させることができる（モードＮｏ．２）。
【００３７】
これは、ＤＳ端子５３から入力した仮のトリミングデータを、入出力切換回路３１およびシフトレジスタ３２を経由させた後に、そのままＤＳ端子５３へ出力させることになるため、シフトレジスタ３２および入出力切換回路３１の動作の良否判定をおこなったことになる。つまり、図８に示すタイミングチャートを実行することによって、シフトレジスタ３２および入出力切換回路３１の動作の良否判定をおこなうことができる。なお、図８に示すタイミングチャートのうち、無視と示したビットは、トリミングの調整に関係しないビットであり、無視してよい。後述する図９においても同様である。
【００３８】
また、図９に示すタイミングチャートのように、制御データ６１のイネーブルビットＣをＨレベル、ＤＳ端子５３をＬレベル、ＣＧ／ＣＬＫ端子５５をＬレベルとすれば、ＥＰＲＯＭ３４に記憶されたトリミングデータをシフトレジスタ３２に転送することができる（モードＮｏ．７）。転送後、ＣＧ／ＣＬＫ端子５５に外部クロックを入力しながら、制御データ６１のイネーブルビットＣをＨレベルにすると、シフトレジスタ３２に格納されたトリミングデータをＤＳ端子５３から出力させることができる（モードＮｏ．２）。これによって、ＥＰＲＯＭ３４に記憶されたトリミングデータをＤＳ端子５３から出力させることができるので、ＥＰＲＯＭ３４の動作の良否を確認したり、ＥＰＲＯＭ３４のデータ保持能力を調べたり、トリミング後のセンサ特性の不良原因を調査することができ、半導体圧力センサ装置３の品質保証や管理に非常に有効である。
【００３９】
上述した実施の形態１によれば、シフトレジスタ３２に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それをＥＰＲＯＭ３４に記憶させ、通常の使用状態においては、ＥＰＲＯＭ３４に記憶されたトリミングデータを用いて感度調整回路３７、温特調整回路３８およびオフセット調整回路３９によりセンサ出力を調整する構成とし、これらの各構成要素をＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成し、かつ６個の端子５１〜５６とともに同一半導体チップ上に設けたため、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置が得られる。
【００４０】
実施の形態２．
図１０は、本発明の実施の形態２にかかる半導体物理量センサ装置の構成の一例を示すブロック図である。実施の形態２にかかる半導体物理量センサ装置１０１は、図１０に示すように、第５端子２５の印加電圧を変圧回路１１８により変圧することにより、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を発生させ、その発生させた電圧を、第５端子２５の印加電圧とともに、半導体物理量センサ装置１０１の主メモリ回路１３に供給する構成となっている。
【００４１】
したがって、実施の形態２では、第２端子２２に印加される電源電圧よりも高く、かつ第５端子２５の印加電圧とは異なる電圧を供給するための端子、すなわち実施の形態１の第６端子２６は存在しない。図１０に示す半導体物理量センサ装置１０１のその他の構成は図１と同じであるので、図１と同一の符号を付して説明を省略する。
【００４２】
図１１は、本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の他の例を示すブロック図である。この半導体圧力センサ装置１０３は、図１１に示すように、ＣＧ／ＣＬＫ端子５５に印加される第１の書き込み電圧（たとえば２６Ｖ）を変圧回路１４３により変圧することにより、第２の書き込み電圧（たとえば１３Ｖ）を発生させる構成となっている。第１の書き込み電圧は、信号判別回路４２を介して変圧回路１４３に供給される。実施の形態２では、実施の形態１のＥＶ端子５６は存在しない。
【００４３】
ここで、第１の書き込み電圧をたとえば２６Ｖとし、これを変圧回路１４３でたとえば１３Ｖに降圧して第２の書き込み電圧としてもよいし、その逆でもよい。図１１に示す半導体圧力センサ装置１０３のその他の構成は図２と同じであるので、図２と同一の符号を付して説明を省略する。また、図１１に示す半導体圧力センサ装置１０３の動作やトリミング手順は、第１の書き込み電圧に基づいて第２の書き込み電圧が生成される点を除いて、実施の形態１と同じであるので、説明を省略する。
【００４４】
実施の形態２によれば、上述した実施の形態１よりも少ない端子数でもって実施の形態１と同じ効果が得られる。
【００４５】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、本発明は、半導体圧力センサ装置に限らず、温度、湿度、速度、加速度、光、磁気または音など種々の物理量に対する各センサ装置に適用できる。
【００４６】
【発明の効果】
本発明によれば、補助メモリ回路に記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それを主メモリ回路に記憶させ、通常の使用状態においては、主メモリ回路に記憶されたトリミングデータを用いて調整回路によりセンサ出力を調整する構成とし、これらセンサ素子、補助メモリ回路、主メモリ回路および調整回路が、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成され、かつ５または６個の端子とともに同一半導体チップ上に設けられる構成であるため、安価で、かつ少ない端子数でもって電気的トリミングをおこなうことが可能な半導体物理量センサ装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体物理量センサ装置の構成を示すブロック図である。
【図２】本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の一例を示すブロック図である。
【図３】外部クロックとＥＰＲＯＭの書き込み電圧とを判別する手段の原理を説明するための図である。
【図４】図２に示す構成の半導体圧力センサ装置におけるシフトレジスタの構成の一例を模式的に示す図である。
【図５】図２に示す構成の半導体圧力センサ装置の動作モードを説明するための図表である。
【図６】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図７】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図８】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図９】図２に示す構成の半導体圧力センサ装置の動作タイミングを示すタイミングチャートである。
【図１０】本発明の実施の形態２にかかる半導体物理量センサ装置の構成を示すブロック図である。
【図１１】本発明を適用して半導体チップ上に形成した半導体圧力センサ装置の全体構成の他の例を示すブロック図である。
【符号の説明】
１，１０１ 半導体物理量センサ装置
１１ 動作選択回路
１２ 補助メモリ回路
１３ 主メモリ回路
１４ 調整回路
１５ センサ素子
１６ 増幅回路
１７ 信号判別手段
１１８ 変圧回路
２１ 接地端子
２２ 電源端子
２３ データ入力端子
２４ 出力端子
２５ 第１の書き込み端子
２６ 第２の書き込み端子
３１ 入出力切換回路
３７ 感度調整回路
３８ 温特調整回路
３９ オフセット調整回路
Claims (10)
- 検知した物理量に応じた電気信号を生成するセンサ素子と、
前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、
接地電位を供給する接地端子と、
電源電圧を供給する電源端子と、
前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
前記補助メモリ回路に記憶されたトリミングデータを電気的な再書き込み動作によって記憶する再書き込み可能な読み出し専用の主メモリ回路と、
外部クロックを入力するか、または前記主メモリ回路にデータを書き込むための、前記電源電圧以上の第１の書き込み電圧を供給する第１の書き込み端子と、
前記主メモリ回路にデータを書き込むための、前記電源電圧以上で、かつ前記第１の書き込み電圧とは異なる第２の書き込み電圧を供給する第２の書き込み端子と、
前記補助メモリ回路に記億されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
前記第１の書き込み端子に印加された電圧が外部クロックであるかまたは第１の書き込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書き込み電圧を供給する信号判別手段と、
前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
を具備し、
同一半導体チップ上に形成された、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されていることを特徴とする半導体物理量センサ装置。 - 前記信号判別手段は、前記第１の書き込み端子に印加された電圧が電源電圧よりも高いときに第１の書き込み電圧であるとし、前記第１の書き込み端子に印加された電圧が電源電圧以下のときに外部クロックであると判別することを特徴とする請求項１に記載の半導体物理量センサ装置。
- 検知した物理量に応じた電気信号を生成するセンサ素子と、
前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
前記センサ素子の出力特性を調整するためのトリミングデータとなる直列ディジタルデータを入力するデータ入力端子と、
接地電位を供給する接地端子と、
電源電圧を供給する電源端子と、
前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
前記補助メモリ回路に記憶されたトリミングデータを電気的な再書き込み動作によって記憶する再書き込み可能な読み出し専用の主メモリ回路と、
外部クロックを入力するか、または前記主メモリ回路にデータを書き込むための、前記電源電圧以上の第１の書き込み電圧を供給する書き込み端子と、
前記書き込み端子から入力された第１の書き込み電圧に基づいて、前記主メモリ回路にデータを書き込むための、前記電源電圧以上で、かつ前記第１の書き込み電圧とは異なる第２の書き込み電圧を生成して前記主メモリ回路に供給する変圧回路と、
前記補助メモリ回路に記億されたディジタルデータの一部に基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
前記書き込み端子に印加された電圧が外部クロックであるかまたは第１の書き込み電圧であるかを判別し、前記補助メモリ回路に外部クロックを供給し、前記主メモリ回路に第１の書き込み電圧を供給する信号判別手段と、
前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
を具備し、
同一半導体チップ上に形成された、ＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成されていることを特徴とする半導体物理量センサ装置。 - 前記信号判別手段は、前記書き込み端子に印加された電圧が電源電圧よりも高いときに第１の書き込み電圧であるとし、前記書き込み端子に印加された電圧が電源電圧以下のときに外部クロックであると判別することを特徴とする請求項３に記載の半導体物理量センサ装置。
- 前記補助メモリ回路は、入力された直列ディジタルデータを並列ディジタルデータに変換して装置内部の回路に供給することを特徴とする請求項１〜４のいずれか一つに記載の半導体物理量センサ装置。
- 前記調整回路は、前記トリミングデータに基づいて、前記センサ素子の感度を設定するために前記センサ素子への印加電流の変更調整をおこなう感度調整回路を有することを特徴とする請求項１〜５のいずれか一つに記載の半導体物理量センサ装置。
- 前記調整回路は、前記感度調整回路の出力に対して加減算をおこなう温度特性調整回路をさらに有することを特徴とする請求項６に記載の半導体物理量センサ装置。
- 前記センサ素子により生成された電気信号を増幅して外部へ出力するための増幅回路をさらに有し、
前記調整回路は、前記増幅回路のオフセット調整用基準電圧の変更調整をおこなうオフセット調整回路を有することを特徴とする請求項１〜６のいずれか一つに記載の半導体物理量センサ装置。 - 前記調整回路は前記感度調整回路および前記オフセット調整回路のそれぞれの出力に対して加減算をおこなう温度特性調整回路をさらに有することを特徴とする請求項８に記載の半導体物理量センサ装置。
- 前記データ入力端子は、前記補助メモリ回路に格納されたデータを外部へ出力するための端子を兼ねており、
また、前記補助メモリ回路は、格納しているデータを直列ディジタルデータとして出力し、
前記データ入力端子と前記補助メモリ回路との間に、前記データ入力端子から入力された直列ディジタルデータを前記補助メモリ回路へ供給するか、前記補助メモリ回路から出力された直列ディジタルデータを前記データ入力端子へ供給するか、を切り換える入出力切換回路をさらに有することを特徴とする請求項１〜９のいずれか一つに記載の半導体物理量センサ装置。
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