JPH11175501A - フラッシュメモリ内蔵マイクロコンピュータ、およびプログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 アナログ電源電圧の値が、フラッシュメモリ
内蔵マイクロコンピュータを作成するときのプロダクト
パラメータの変動などに起因して、予め設計された値か
ら変動してしまう可能性があった。 【解決手段】 アナログ電源電圧の調整用のプログラム
に従って、ＣＰＵ２は、Ａ−Ｄ変換器７によりデジタル
データに変換されたアナログ電源電圧（ＶＤＥＣ，ＶＤ
ＥＣ２，ＶＡＭＰ）に応じて、そのアナログ電源電圧の
値が所望の値になるまで、アナログ電圧調整レジスタ２
８の値を変更する。そして、電圧発生回路３１はアナロ
グ電圧調整レジスタ２８の値に応じてアナログ電源電圧
を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フラッシュメモ
リを内蔵するマイクロコンピュータ（以下、マイコンと
いう）に関し、特に、内部あるいは外部メモリに記憶さ
れたプログラムに従って中央演算処理装置（以下、ＣＰ
Ｕという）を動作させてフラッシュメモリの内容を書き
換えるフラッシュメモリ内蔵マイクロコンピュータに関
するものである。

【０００２】

【従来の技術】フラッシュメモリ内蔵マイコンのフラッ
シュメモリにおける記憶内容の書換方式は、次の２つの
方式に大別することができる。 （１）ＣＰＵの動作を停止させた状態で、外部の書き込
みアダプタとＰＲＯＭライタを利用してフラッシュメモ
リの記憶内容の書き換えを行う外部書換方式。 （２）内部メモリまたは外部メモリに記憶されているプ
ログラムに従ってＣＰＵを動作させ、フラッシュメモリ
の記憶内容の書き換えを行うＣＰＵ書換方式。

【０００３】図７は上述のＣＰＵ書換方法でフラッシュ
メモリの記憶内容の書き換えを行う従来のフラッシュメ
モリ内蔵マイコンを示す構成図である。図において、１
はマイコンであり、２はＣＰＵであり、３はタイマ、シ
リアルＩ／Ｏインタフェースなどの周辺装置であり、４
はＲＡＭであり、５はＩ／Ｏポートである。６はＤ−Ａ
変換器であり、７はＡ−Ｄ変換器であり、８はＣＰＵ
２、周辺装置３、ＲＡＭ４、Ｉ／Ｏポート５、Ｄ−Ａ変
換器６、Ａ−Ｄ変換器７、およびフラッシュメモリ部１
９に接続されたデータバスである。なお、データバス８
と同様に図示せぬアドレスバスも設けられている。

【０００４】１９は、フラッシュメモリ制御部２０、電
圧発生回路３１、ソース回路３７、アドレスデコーダ３
８、読出書込制御回路４０、およびフラッシュメモリ
（メモリセルアレイ）４１で構成されるフラッシュメモ
リ部である。フラッシュメモリ部１９において、２０
は、フラッシュ制御レジスタ２１、フラッシュコマンド
レジスタ２２、コマンドデコーダ２３およびシーケンス
回路２６で構成され、制御線２９を介して読出書込制御
回路４０とアドレスデコーダ３８を制御し、制御線２７
を介して電圧発生回路３１を制御するフラッシュメモリ
制御部であり、３１は電源端子４３，４４，４５を介し
てマイコン１外部よりそれぞれ供給される電圧Ｖｐｐ
（例えば１２．０ボルト），Ｖｃｃ（例えば５．０ボル
ト），Ｖｓｓから、電源線３９を介して読出書込制御回
路４０に供給される読み出し電圧と書き込み電圧、電源
線３６を介してアドレスデコーダ３８に供給されるアド
レスデコード電圧、および、電源線３５を介してソース
回路３７に供給される消去電圧を生成する電圧発生回路
である。

【０００５】１０−０〜１０−ｎは端子ＡＮ０〜ＡＮｎ
のうちのいずれかを選択し、Ａ−Ｄ変換器７の入力端子
ＡＮｉｎの電位をその端子の電位と同電位にするトラン
スミッションゲートであり、９−０〜９−ｎ，はＤ−Ａ
変換器６からの出力信号を選択し、端子ＤＡ０〜ＤＡｎ
へ出力するトランスミッションゲートである。図８は、
トランスミッションゲート９−０〜９−ｎ，１０−０〜
１０−ｎの構成を示す図である。図８（ａ）に示すトラ
ンスミッションゲート９０は、その実際の回路として
は、図８（ｂ）に示すようにｎチャネルトランジスタ９
１とｐチャネルトランジスタ９２のソースとドレインが
それぞれ接続された構成になっており、その接続された
ソースとドレインが端子１２０，１２１に接続されてい
る。

【０００６】１６はＡ−Ｄ変換器７の動作を開始すると
きに外部トリガ信号ＡＤｔｒｇを入力される外部トリガ
入力端子である。１７はＤ−Ａ変換器６およびＡ−Ｄ変
換器７に供給されるアナログ電源ＡＶｓｓ（接地電位）
が印加されるアナログ電源端子であり、１８はＤ−Ａ変
換器６およびＡ−Ｄ変換器７に供給される、Ｄ−Ａ変換
およびＡ−Ｄ変換の基準電圧Ｖｒｅｆが印加される基準
電圧端子である。

【０００７】次に動作について説明する。ここでは、上
述のＣＰＵ書換方式に従った動作について説明する。ま
ず、ＣＰＵ２は、フラッシュメモリ４１に格納されてい
る、ＣＰＵ書換動作を記述した制御プログラム（以下、
ブートプログラムという）を、データバス８を介してＲ
ＡＭ４に転送し、記憶させる。次に、ＣＰＵ２は、処理
を、ＲＡＭ４に転送したブートプログラムにジャンプさ
せる。すなわち、これ以降の動作は、ブートプログラム
に従って実行される。

【０００８】そして、ＣＰＵ２は、フラッシュメモリ制
御部２０のフラッシュ制御レジスタ２１のうちのＣＰＵ
書換モード選択ビットに値「１」を書き込む。これによ
り、ＣＰＵ書換方式が選択される。

【０００９】次に、ＣＰＵ２は、フラッシュコマンドレ
ジスタ２２に後述のコマンドを書き込み、コマンドデコ
ーダ２３は、書き込まれたコマンドを解読し、実行すべ
きコマンドをシーケンス回路２６に対して指示する。シ
ーケンス回路２６は、指示されたコマンドに対応するシ
ーケンスを実行し、制御線２７，２９を介して制御信号
を供給し、電圧発生回路３１、読出書込制御回路４０お
よびアドレスデコーダ３８をシーケンスに従って動作さ
せる。

【００１０】電圧発生回路３１は、制御線２７を介して
供給される制御信号に応じて、電源端子４３，４４，４
５より供給される電源Ｖｐｐ，Ｖｃｃ，Ｖｓｓから所定
の電圧値の電源電圧を発生し、電源線３５，３６，３９
にその電圧を所定のタイミングで印加し、ソース回路３
７、読出書込制御回路４０およびアドレスデコーダ３８
にそれぞれ供給する。

【００１１】なお、上述のコマンドには、例えば次に示
すようなものがある。 （１）リードコマンド：フラッシュメモリ（メモリセ
ル）に記憶されたデータ（０または１）を読み出すため
のコマンド （２）プログラムコマンド：フラッシュメモリ（メモリ
セル）に値「０」のデータを書き込むためのコマンド （３）プログラムベリファイコマンド：書込実行後のデ
ータを読み出し、値「０」のデータの書込みが正しく行
われたを検証するためのコマンド （４）イレーズコマンド：フラッシュメモリから値
「０」のデータを消去するためのコマンド（すなわち、
メモリセルに記憶されるデータの値を「１」にするコマ
ンド） （５）イレーズベリファイコマンド：消去実行後にフラ
ッシュメモリの内容を読み出し、値「０」のデータが確
実に消去されたことを確認するためのコマンド

【００１２】次に、フラッシュメモリ部１９のうちの、
フラッシュメモリ４１の１つのメモリセルに接続され
る、アドレスデコーダ３８、読出書込制御回路４０およ
びソース回路３７の部分的な回路を示し、各コマンド実
行時の動作について説明する。

【００１３】図９は、図７のフラッシュメモリ部１９の
うちの、フラッシュメモリ４１の１つのメモリセルに接
続される、アドレスデコーダ３８、読出書込制御回路４
０およびソース回路３７の部分的な回路を示すブロック
図であり、図１０は、各コマンド実行時における、図９
の回路の各電源の電圧値を示す図である。図９におい
て、１０１は、ゲートがワード線１０２に接続され、ド
レインがビット線１０３に接続され、ソースがソース回
路３７ｉに接続された１ビットのフラッシュメモリセル
（以下、単にメモリセルという）であり、１０４は、ア
ドレスデコーダ３８においてワード線１０２に接続さ
れ、電源ＶＤＥＣで駆動されるワード線バッファであ
り、１０５はアドレスデコーダ３８において電源ＶＤＥ
Ｃ２で駆動され、アドレスバス１０６からのアドレスデ
ータに応じた電圧をワード線バッファ１０４に出力する
アドレスデコード回路である。なお、この電源ＶＤＥ
Ｃ，ＶＤＥＣ２は電源線３６を介して供給される。ま
た、ソース回路３７ｉは、ソース回路３７のうちの、１
つのメモリセル１０１に対応する回路であり、電源ＶＭ
Ｓで駆動され、メモリセル１０１のフローティングゲー
ト１１５から電子を引き抜くものである。

【００１４】１０７は、読出書込制御回路４０において
電源ＶＡＭＰで駆動され、データ読出時にビット線１０
３を介してメモリセル１０１に記憶されたデータを読み
出し、データバス８に出力するセンスアンプであり、１
０８は読出書込制御回路４０において電源ＶＭＤで駆動
され、データ書込時に、データバス８からのデータを、
ビット線１０３を介してメモリセル１０１に書き込む書
込回路である。１１１は、複数のメモリセル１０１にそ
れぞれ接続される複数のビット線１０３のうちのいずれ
かを選択し、選択したビット線１０３をセンスアンプ１
０７および書込回路１０８に接続するセレクタである。

【００１５】なお、図９には１ビットのメモリセル１０
１に対応する部分的な回路だけが記載されており、実際
には、多数のメモリセル１０１に対応して同様の回路が
多数設けられている。

【００１６】次に、まずリードコマンド実行時の動作に
ついて説明する。図１０に示すように、イレーズコマン
ド実行時に使用される電源ＶＭＳ以外のすべての電源
は、５．０ボルトに設定され、ワード線１０２の電位も
５．０ボルトになる。センスアンプ１０７は、ビット線
１０３の電位を検出して、メモリセル１０１のドレイン
電流の流れ易さを調べ、電流が流れにくいときはメモリ
セル１０１に記憶されているデータの値が「０」であ
り、電流が流れ易いときはデータの値が「１」であると
して、そのデータの値をデータバス８に出力する。

【００１７】次に、プログラムコマンド実行時の動作に
ついて説明する。図１０に示すように、ワード線バッフ
ァ１０４の電源ＶＤＥＣが１２．０ボルトに設定される
ので、ワード線１０２の電位も１２．０ボルトになる。
また、書込回路１０８の電源ＶＭＤも１２．０ボルトに
設定され、その電圧が中間の回路により降圧されるの
で、メモリセル１０１のドレインに接続されるビット線
１０３の電位は約７ボルトになる。一方、ソース回路３
７ｉの電源ＶＭＳは０ボルトである。したがって、ソー
ス−ドレイン間には、約７ボルトの電圧が印加され、ド
レイン電流が生じる。この電流により発生したホットエ
レクトロンがフローティングゲート１１５に注入され、
値「０」のデータが書き込まれる。

【００１８】次に、イレーズコマンド実行時の動作につ
いて説明する。図１０に示すように、ソース回路３７ｉ
の電源ＶＭＳが１２．０ボルトに設定される。このと
き、ワード線１０２の電位は、アドレスデコード回路１
０５により０ボルトに設定され、ビット線１０３は、セ
レクタ１１１により遮断される。したがって、ソース−
ゲート間に１２．０ボルトの電圧が印加され、トンネル
現象を利用してフローティングゲート１１５の電子をソ
ース側に引き抜き、値「０」のデータを消去する。な
お、このように電子が引き抜かれた状態では、値「１」
のデータを記憶していることになる。

【００１９】次に、プログラムベリファイコマンド実行
時の動作について説明する。図１０に示すように、ワー
ド線バッファ１０４の電源ＶＤＥＣが６．３ボルトに設
定され、ワード線１０２の電位も同様に６．３ボルトに
なる。一方、センスアンプ１０７の電源ＶＡＭＰは５．
５ボルトに設定される。この場合、リードコマンド実行
時に比較してドレイン電流が流れ易い状態になる。すな
わち、メモリセル１０１の内容が、値「１」のデータと
して読み出され易い状態になる。したがって、プログラ
ムコマンド実行時において、メモリセル１０１のフロー
ティングゲート１１５にホットエレクトロンが注入さ
れ、値「０」のデータが確実に書き込まれていないと、
値「０」のデータが書き込まれたと判断されない。な
お、読み出されたデータの値が「１」であると判断され
た場合、プログラムコマンドを再度実行した後、再度プ
ログラムベリファイコマンドが実行される。そして、こ
の動作は、値「０」のデータが書き込まれたと判断され
るまで繰り返される。

【００２０】次に、イレーズベリファイコマンド実行時
の動作について説明する。図１０に示すように、ワード
線バッファ１０４の電源ＶＤＥＣとアドレスデコード回
路１０５の電源ＶＤＥＣ２が３．５ボルトに設定され、
ワード線１０２の電位が３．５ボルトになる。また、セ
ンスアンプ１０７の電源ＶＡＭＰが４．０ボルトに設定
される。この場合、プログラムベリファイ実行時とは逆
に、リードコマンド実行時に比較してドレイン電流が流
れにくい状態になる。すなわち、メモリセル１０１の内
容は、値「０」のデータとして読み出され易い状態にな
る。したがって、イレーズコマンド実行時において、メ
モリセル１０１のフローティングゲート１１５から確実
に電子が引き抜かれていないと、値「０」のデータが消
去されたと判断されない（すなわち、値「１」のデータ
を記憶していると判断されない）。なお、読み出された
データの値が「０」であると判断された場合、イレーズ
コマンドを再度実行した後、再度イレーズベリファイコ
マンドが実行される。そして、この動作は、値「０」の
データが消去されたと判断されるまで繰り返される。

【００２１】なお、プログラムベリファイ時やイレーズ
ベリファイ時において、ワード線バッファ１０４の電源
ＶＤＥＣ、アドレスデコード回路１０５の電源ＶＤＥＣ
２、およびセンスアンプ１０７の電源ＶＡＭＰの電圧値
を、例えば６．３ボルト、５．５ボルトといった１２．
０ボルトと５．０ボルトとの間の中間電位、または、例
えば４．０ボルト、３．５ボルトといった５．０ボルト
と０ボルトとの間の中間電位に適宜設定することによ
り、プログラム動作による書込レベル（ドレイン電流の
流れにくさ）およびイレーズ動作による消去レベル（ド
レイン電流の流れ易さ）を調整することができる。以
下、電源ＶＤＥＣ，ＶＤＥＣ２，ＶＡＭＰなどの中間電
位を発生する電源をアナログ電源というとともに、その
電源電圧をアナログ電源電圧という。

【００２２】次に、アナログ電源電圧を発生する回路の
一例について説明する。図１１は、アナログ電源電圧を
発生するアナログ電源電圧発生回路の一例を示す回路図
である。なお、図１１のアナログ電源電圧発生回路は、
１つのアナログ電源電圧を発生する回路であり、同様の
回路が、供給するアナログ電源電圧の数だけ設けられて
いる。図において、２００は基準電圧ＡＶｒｅｆを生成
する基準電圧発生部であり、２０１は基準電圧発生部２
００により生成された基準電圧ＡＶｒｅｆをアナログ電
源電圧として上述の回路に印加し、その回路を駆動する
駆動部である。

【００２３】２０３は、入力端が動作モード信号供給端
２０６に接続され、出力端が基準電圧発生部２００のｐ
チャネルトランジスタ２１１のゲートとｎチャネルトラ
ンジスタ２０４のゲートに接続されたインバータであ
り、２０４はゲートがインバータ２０３の出力端に接続
され、ソースが接地され、ドレインが基準電圧発生部２
００の基準電圧点２１２に接続されたｎチャネルトラン
ジスタである。２０５は、入力端が動作モード信号供給
端２０６に接続され、出力端が駆動部２０１のｎチャネ
ルトランジスタ２２３のゲートに接続されたインバータ
である。２０６は、上述のコマンドに対応して電源電圧
を発生するときに、Ｈレベルの動作モード信号を供給さ
れる動作モード信号供給端である。なお、動作モード信
号は、フラッシュメモリ制御部２０から制御線２７を介
して供給される。

【００２４】基準電圧発生部２００において、２１１
は、ゲートがインバータ２０３の出力端に接続され、ソ
ースが電源２０２に接続され、ドレインが基準電圧点２
１２に接続されたｐチャネルトランジスタである。２１
３〜２１６は、それぞれのゲートとドレインが接続され
るとともに、ソースが隣りのｎチャネルトランジスタの
ドレインとゲートに接続されたｎチャネルトランジスタ
群であり、一端のｎチャネルトランジスタ群２１３のゲ
ートとドレインは基準電圧点２１２に接続され、他端の
ｎチャネルトランジスタ群２１６のソースは接地されて
いる。なお、電源２０２としては、電源Ｖｐｐと電源Ｖ
ｃｃとの間の中間電位を発生させる場合、電源Ｖｐｐが
使用され、電源Ｖｃｃと０ボルトとの間の中間電位を発
生させる場合、電源Ｖｃｃが使用され、電源Ｖｐｐと電
源Ｖｃｃとの間の中間電位および電源Ｖｃｃと０ボルト
との間の中間電位のいずれかを適宜発生させる場合、動
作（コマンド）に応じて電圧値が電圧Ｖｐｐまたは電圧
Ｖｃｃに切り替えられる電源Ｖｃｃｐｐが使用される。

【００２５】駆動部２０１においては、２２１は、ｐチ
ャネルトランジスタ２３１，２３２とｎチャネルトラン
ジスタ２３３，２３４，２３５で構成され、出力点２２
４の電圧を基準電圧ＡＶｒｅｆに保つように動作するカ
レントミラー回路であり、２２２は、ゲートがｎチャネ
ルトランジスタ２３４のドレインに接続され、ソースが
電源２０２に接続され、ドレインが出力点２２４に接続
されたｐチャネルトランジスタであり、２２３はゲート
がインバータ２０５の出力端に接続され、ソースが接地
され、ドレインが出力点２２４に接続されたｎチャネル
トランジスタである。

【００２６】次に動作について説明する。Ｈレベルの動
作モード信号が供給されると、基準電圧発生部２００の
ｐチャネルトランジスタ２１１のゲートの電位は、イン
バータ２０３で反転されたＬレベルになるので、ｐチャ
ネルトランジスタ２１１はオン状態になる。同様に、ｎ
チャネルトランジスタ２０４のゲートの電位はＬレベル
になるので、ｎチャネルトランジスタ２０４はオフ状態
になる。したがって、基準電圧発生部２００において、
ｎチャネルトランジスタ群２１３〜２１６と、ｐチャネ
ルトランジスタ２１１により電源２０２の電圧が分圧さ
れ、分圧された電圧が、基準電圧点２１２の電圧、すな
わち基準電圧ＡＶｒｅｆになる。

【００２７】そして、このとき、駆動部２０１において
は、ｎチャネルトランジスタ２２３がオフ状態になると
ともに、カレントミラー回路２２１のｎチャネルトラン
ジスタ２３５がオン状態になり、カレントミラー回路２
２１が動作する。したがって、カレントミラー回路２２
１とｐチャネルトランジスタ２２２により出力点２２４
の電圧が、基準電圧点２１２の電圧に等しくなるように
制御される。

【００２８】このようにして、動作モード信号が供給さ
れると、アナログ電源電圧が発生される。

【００２９】一方、Ｈレベルの動作モード信号が供給さ
れずに、動作モード信号供給端２０６の電位がＬレベル
である場合、基準電圧発生部２００のｐチャネルトラン
ジスタ２１１はオフ状態になり、ｎチャネルトランジス
タ２０４はオン状態になる。駆動部２０１においては、
ｎチャネルトランジスタ２２３がオン状態になるととも
に、カレントミラー回路２２１のｎチャネルトランジス
タ２３５がオフ状態になるので、出力点２２４の電圧は
０ボルトになる。

【００３０】次に、イレーズコマンド実行時の電源電圧
すなわち消去電圧を発生する回路について説明する。

【００３１】図１２は、ソース回路３７ｉ、および電圧
発生回路３１に設けられている消去電圧発生回路２４０
を示す回路図であり、図１３は、イレーズコマンド実行
時における電源ＶＭＳの電圧波形を示す図である。図に
おいて、２４０は、消去電圧発生回路であり、３７ｉは
１つのメモリセル１０１に対応するソース回路である。
消去電圧発生回路２４０において、２４１は、メモリセ
ル１０１に記憶されたデータを消去するときにフラッシ
ュメモリ制御部２０からイレーズパルス信号ＥＲＳＭを
供給される入力端子であり、２４２は、ゲートが電源Ｖ
ｃｃに接続され、ドレインが入力端子２４１に接続さ
れ、ソースがインバータ２４３の入力端に接続されたｎ
チャネルトランジスタである。

【００３２】２４３は、入力端がｎチャネルトランジス
タ２４２のソースとｐチャネルトランジスタ２４４のド
レインに接続され、出力端がｐチャネルトランジスタ２
４４のゲートとｐチャネルトランジスタ２４５のゲート
に接続されたインバータであり、２４４は、ゲートがイ
ンバータ２４３の出力端に接続され、ソースが電源Ｖｃ
ｃｐｐに接続され、ドレインがインバータ２４３の入力
端に接続されたｐチャネルトランジスタである。なお、
電源Ｖｃｃｐｐは、その電圧がイレーズコマンド実行時
にＶｐｐ（１２ボルト）に、その他の時にはＶｃｃ（５
ボルト）に設定される電源である。

【００３３】２４５は、ゲートがインバータ２４３の出
力端に接続され、ソースが電源Ｖｃｃｐｐに接続され、
ドレインが消去電圧供給端２４９（すなわち、電源ＶＭ
Ｓ）に接続されたｐチャネルトランジスタであり、２４
６は、入力端が入力端子２４１に接続され、出力端がｎ
チャネルトランジスタ２４７のゲートに接続されたイン
バータであり、２４７は、ゲートがインバータ２４６の
出力端に接続され、ソースが接地され、ドレインが消去
電圧供給端２４９に接続されたｎチャネルトランジスタ
である。

【００３４】ソース回路３７ｉにおいて、２４８は、電
源Ｖｃｃｐｐにゲートが接続され、ソースが接地され、
ドレインが消去電圧供給端２４９に接続された、β値
（電流増幅率）の小さいｎチャネルトランジスタであ
る。

【００３５】次に動作について説明する。イレーズコマ
ンドが実行されると、入力端子２４１にＨレベルのイレ
ーズパルス信号ＥＲＳＭが供給される。このとき、ｎチ
ャネルトランジスタ２４７のゲートの電位は、インバー
タ２４６によりイレーズパルス信号を反転したＬレベル
の電位になり、ｎチャネルトランジスタ２４７はオフ状
態になる。一方、ｐチャネルトランジスタ２４５のゲー
トの電位は、インバータ２４３によりイレーズパルス信
号を反転したＬレベルの電位になり、ｐチャネルトラン
ジスタ２４５はオン状態になる。なお、ｎチャネルトラ
ンジスタ２４２は常にオン状態である。

【００３６】したがって、消去電圧供給端２４９の電位
が電源Ｖｃｃｐｐの電位になり、メモリセル１０１のフ
ローティングゲート１１５に蓄積された電子は、メモリ
セル１０１のソースを介して引き抜かれ、ｐチャネルト
ランジスタ２４５を介して電源Ｖｃｃｐｐに出力され
る。なお、ソース回路３７ｉのｎチャネルトランジスタ
２４８は常時オン状態であるが、β値が小さいため、イ
レーズコマンド実行時において、消去電圧供給端２４９
の電位が接地電位と同一になることはない。

【００３７】このとき、電源ＶＭＳ（消去電圧供給端２
４９）の電圧は、図１３に示すように、所定の立ち上が
り時間（約６８０ナノ秒）をかけて電源Ｖｃｃｐｐの電
位に到達する。この立ち上がり時間は、主に、ｐチャネ
ルトランジスタ２４５のβ値、電源ＶＭＳの内部抵抗、
および電源ＶＭＳに付加される静電容量成分（メモリセ
ル１０１のソースに発生する寄生容量、電源ＶＭＳの配
線容量など）に応じて発生する。

【００３８】以上のようにして、アナログ電源ＶＤＥ
Ｃ，ＶＤＥＣ２，ＶＡＭＰ、およびメモリセル１０１か
ら電子を引き抜くための電源ＶＭＳが構成されている。

【００３９】

【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵マイクロコンピュータは以上のように構成されて
いるので、電圧発生回路３１により発生されるアナログ
電源電圧の値は、フラッシュメモリ内蔵マイクロコンピ
ュータを作成するときのウエハプロセス時の環境、生産
ラインの違い、プロダクトパラメータの変動などに起因
して、予め設計された値から変動してしまう可能性があ
るなどの課題があった。

【００４０】なお、アナログ電源電圧が変動すると、メ
モリセル１０１へのデータの書込レベルや消去レベルが
適正なレベルにならない可能性があり、その場合、例え
ばデータの値が誤って読み出される可能性がある。

【００４１】なお、電源電圧が所定の電圧値になるよう
に制御する回路として、例えば特開平８−１６８２３７
号公報に記載されている回路などがあるが、この回路を
利用しようとすると、制御回路が常に動作状態にあるの
で、常に基準電圧値を供給する必要があるとともに、フ
ラッシュメモリ内蔵マイクロコンピュータの消費電力を
低減させることが困難になる。

【００４２】また、従来のフラッシュメモリ内蔵マイク
ロコンピュータでは、イレーズコマンド実行時にメモリ
セル１０１に接続される電源ＶＭＳの立ち上がり時間
は、フラッシュメモリ内蔵マイクロコンピュータを回路
構成に応じて所定の長さに固定されてしまうので、この
立ち上がり時間が短いと、フローティングゲート１１５
から電子が急激に引き抜かれてしまい、メモリセル１０
１が故障する可能性があるという課題があった。

【００４３】なお、逆に、この立ち上がり時間が長い
と、イレーズコマンドの実行時間が長くなってしまう。
また、立ち上がり時間が長い場合に、所定の時間でイレ
ーズコマンドの実行を終了するようにすると、電源ＶＭ
Ｓの電圧が設定値（図１３では１２ボルト）に到達する
前にイレーズ動作が終了してしまうので、フローティン
グゲート１１５に電子が残留してしまう。

【００４４】この発明は上記のような課題を解決するた
めになされたもので、イレーズコマンド実行時の電源Ｖ
ＭＳを発生する消去電圧発生回路の出力端と接地点との
間に、接続制御用のトランジスタとコンデンサとが直列
に接続されて構成されている回路を、所定の数だけ並列
に接続し、ＣＰＵによって所定のレジスタに設定される
値に応じて上述のコンデンサを消去電圧発生回路の出力
端と接地点との間に電気的に接続させるようにして、Ｃ
ＰＵによって電源から消去電圧発生回路の出力端までの
回路の時定数を適宜変更させ、電源ＶＭＳの電圧の立ち
上がり時間を最適に設定することができるフラッシュメ
モリ内蔵マイクロコンピュータを得ることを目的とす
る。

【００４５】また、この発明は、プログラムベリファイ
動作時またはイレーズベリファイ動作時に、プログラム
に従って、レジスタの値に応じてアナログ電源電圧を発
生し、そのアナログ電源電圧をアドレスデコーダ、読出
書込制御回路、またはソース回路に供給し、そのアナロ
グ電源電圧のアナログ値をデジタルデータにＡ−Ｄ変換
し、ＣＰＵで、そのデジタルデータの値に応じてレジス
タの値を変更するようにして、アナログ電源電圧の値を
所定の値に自動設定するためのフラッシュメモリ内蔵マ
イクロコンピュータおよびプログラムを記録した記録媒
体を得ることを目的とする。

【００４６】

【課題を解決するための手段】この発明に係るフラッシ
ュメモリ内蔵マイクロコンピュータは、フローティング
ゲートから電子を引き抜くときにメモリセルに印加する
電圧を発生し、所定の出力端を介して駆動手段に供給す
る電圧発生手段と、一端がそれぞれ接地された所定のＮ
個のコンデンサと、バスに接続され、それぞれ１ビット
の値を記憶するＮ個のレジスタと、出力端とＮ個のコン
デンサの残りの一端とにそれぞれ接続され、Ｎ個のレジ
スタの値に応じてＮ個のコンデンサの残りの一端を出力
端にそれぞれ電気的に接続するＮ個の接続手段とを備え
たものである。

【００４７】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、Ｎ個のうちの所定のｍ個のレジス
タに接続され、ｍ個のレジスタの値をそれぞれ反転する
ｍ個のインバータを備え、Ｎ個のうちのｍ個の接続手段
は、ｍ個のインバータによりレジスタの値を反転した値
に応じてＮ個のうちのｍ個のコンデンサの残りの一端を
出力端にそれぞれ電気的に接続するものである。

【００４８】この発明に係るフラッシュメモリ内蔵マイ
クロコンピュータは、フローティングゲートを有するメ
モリセルを記憶素子としてデータを記憶するフラッシュ
メモリと、バスに接続されプログラムに従ってデータの
処理を行う中央演算処理部と、リード動作、プログラム
動作、イレーズ動作、プログラムベリファイ動作、およ
びイレーズベリファイ動作時にフラッシュメモリを駆動
する駆動手段と、バスに接続され、それぞれ１ビットの
値を記憶する所定の数のレジスタと、第１の電圧を供給
する第１の電源、第１の電圧より低い第２の電圧を供給
する第２の電源、および第２の電圧より低い第３の電圧
を供給する第３の電源に接続され、プログラムベリファ
イ動作時またはイレーズベリファイ動作時に、レジスタ
の値に応じて、第１の電圧と第２の電圧との間の中間電
圧、または第２の電圧と第３の電圧との間の中間電圧を
発生し、駆動手段に供給する中間電圧発生手段と、中間
電圧発生手段により発生された中間電圧のアナログ値を
デジタルデータに変換するＡ−Ｄ変換手段とを備え、中
央演算処理部が、中間電圧発生手段により発生された中
間電圧の値が所定の値になるまで、Ａ−Ｄ変換手段によ
り変換されたデジタルデータの値に応じてレジスタの値
を変更するものである。

【００４９】この発明に係るプログラムを記録した記録
媒体は、中間電圧発生手段により発生された中間電圧の
値が所定の値になるまで、Ａ−Ｄ変換手段により変換さ
れたデジタルデータの値に応じてレジスタの値を変更す
る処理を記述したプログラムを記録したものである。

【００５０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
フラッシュメモリ内蔵マイクロコンピュータを示す構成
図である。図において、１はフラッシュメモリ内蔵マイ
クロコンピュータであり、２はＣＰＵ（中央演算処理
部）であり、３はタイマ、シリアルＩ／Ｏインタフェー
スなどの周辺装置であり、４はＲＡＭであり、５はＩ／
Ｏポートである。６はＤ−Ａ変換器であり、７はＡ−Ｄ
変換器（Ａ−Ｄ変換手段）であり、８はＣＰＵ２、周辺
装置３、ＲＡＭ４、Ｉ／Ｏポート５、Ｄ−Ａ変換器６、
Ａ−Ｄ変換器７、およびフラッシュメモリ部１９に接続
されたデータバス（バス）である。なお、データバス８
と同様に図示せぬアドレスバスも設けられている。

【００５１】１９は、フラッシュメモリ制御部２０、電
圧発生回路３１、ソース回路（駆動手段）３７、アドレ
スデコーダ（駆動手段）３８、読出書込制御回路（駆動
手段）４０、およびフラッシュメモリ４１で構成される
フラッシュメモリ部である。フラッシュメモリ部１９に
おいて、２０はフラッシュ制御レジスタ２１、フラッシ
ュコマンドレジスタ２２、コマンドデコーダ２３および
シーケンス回路２６で構成され、制御線２９を介して読
出書込制御回路４０とアドレスデコーダ３８を制御し、
制御線２７を介して電圧発生回路３１を制御するフラッ
シュメモリ制御部であり、３１は電源端子４３，４４，
４５を介してマイコン１外部から供給される電圧Ｖｐｐ
（第１の電圧），Ｖｃｃ（第２の電圧），Ｖｓｓ（第３
の電圧）に応じて、電源線３９を介して読出書込制御回
路４０に供給される読み出し電圧と書き込み電圧、電源
線３６を介してアドレスデコーダ３８に供給されるアド
レスデコード電圧、および、電源線３５を介してソース
回路３７に供給される消去電圧を生成する電圧発生回路
である。

【００５２】１０−０〜１０−ｎは端子ＡＮ０〜ＡＮｎ
のうちのいずれかを選択し、Ａ−Ｄ変換器７の入力端子
ＡＮｉｎをその端子と同電位にするトランスミッション
ゲートであり、９−０〜９−ｎはＤ−Ａ変換器６からの
出力信号を選択し、端子ＤＡ０〜ＤＡｎへ出力するトラ
ンスミッションゲートである。

【００５３】１６はＡ−Ｄ変換器７の変換を開始すると
きに外部トリガ信号ＡＤｔｒｇを入力される外部トリガ
入力端子である。１７はＤ−Ａ変換器６およびＡ−Ｄ変
換器７に供給されるアナログ電源ＡＶｓｓ（接地電位）
が印加されるアナログ電源端子であり、１８はＤ−Ａ変
換およびＡ−Ｄ変換の基準電圧Ｖｒｅｆが印加される基
準電圧端子である。

【００５４】２８はデータバス８に接続され、信号線群
３０を介して電圧発生回路３１から出力されるアナログ
電圧値を設定するアナログ電圧調整レジスタである。

【００５５】図２は、図１のソース回路３７の一部、お
よび電圧発生回路３１に設けられている消去電圧発生回
路４５０を示す回路図であり、図３は、イレーズコマン
ド実行時における電源ＶＭＳの電圧波形を示す図であ
る。図２において、４５０は消去電圧発生回路（電圧発
生手段）であり、３７ｉは１つのメモリセル１０１に対
応するソース回路である。消去電圧発生回路４５０にお
いて、２４１は、メモリセル１０１に記憶されたデータ
を消去するときにフラッシュメモリ制御部２０からイレ
ーズパルス信号ＥＲＳＭを供給される入力端子であり、
２４２は、ゲートが電源Ｖｃｃに接続され、ドレインが
入力端子２４１に接続され、ソースがインバータ２４３
の入力端に接続されたｎチャネルトランジスタである。

【００５６】２４３は、入力端がｎチャネルトランジス
タ２４２のソースとｐチャネルトランジスタ２４４のド
レインに接続され、出力端がｐチャネルトランジスタ２
４４のゲートとｐチャネルトランジスタ２４５のゲート
に接続されたインバータであり、２４４は、ゲートがイ
ンバータ２４３の出力端に接続され、ソースが電源Ｖｃ
ｃｐｐに接続され、ドレインがインバータ２４３の入力
端に接続されたｐチャネルトランジスタである。

【００５７】２４５は、ゲートがインバータ２４３の出
力端に接続され、ソースが電源Ｖｃｃｐｐに接続され、
ドレインが消去電圧供給端（所定の出力端）２４９に接
続されたｐチャネルトランジスタであり、２４６は、入
力端が入力端子２４１に接続され、出力端がｎチャネル
トランジスタ２４７のゲートに接続されたインバータで
あり、２４７は、ゲートがインバータ２４６の出力端に
接続され、ソースが接地され、ドレインが消去電圧供給
端２４９に接続されたｎチャネルトランジスタである。

【００５８】２７１−ｉ（ｉ＝１，・・・，ｎ）は、ゲ
ートがアナログ電圧調整レジスタ２８のプラス補正用レ
ジスタ３４１のレジスタ３５１−ｉに接続され、ドレイ
ンが消去電圧供給端２４９に接続され、ソースがプラス
補正用コンデンサ２７２−ｉの一端に接続された接続制
御用のトランジスタ（接続手段）であり、２７２−ｉ
（ｉ＝１，・・・，ｎ）は、一端が接続制御用のトラン
ジスタ２７１−ｉのソースに接続され、他端が接地され
たプラス補正用コンデンサ（コンデンサ）である。

【００５９】２７３−ｉ（ｉ＝１，・・・，ｍ）は、ゲ
ートがアナログ電圧調整レジスタ２８のインバータ３４
３−ｉに接続され、ドレインが消去電圧供給端２４９に
接続され、ソースがマイナス補正用コンデンサ２７４−
ｉの一端に接続された接続制御用のトランジスタ（接続
手段）であり、２７４−ｉ（ｉ＝１，・・・，ｎ）は、
一端が接続制御用のトランジスタ２７３−ｉのソースに
接続され、他端が接地されたマイナス補正用コンデンサ
（コンデンサ）である。

【００６０】アナログ電圧調整レジスタ２８において、
３４１は、消去電圧発生回路４５０のプラス補正用コン
デンサ２７２−１〜２７２−ｎの数ｎと同ビット数のレ
ジスタ３５１−１〜３５１−ｎを有し、データバス８を
介して値を設定されるプラス補正用レジスタであり、３
４２は、消去電圧発生回路４５０のマイナス補正用コン
デンサ２７４−１〜２７４−ｍの数ｍと同ビット数のレ
ジスタ３５２−１〜３５２−ｍを有し、データバス８を
介して値を設定されるマイナス補正用レジスタである。

【００６１】３５１−ｉ（ｉ＝１，・・・，ｎ）は、プ
ラス補正用コンデンサ２７２−ｉに直列に接続された接
続制御用のトランジスタ２７１−ｉのゲートに接続され
る１ビットのレジスタである。３５２−ｉ（ｉ＝１，・
・・，ｍ）は、インバータ３４３−ｉの入力端に接続さ
れる１ビットのレジスタである。すなわち、合計で（ｎ
＋ｍ）個（Ｎ個）のレジスタが設けられている。

【００６２】３４３−ｉ（ｉ＝１，・・・，ｍ）は、入
力端がレジスタ３５２−ｉに接続され、出力端がマイナ
ス補正用コンデンサ２７４−ｉに直列に接続された接続
制御用のトランジスタ２７３−ｉのゲートに接続される
インバータである。

【００６３】なお、ソース回路３７ｉは、図１２のもの
と同一であるので、その説明を省略する。

【００６４】次に動作について説明する。なお、イレー
ズコマンド実行時以外の動作は図７のものの動作と同様
であるので、ここでは、イレーズコマンド実行時の動作
について説明する。フラッシュメモリ制御部２０のシー
ケンス回路２６によりイレーズコマンドが実行される
と、入力端子２４１にＨレベルのイレーズパルス信号Ｅ
ＲＳＭが供給される。このとき、ｎチャネルトランジス
タ２４７のゲートの電位は、インバータ２４６によりイ
レーズパルス信号を反転したＬレベルの電位になり、ｎ
チャネルトランジスタ２４７はオフ状態になる。一方、
ｐチャネルトランジスタ２４５のゲートの電位は、イン
バータ２４３によりイレーズパルス信号を反転したＬレ
ベルの電位になり、ｐチャネルトランジスタ２４５はオ
ン状態になる。

【００６５】このとき、アナログ電圧調整レジスタ２８
のプラス補正レジスタ３４１およびマイナス補正レジス
タ３４２の値に応じてプラス補正用コンデンサ２７２−
１〜２７２−ｎおよびマイナス補正用コンデンサ２７４
−１〜２７４−ｍが消去電圧供給端２４９に並列に接続
されているので、接続されているコンデンサの静電容量
の合計に応じた立ち上がり時間をかけて消去電圧供給端
２４９の電位が電源Ｖｃｃｐｐの電位になる。

【００６６】そして、メモリセル１０１のフローティン
グゲート１１５に蓄積された電子は、メモリセル１０１
のソースを介して引き抜かれ、ｐチャネルトランジスタ
２４５を介して電源Ｖｃｃｐｐに出力される。なお、ソ
ース回路３７ｉのｎチャネルトランジスタ２４８は常時
オン状態であるが、β値が小さいため、イレーズコマン
ド実行時において、消去電圧供給端２４９の電位が接地
電位と同一になることはない。なお、イレーズコマンド
実行時以外においては、ｐチャネルトランジスタ２４５
がオフ状態になり、ｎチャネルトランジスタ２４７がオ
ン状態になるので、電源ＶＭＳの電圧は０ボルトにな
る。

【００６７】イレーズコマンド実行時の電源ＶＭＳ（消
去電圧供給端２４９）の電圧は、例えば図３の波形Ａに
示すように、所定の立ち上がり時間をかけて電源Ｖｃｃ
ｐｐの電圧に到達する。

【００６８】次にこの立ち上がり時間を調整するときの
動作について説明する。まず、立ち上がり時間を長くす
る場合、ＣＰＵ２は、所定のプログラムに従って、アナ
ログ電圧調整レジスタ２８におけるプラス補正用レジス
タ３４１のレジスタ３５１−１〜３５１−ｎのうち、値
が「０」である１つのレジスタ３５１−ｉの値を「１」
に変更させる。

【００６９】プラス補正用レジスタ３４１において１つ
のレジスタ３５１−ｉの値が「０」から「１」に変更さ
れると、消去電圧発生回路４５０において接続制御用の
トランジスタ２７１−ｉがオン状態になり、新たに１つ
のプラス補正用コンデンサ２７２−ｉが消去電圧供給端
２４９に並列に接続されるので、電源Ｖｃｃｐｐから消
去電圧供給端２４９までの回路の時定数が大きくなり、
立ち上がり時間が増加する。このようにすることによ
り、電源ＶＭＳの電圧波形は、例えば図３の波形Ａから
波形Ｂへと変化する。

【００７０】一方、立ち上がり時間を短くする場合、Ｃ
ＰＵ２は、所定のプログラムに従って、アナログ電圧調
整レジスタ２８におけるマイナス補正用レジスタ３４２
のレジスタ３５２−１〜３５２−ｍのうち、値が「０」
である１つのレジスタ３５２−ｉの値を「１」に変更さ
せる。

【００７１】マイナス補正用レジスタ３４２において１
つのレジスタ３５２−ｉの値が「０」から「１」に変更
されると、インバータ３４３−ｉによりレジスタ３５２
−ｉの値を反転した値が接続制御用のトランジスタ２７
３−ｉのゲートに印加される。したがって、消去電圧発
生回路４５０において、そのトランジスタ２７３−ｉが
オフ状態になり、新たに１つのマイナス補正コンデンサ
２７４−ｉが、消去電圧供給端２４９から切断されるの
で、電源Ｖｃｃｐｐから消去電圧供給端２４９までの回
路の時定数が小さくなり、立ち上がり時間が減少する。
このようにすることにより、電源ＶＭＳの電圧波形は、
例えば図３の波形Ａから波形Ｃへと変化する。

【００７２】以上のように、この実施の形態１によれ
ば、イレーズコマンド実行時の電源ＶＭＳを発生する消
去電圧発生回路４５０の消去電圧供給端２４９と接地点
との間に、接続制御用のトランジスタ２７１−１〜２７
１−ｎ，２７３−１〜２７３−ｍとコンデンサ２７２−
１〜２７２−ｎ，２７４−１〜２７４−ｍとが直列に接
続されて構成されている回路を、所定の数（ｎ＋ｍ）だ
け並列に接続し、ＣＰＵ２によってレジスタ３５１−１
〜３５１−ｎ，３５２−１〜３５２−ｍに設定される値
に応じて上述のコンデンサ２７２−１〜２７２−ｎ，２
７４−１〜２７４−ｍを消去電圧発生回路４５０の消去
電圧供給端２４９と接地点との間に電気的に接続させる
ように構成したので、ＣＰＵ２によって電源Ｖｃｃｐｐ
から消去電圧発生回路４５０の出力端（消去電圧供給端
２４９）までの回路の時定数を適宜変更させ、電源ＶＭ
Ｓの電圧の立ち上がり時間を最適に設定することができ
るという効果が得られる。

【００７３】実施の形態２．図４は、この発明の実施の
形態２によるフラッシュメモリ内蔵マイクロコンピュー
タを示す構成図であり、図５は、このフラッシュメモリ
内蔵マイクロコンピュータにおけるアナログ電圧調整レ
ジスタ２８と電圧発生回路３１の構成を示す回路図であ
る。図４において、８０は、ＣＰＵ２で処理されるプロ
グラムが予め記録されているＲＯＭ（プログラムを記録
した記録媒体）であり、８１は、ＲＯＭ８０をＩ／Ｏポ
ート５に接続するデータバスおよびアドレスバスであ
る。５００は、一端が電源線３６のうちの電源ＶＤＥＣ
の電源線に接続され、他端が端子ＡＮ０に接続されたト
ランスミッションゲートであり、５０１は、一端が電源
線３６のうちの電源ＶＤＥＣ２の電源線に接続され、他
端が端子ＡＮ０に接続されたトランスミッションゲート
であり、５０２は、一端が電源線３９のうちの電源ＶＡ
ＭＰの電源線に接続され、他端が端子ＡＮ０に接続され
たトランスミッションゲートである。

【００７４】なお、ＲＯＭ８０には、後述のアナログ電
源電圧（中間電圧）を調整するときの処理を記述したプ
ログラムが記録されている。

【００７５】図５において、３００は電圧発生回路３１
における基準電圧発生部（中間電圧発生手段）であり、
２８はアナログ電圧調整レジスタである。基準電圧発生
部３００において、３０１並びに３１６〜３１９は、図
１１の基準電源発生部２００のｐチャネルトランジスタ
２１１並びにｎチャネルトランジスタ群２１３〜２１６
と同様に、電源２０２の電圧を分圧するｐチャネルトラ
ンジスタ並びにｎチャネルトランジスタ群である。

【００７６】３０２は、ｎチャネルトランジスタ群３１
６〜３１９に並列に接続され、アナログ電圧調整レジス
タ２８のマイナス補正用レジスタ３１２の値に応じて分
圧比（電源２０２の電圧と基準電圧点２１２の電圧との
比）を補正するマイナス補正回路であり、３０３は、ｎ
チャネルトランジスタ群３１６〜３１９に並列に接続さ
れ、アナログ電圧調整レジスタ２８のプラス補正用レジ
スタ３１３の値を反転させた値に応じて分圧比を補正す
るプラス補正回路である。

【００７７】マイナス補正回路３０２およびプラス補正
回路３０３は、ｎチャネルトランジスタ群３０５〜３０
７と、そのｎチャネルトランジスタ群３０５〜３０７に
直列に接続された接続制御用のトランジスタ３０４とで
構成される補正用トランジスタ群３０８が所定の数だけ
並列に接続されて構成される。

【００７８】なお、マイナス補正回路３０２の接続制御
用のトランジスタ３０４は、ゲートがアナログ電圧調整
レジスタ２８におけるマイナス補正用レジスタ３１２の
１ビットのレジスタ３１４にそれぞれ接続され、そのレ
ジスタ３１４の記憶値に応じてスイッチング動作を行う
ものである。

【００７９】また、プラス補正回路３０３の接続制御用
のトランジスタ３０４は、ゲートがアナログ電圧調整レ
ジスタ２８におけるインバータ３１５に接続され、その
レインバータ３１５の出力値に応じてスイッチング動作
を行うものである。

【００８０】アナログ電圧調整レジスタ２８において、
３１２は、基準電圧発生部３００のマイナス補正回路３
０２における補正用トランジスタ群３０８の数と同ビッ
ト数のレジスタ３１４を有し、データバス８を介して値
を設定されるマイナス補正用レジスタであり、３１３
は、基準電圧発生部３００のプラス補正回路３０３にお
ける補正用トランジスタ群３０８の数と同ビット数のレ
ジスタ３１４を有し、データバス８を介して値を設定さ
れるプラス補正用レジスタである。

【００８１】３１４は、補正用トランジスタ群３０８の
接続制御用のトランジスタ３０４、またはインバータ３
１５にそれぞれ接続される１ビットのレジスタである。

【００８２】３１５は、入力端がプラス補正用レジスタ
３１３の１ビットのレジスタ３１４にそれぞれ接続さ
れ、出力端がプラス補正回路３０３における接続制御用
のトランジスタ３０４のゲートに接続されたインバータ
である。

【００８３】なお、ｐチャネルトランジスタ３０１と、
プラス補正回路３０３の補正用トランジスタ群３０８お
よびｎチャネルトランジスタ群３１６〜３１９とによる
分圧比は、図１１の基準電圧発生部２００のｐチャネル
トランジスタ２１１と、ｎチャネルトランジスタ群２１
３〜２１６とによる分圧比と同程度になるように設計さ
れる。そして、初期状態においては、レジスタ３１４に
は値「０」が設定され、プラス補正回路３０３の補正用
トランジスタ群３０８が、ｎチャネルトランジスタ群３
１６〜３１９に並列に接続された状態になる。

【００８４】なお、図５の基準電圧発生部３００は１つ
のアナログ電源電圧に対応するものであり、実際には、
アナログ電源電圧の数に対応して、図５の基準電圧発生
部３００、マイナス補正用レジスタ３１２、プラス補正
用レジスタ３１３、およびインバータ３１５が設けられ
ている。

【００８５】また、その他の構成要素は、実施の形態１
（図１）のものと同様であるので、その説明を省略す
る。

【００８６】次に動作について説明する。リードコマン
ドなどのコマンド実行時の動作は、図７のものと同様で
あるので省略し、アナログ電源電圧を自動調整するとき
の動作について説明する。図６は、アナログ電源電圧を
予め設定された所望の値に調整するときの動作を説明す
るフローチャートである。アナログ電源電圧を調整する
ときには、ＲＯＭ８０からデータバスおよびアドレスバ
ス８１、Ｉ／Ｏポート５並びにデータバス８を介してＲ
ＡＭ４にアナログ電源電圧調整用のプログラムが転送さ
れた後、ＣＰＵ２により、そのプログラムに従った処理
が実行される。

【００８７】まず、ＣＰＵ２は、ステップＳＴ１におい
て、Ａ−Ｄ変換器７の動作を開始させ、ステップＳＴ２
において、トランスミッションゲート５００〜５０２の
いずれかと、トランスミッションゲート１０−０とを制
御して、電源ＶＤＥＣ、電源ＶＤＥＣ２および電源ＶＡ
ＭＰのいずれかとＡ−Ｄ変換器７を接続させる。

【００８８】選択された電源とＡ−Ｄ変換器７が接続さ
れると、ステップＳＴ３において、Ａ−Ｄ変換器７によ
る、その電源の電圧のＡ−Ｄ変換が開始される。そし
て、Ａ−Ｄ変換により生成されたデジタルデータが、デ
ータバス８を介してＣＰＵ２に供給された後、ステップ
ＳＴ４において、Ａ−Ｄ変換が終了する。

【００８９】次に、ステップＳＴ５において、ＣＰＵ２
は、供給されたデジタルデータ（アナログ電源電圧値）
が期待値（図１０に示すような所望の電圧値）に等しい
か否かを判定し、検出したアナログ電源電圧値が期待値
に等しいと判定された場合、アナログ電源電圧の調整を
終了する。

【００９０】一方、検出したアナログ電源電圧値が期待
値に等しくないと判定された場合、ステップＳＴ６に進
み、ＣＰＵ２は、検出したアナログ電源電圧値が期待値
より大きいか否かを判定し、検出したアナログ電源電圧
値が期待値より大きいと判定した場合、ステップＳＴ７
に進み、データバス８を介して、アナログ電圧調整レジ
スタ２８におけるマイナス補正用レジスタ３１２のレジ
スタ３１４のうち、値が「０」である１つのレジスタ３
１４の値を「１」に変更させる。

【００９１】マイナス補正用レジスタ３１２において、
１つのレジスタ３１４の値が「０」から「１」に変更さ
れると、基準電圧発生部３００において、新たに１つの
補正用トランジスタ群３０８が、ｎチャネルトランジス
タ群３１６〜３１９に並列に接続されるので、分圧比が
低くなる。したがって、基準電圧ＡＶｒｅｆが低下し、
アナログ電源電圧値も低下する。

【００９２】一方、ステップＳＴ６において、検出した
アナログ電源電圧値が期待値より大きくない、すなわ
ち、この場合、検出したアナログ電源電圧値が期待値よ
り小さいと判定された場合、ステップＳＴ８に進み、デ
ータバス８を介して、アナログ電圧調整レジスタ２８に
おけるプラス補正用レジスタ３１３のレジスタ３１４の
うち、値が「０」である１つのレジスタ３１４の値を
「１」に変更させる。

【００９３】プラス補正用レジスタ３１３において、１
つのレジスタ３１４の値が「０」から「１」に変更され
ると、インバータ３１５によりレジスタ３１４の値を反
転された値が１つの補正用トランジスタ群３０８の接続
制御用のトランジスタ３０４のゲートに印加されるの
で、基準電圧発生部３００において、新たに１つの補正
用トランジスタ群３０８が、ｎチャネルトランジスタ群
３１６〜３１９から切断され、分圧比が高くなる。した
がって、基準電圧ＡＶｒｅｆが上昇し、アナログ電源電
圧値も上昇する。

【００９４】このように、検出したアナログ電源電圧値
が期待値より大きい場合、ＣＰＵ２は、プログラムに従
ってアナログ電源電圧値を低下させ、検出したアナログ
電源電圧値が期待値より小さい場合、アナログ電源電圧
値を上昇させる。

【００９５】そして、ステップＳＴ３に戻り、検出した
アナログ電源電圧値が期待値に等しくなるまで、ステッ
プＳＴ３〜ステップＳＴ８の処理が繰り返される。

【００９６】なお、上述の処理は、すべてのアナログ電
源に対して順次実行される。

【００９７】以上のように、この実施の形態２によれ
ば、プログラムベリファイ動作時またはイレーズベリフ
ァイ動作時に、プログラムに従って、レジスタ３１４の
値に応じてアナログ電源電圧を発生し、そのアナログ電
源電圧をアドレスデコーダ３８、読出書込制御回路４
０、またはソース回路３７に供給し、そのアナログ電源
電圧のアナログ値をデジタルデータにＡ−Ｄ変換し、Ｃ
ＰＵ２で、そのデジタルデータの値に応じてレジスタ３
１４の値を変更するように構成したので、フラッシュメ
モリ内蔵マイクロコンピュータ１が作成された後に、プ
ログラムに従って、アナログ電源電圧の値を所定の値に
自動設定することができるという効果が得られる。

【００９８】また、実施の形態２によれば、プログラム
に従ってアナログ電源電圧が調整され、その調整の結果
がレジスタ３１４に記憶されているので、アナログ電源
電圧を常時調整する専用の制御回路を設けることなく、
アナログ電源電圧を調整することができるという効果が
得られる。

【００９９】

【発明の効果】以上のように、この発明によれば、フロ
ーティングゲートから電子を引き抜くときにメモリセル
に印加する電圧を発生し、所定の出力端を介して駆動手
段に供給する電圧発生手段と、一端がそれぞれ接地され
た所定のＮ個のコンデンサと、バスに接続され、それぞ
れ１ビットの値を記憶するＮ個のレジスタと、出力端と
Ｎ個のコンデンサの残りの一端とにそれぞれ接続され、
Ｎ個のレジスタの値に応じてＮ個のコンデンサの残りの
一端を出力端にそれぞれ電気的に接続するＮ個の接続手
段とを備えたので、中央処理演算部によって、電源から
電圧発生手段の出力端までの回路の時定数を適宜変更さ
せ、電源ＶＭＳの電圧の立ち上がり時間を最適に設定す
ることができるという効果がある。

【０１００】この発明によれば、Ｎ個のうちの所定のｍ
個のレジスタに接続され、ｍ個のレジスタの値をそれぞ
れ反転するｍ個のインバータを備え、ｍ個のインバータ
によりレジスタの値を反転した値に応じて、Ｎ個のうち
のｍ個のコンデンサの残りの一端を出力端にそれぞれ電
気的に接続するように構成したので、電源ＶＭＳの電圧
の立ち上がり時間を長くするように立ち上がり時間を調
整することができるとともに、立ち上がり時間を短くす
るように調整することができるという効果がある。

【０１０１】この発明によれば、フローティングゲート
を有するメモリセルを記憶素子としてデータを記憶する
フラッシュメモリと、バスに接続されプログラムに従っ
てデータの処理を行う中央演算処理部と、リード動作、
プログラム動作、イレーズ動作、プログラムベリファイ
動作、およびイレーズベリファイ動作時にフラッシュメ
モリを駆動する駆動手段と、バスに接続され、それぞれ
１ビットの値を記憶する所定の数のレジスタと、第１の
電圧を供給する第１の電源、第１の電圧より低い第２の
電圧を供給する第２の電源、および第２の電圧より低い
第３の電圧を供給する第３の電源に接続され、プログラ
ムベリファイ動作時またはイレーズベリファイ動作時
に、レジスタの値に応じて、第１の電圧と第２の電圧と
の間の中間電圧、または第２の電圧と第３の電圧との間
の中間電圧を発生し、駆動手段に供給する中間電圧発生
手段と、中間電圧発生手段により発生された中間電圧の
アナログ値をデジタルデータに変換するＡ−Ｄ変換手段
とを備えたフラッシュメモリ内蔵マイクロコンピュータ
において、中央演算処理部が、中間電圧発生手段により
発生された中間電圧の値が所定の値になるまで、Ａ−Ｄ
変換手段により変換されたデジタルデータの値に応じて
レジスタの値を変更するようにしたので、フラッシュメ
モリ内蔵マイクロコンピュータが作成された後に、プロ
グラムに従って、アナログ電源電圧の値を所定の値に自
動設定することができるという効果がある。

【０１０２】また、この発明によれば、プログラムに従
って中間電圧が調整され、その調整の結果がレジスタに
記憶されているので、中間電圧を常時調整する専用の制
御回路を設けることなく、中間電圧を調整することがで
きるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリ内蔵マイクロコンピュータを示す構成図である。

【図２】 図１のソース回路、および電圧発生回路に設
けられている消去電圧発生回路を示す回路図である。

【図３】 イレーズコマンド実行時における電源ＶＭＳ
の電圧波形を示す図である。

【図４】 この発明の実施の形態２によるフラッシュメ
モリ内蔵マイクロコンピュータを示す構成図である。

【図５】 図４のフラッシュメモリ内蔵マイクロコンピ
ュータにおけるアナログ電圧調整レジスタと電圧発生回
路の構成を示す回路図である。

【図６】 実施の形態２によるフラッシュメモリ内蔵マ
イクロコンピュータにおいてアナログ電源電圧を予め設
定された所望の値に調整するときの動作を説明するフロ
ーチャートである。

【図７】 ＣＰＵ書換方法でフラッシュメモリの記憶内
容の書き換えを行う従来のフラッシュメモリ内蔵マイコ
ンを示す構成図である。

【図８】 トランスミッションゲートの構成を示す図で
ある。

【図９】 図７のフラッシュメモリ部のうちの、フラッ
シュメモリの１つのメモリセルに接続されるアドレスデ
コーダ、読出書込制御回路およびソース回路の部分的な
回路を示すブロック図である。

【図１０】 各コマンド実行時における、図９の回路の
各電源の電圧値を示す図である。

【図１１】 アナログ電源電圧を発生するアナログ電源
電圧発生回路の一例を示す回路図である。

【図１２】 ソース回路、および電圧発生回路に設けら
れている消去電圧発生回路を示す回路図である。

【図１３】 イレーズコマンド実行時における電源ＶＭ
Ｓの電圧波形を示す図である。

【符号の説明】

１ フラッシュメモリ内蔵マイクロコンピュータ、２
ＣＰＵ（中央演算処理部）、７ Ａ−Ｄ変換器（Ａ−Ｄ
変換手段）、８ データバス（バス）、３７ソース回路
（駆動手段）、３８ アドレスデコーダ（駆動手段）、
４０ 読出書込制御回路（駆動手段）、４１ フラッシ
ュメモリ、８０ ＲＯＭ（プログラムを記録した記録媒
体）、１０１ メモリセル、１１５ フローティングゲ
ート、２４９ 消去電圧供給端（所定の出力端）、２７
１−１〜２７１−ｎ，２７３−１〜２７３−ｍ トラン
ジスタ（接続手段）、２７２−１〜２７２−ｎ プラス
補正用コンデンサ（コンデンサ）、２７４−１〜２７４
−ｍ マイナス補正用コンデンサ（コンデンサ）、３０
０ 基準電圧発生部（中間電圧発生手段）、３４３−１
〜３４３−ｍ インバータ、３５１−１〜３５１−ｎ，
３５２−１〜３５２−ｍ レジスタ、４５０ 消去電圧
発生回路（電圧発生手段）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートを有するメモリセ
   ルを記憶素子としてデータを記憶するフラッシュメモリ
   と、前記フラッシュメモリを駆動する駆動手段と、バス
   に接続されプログラムに従って前記データの処理を行う
   中央演算処理部とを備えるフラッシュメモリ内蔵マイク
   ロコンピュータにおいて、 前記フローティングゲートから電子を引き抜くときに前
   記メモリセルに印加する電圧を発生し、所定の出力端を
   介して前記駆動手段に供給する電圧発生手段と、 一端がそれぞれ接地された所定のＮ個のコンデンサと、 前記バスに接続され、それぞれ１ビットの値を記憶する
   前記Ｎ個のレジスタと、 前記出力端と前記Ｎ個のコンデンサの残りの一端とにそ
   れぞれ接続され、前記Ｎ個のレジスタの値に応じて前記
   Ｎ個のコンデンサの残りの一端を前記出力端にそれぞれ
   電気的に接続する前記Ｎ個の接続手段とを備えることを
   特徴とするフラッシュメモリ内蔵マイクロコンピュー
   タ。
2. 【請求項２】 Ｎ個のうちの所定のｍ個のレジスタに接
   続され、前記ｍ個のレジスタの値をそれぞれ反転する前
   記ｍ個のインバータを備え、 前記Ｎ個のうちの前記ｍ個の接続手段は、前記ｍ個のイ
   ンバータにより前記レジスタの値を反転した値に応じて
   前記Ｎ個のうちの前記ｍ個のコンデンサの残りの一端を
   前記出力端にそれぞれ電気的に接続することを特徴とす
   る請求項１記載のフラッシュメモリ内蔵マイクロコンピ
   ュータ。
3. 【請求項３】 フローティングゲートを有するメモリセ
   ルを記憶素子としてデータを記憶するフラッシュメモリ
   と、 バスに接続されプログラムに従って前記データの処理を
   行う中央演算処理部と、 リード動作、プログラム動作、イレーズ動作、プログラ
   ムベリファイ動作、およびイレーズベリファイ動作時に
   前記フラッシュメモリを駆動する駆動手段と、 前記バスに接続され、それぞれ１ビットの値を記憶する
   所定の数のレジスタと、 第１の電圧を供給する第１の電源、前記第１の電圧より
   低い第２の電圧を供給する第２の電源、および前記第２
   の電圧より低い第３の電圧を供給する第３の電源に接続
   され、前記プログラムベリファイ動作時または前記イレ
   ーズベリファイ動作時に、前記レジスタの値に応じて、
   前記第１の電圧と前記第２の電圧との間の中間電圧、ま
   たは前記第２の電圧と前記第３の電圧との間の中間電圧
   を発生し、前記駆動手段に供給する中間電圧発生手段
   と、 前記中間電圧発生手段により発生された中間電圧のアナ
   ログ値をデジタルデータに変換するＡ−Ｄ変換手段とを
   備え、 前記中央演算処理部は、前記中間電圧発生手段により発
   生された中間電圧の値が所定の値になるまで、前記Ａ−
   Ｄ変換手段により変換されたデジタルデータの値に応じ
   て前記レジスタの値を変更することを特徴とするフラッ
   シュメモリ内蔵マイクロコンピュータ。
4. 【請求項４】 フローティングゲートを有するメモリセ
   ルを記憶素子としてデータを記憶するフラッシュメモリ
   と、バスに接続されプログラムに従って前記データの処
   理を行う中央演算処理部と、リード動作、プログラム動
   作、イレーズ動作、プログラムベリファイ動作、および
   イレーズベリファイ動作時に前記フラッシュメモリを駆
   動する駆動手段と、前記バスに接続され、それぞれ１ビ
   ットの値を記憶する所定の数のレジスタと、第１の電圧
   を供給する第１の電源、前記第１の電圧より低い第２の
   電圧を供給する第２の電源、および前記第２の電圧より
   低い第３の電圧を供給する第３の電源に接続され、前記
   プログラムベリファイ動作時または前記イレーズベリフ
   ァイ動作時に、前記レジスタの値に応じて、前記第１の
   電圧と前記第２の電圧との間の中間電圧、または前記第
   ２の電圧と前記第３の電圧との間の中間電圧を発生し、
   前記駆動手段に供給する中間電圧発生手段と、前記中間
   電圧発生手段により発生された中間電圧のアナログ値を
   デジタルデータに変換するＡ−Ｄ変換手段とを備えたフ
   ラッシュメモリ内蔵マイクロコンピュータの前記中央演
   算処理部で実行されるプログラムであって、前記中間電
   圧発生手段により発生された中間電圧の値が所定の値に
   なるまで、前記Ａ−Ｄ変換手段により変換されたデジタ
   ルデータの値に応じて前記レジスタの値を変更する処理
   を記述したプログラムを記録した記録媒体。